CN111261706A - 存储器结构及其制造方法 - Google Patents
存储器结构及其制造方法 Download PDFInfo
- Publication number
- CN111261706A CN111261706A CN201811557539.1A CN201811557539A CN111261706A CN 111261706 A CN111261706 A CN 111261706A CN 201811557539 A CN201811557539 A CN 201811557539A CN 111261706 A CN111261706 A CN 111261706A
- Authority
- CN
- China
- Prior art keywords
- substrate
- hard mask
- floating
- active block
- floating gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 16
- 239000000758 substrate Substances 0.000 claims abstract description 88
- 125000006850 spacer group Chemical group 0.000 claims description 65
- 238000000034 method Methods 0.000 claims description 29
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 7
- 239000002131 composite material Substances 0.000 claims description 5
- 239000000463 material Substances 0.000 claims description 5
- RJCRUVXAWQRZKQ-UHFFFAOYSA-N oxosilicon;silicon Chemical compound [Si].[Si]=O RJCRUVXAWQRZKQ-UHFFFAOYSA-N 0.000 claims description 3
- 229920002120 photoresistant polymer Polymers 0.000 description 13
- 238000002955 isolation Methods 0.000 description 10
- 239000003989 dielectric material Substances 0.000 description 7
- 238000005530 etching Methods 0.000 description 6
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 6
- 229920005591 polysilicon Polymers 0.000 description 6
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 4
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 3
- 238000005468 ion implantation Methods 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 238000000059 patterning Methods 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 238000013500 data storage Methods 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/401—Multistep manufacturing processes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42324—Gate electrodes for transistors with a floating gate
Abstract
本发明公开一种存储器结构及其制造方法，其中该存储器结构包括至少二浮置栅极、二硬掩模条、一抹除栅极以及二选择栅极。至少二浮置栅极配置于基底上。二硬掩模条分别配置于浮置栅极上方，并裸露出部分浮置栅极。浮置栅极的裸露部分彼此面对。抹除栅极配置于浮置栅极之间的基底上。二选择栅极配置于浮置栅极外侧的基底上。
Description
技术领域
本发明涉及一种半导体结构及其制造方法，且特别是涉及一种存储器结构及其制造方法。
背景技术
由于非挥发性存储器(non-volatile memory)可进行多次数据的存入、读取与抹除等操作，且具有当电源供应中断时，所存储的数据不会消失、数据存取时间短以及低消耗功率等优点，所以已成为个人计算机和电子设备所广泛采用的一种存储器。
在目前提高元件集成度的趋势下，如何在不影响操作性能及可靠度的前提下微缩存储器尺寸，已成为业界的一致目标。
发明内容
有鉴于此，本发明提供一种新式存储器结构及其制造方法，除了可以在不影响操作性能及可靠度的前提下微缩存储器尺寸外,还可以简化制作工艺的复杂度。
本发明提供一种存储器结构，其包括至少二浮置栅极、二硬掩模条、一抹除栅极以及二选择栅极。至少二浮置栅极配置于基底上。二硬掩模条分别配置于浮置栅极上方，并裸露出部分浮置栅极。浮置栅极的裸露部分彼此面对。抹除栅极配置于浮置栅极之间的基底上。二选择栅极配置于浮置栅极外侧的基底上。
在本发明的一实施例中，上述基底具有至少一第一主动(有源)区块、至少一第二主动区块以及第三主动区块。第一主动区块以及第二主动区块沿第一方向延伸，且第三主动区块位于第一主动区块与第二主动区块之间并沿第二方向延伸。
在本发明的一实施例中，上述浮置栅极的一者配置于第一主动区块的基底上，且浮置栅极的另一者配置于第二主动区块的基底上。
在本发明的一实施例中，上述存储器结构还包括二内侧间隙壁以及二外侧间隙壁。二内侧间隙壁配置于硬掩模条之间的浮置栅极上。二外侧间隙壁配置于硬掩模条外侧的基底上。
在本发明的一实施例中，上述内侧间隙壁与外侧间隙壁的材料包括氧化硅-氮化硅-氧化硅(ONO)复合结构。
在本发明的一实施例中，上述存储器结构还包括二绝缘层，配置于硬掩模条与浮置栅极之间以及内侧间隙壁与浮置栅极之间。
在本发明的一实施例中，上述存储器结构还包括二浮置栅介电层、一抹除栅介电层以及二选择栅介电层。二浮置栅介电层配置于浮置栅极与基底之间。抹除栅介电层配置于抹除栅极与基底之间以及抹除栅极与浮置栅极的裸露部分之间。二选择栅介电层配置于选择栅极与基底之间。
在本发明的一实施例中，上述存储器结构还包括第一掺杂区以及二第二掺杂区。第一掺杂区配置于抹除栅极下方的基底中。二第二掺杂区配置于选择栅极外侧的基底中。
在本发明的一实施例中，上述第一掺杂区更延伸到相邻浮置栅极下方的基底中。
在本发明的一实施例中，上述第二掺杂区更延伸到相邻的选择栅极下方的基底中。
在本发明的一实施例中，上述抹除栅极以及选择栅极的顶面高于浮置栅极的顶面且低于硬掩模条的顶面。
在本发明的一实施例中，上述硬掩模条的厚度是浮置栅极的厚度的至少两倍。
本发明另提供一种存储器结构的制造方法，其包括以下步骤。在基底上形成至少一浮置栅极条。在基底上形成二硬掩模条。硬掩模条与浮置栅极条交错，且浮置栅极条的边缘与硬掩模条的边缘切齐。在各硬掩模条的侧壁上形成二第一间隙壁。在各硬掩模条的侧壁上形成二第二间隙壁。以第一间隙壁以及第二间隙壁为掩模，移除部分浮置栅极条，以形成分别位于硬掩模条下方的二浮置栅极。在浮置栅极之间的基底中形成第一掺杂区。移除第二间隙壁并裸露出部分浮置栅极。在浮置栅极之间形成抹除栅极以及于浮置栅极外侧形成二选择栅极。在选择栅极外侧的基底中形成二第二掺杂区。
在本发明的一实施例中，上述基底中形成有至少一第一主动区块、至少一第二主动区块以及第三主动区块。第一主动区块以及第二主动区块沿第一方向延伸，第三主动区块位于第一主动区块与第二主动区块之间且沿第二方向延伸。至少一浮置栅极条沿第一方向延伸，形成在第一主动区以及第二主动区块上，并与第三主动区域交错。
在本发明的一实施例中，上述各浮置栅极的一侧与对应的硬掩模条切齐，而其另一侧突出于对应的硬掩模条。
在本发明的一实施例中，上述硬掩模条的一者与第一主动区块交错，且硬掩模条的另一者与第二主动区块交错。
在本发明的一实施例中，上述部分第一间隙壁以及部分第二间隙壁形成于硬掩模条之间的浮置栅极条上，且部分第一间隙壁以及部分第二间隙壁形成于硬掩模条外侧的基底上。
在本发明的一实施例中，上述第二间隙壁的厚度为第一间隙壁的厚度的至少两倍。
在本发明的一实施例中，上述第一掺杂区更延伸到相邻的浮置栅极下方的基底中。
在本发明的一实施例中，上述第二掺杂区更延伸到相邻的选择栅极下方的基底中。
基于上述，通过本发明的制造方法，可制作出一种存储器结构，其可以在不增加存储单元尺寸的情况下，增加存储器的读取速度和抹除速度。
为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合所附的附图作详细说明如下。
附图说明
图1A至图1J为本发明一实施例所绘示的一种存储器结构的制造方法的剖面示意图；
图2至图4为本发明一实施例所绘示的一种存储器结构的一些制造阶段的上视示意图。
符号说明
10：存储器结构
100：基底
101：隔离结构
102：介电材料层
102a：介电层
104：浮置栅极条
104a：浮置栅极
106：绝缘层
106a：绝缘层
108：硬掩模条
109、113、121：光致抗蚀剂层
110a、110b：第一间隙壁
112a、112b：第二间隙壁
114：第一掺杂区
116：介电层
117：介电层
118：抹除栅极
120：选择栅极条
120a：选择栅极
122：第二掺杂区
AA1：第一主动(有源)区块
AA2：第二主动区块
AA3：第三主动区块
D1：第一方向
D2：第二方向
G1：第一群组
G2：第二群组
具体实施方式
图1A至图1J为根据本发明一实施例所绘示的一种存储器结构的制造方法的剖面示意图。图2至图4为据本发明一实施例所绘示的一种存储器结构的一些制造阶段的上视示意图，其中图1A至图1B为沿着图2至图3中的I-I’线所绘示的剖面示意图，图1D为沿着图4中的I-I’线所绘示的剖面示意图。为了清楚说明起见，图2至图4会省略一些构件，仅绘示出主要构件的位置关系。
请参见图1A以及图2，在基底100中形成多个隔离结构101。在一实施例中，隔离结构101配置成第一群组G1和第二群组G2，各群组具有多个平行排列的多个隔离结构101。隔离结构101沿第一方向D1延伸，且相邻群组的隔离结构101以端对端(end to end)的方式配置。在一实施例中，隔离结构101可为浅沟槽隔离(STI)结构。
隔离结构101用来定义主动区块。在一实施例中，基底100具有至少一第一主动区块AA1、至少一第二主动区块AA2以及第三主动区块AA3。第一主动区块AA1以及第二主动区块AA2沿第一方向D1延伸，且第三主动区块AA3位于第一主动区块AA1与第二主动区块AA2之间且沿第二方向D2延伸。第一方向D1与第二方向D2交错，例如彼此垂直。
请继续参见图1A以及图2，在隔离结构101之间的基底100上形成介电材料层102。更具体地说，介电材料层102形成在第一主动区域AA1、第二主动区域AA2和第三主动区域AA3的基底100上。在一实施例中，介电材料层102的材料包括氧化硅，且其形成方法包括进行热氧化法。
请参见图1A以及图3，在基底100上形成至少一浮置栅极条104。在一实施例中，浮置栅极条104沿第一方向D1延伸，形成在第一主动区域AA1以及第二主动区域AA2上，并与第三主动区域AA3交错。在一实施例中，形成浮置栅极条104的方法包括于基底100上形成掺杂多晶硅层，然后对掺杂多晶硅层进行光刻蚀刻的图案化步骤。在一实施例中，可于掺杂多晶硅层上形成绝缘材料层，然后一起进行图案化，以于浮置栅极条104上形成绝缘层106。
请参见图1A以及图3所示，在基底100上形成二硬掩模条108，硬掩模条108的一者与第一主动区块AA1交错，且硬掩模条108的另一者与第二主动区块AA2交错。在一实施例中，形成硬掩模条108的方法包括于基底100上形成一或多层介电材料，然后对一或多层介电材料进行光刻蚀刻的图案化步骤。在一实施例中，硬掩模条108的厚度为浮置栅极条104的厚度的至少两倍。
请参见图1B，在基底100上形成光致抗蚀剂层109。在一实施例中，光致抗蚀剂层109覆盖硬掩模条108以及硬掩模条108之间的浮置栅极条104。
接着，以光致抗蚀剂层109和硬掩模条108为掩模，进行蚀刻制作工艺，移除掉部分浮置栅极条104。在一实施例中，所述蚀刻制作工艺也会移除掉部分绝缘层106，使得硬掩模条108、剩余的绝缘层106以及剩余的浮置栅极条104的外边缘大致切齐。
接下来，请参照图1C，在各硬掩模条108的侧壁上形成二第一间隙壁110a、110b。在一实施例中，形成第一间隙壁110a、110b的方法包括于基底100上形成氧化物-氮化物-氧化物(oxide-nitride-oxide；ONO)复合层，然后对ONO复合层进行各向异性蚀刻制作工艺。
然后，在各硬掩模条108的侧壁上形成二第二间隙壁112a、112b。第二间隙壁112a、112b分别位于第一间隙壁110a、110b的外侧。在一实施例中，形成第二间隙壁112a、112b的方法包括于基底100上形成四乙氧基硅烷(tetraethoxysilane；TEOS)氧化硅层，然后对TEOS氧化硅层进行各向异性蚀刻制作工艺。
更具体地说，部分第一间隙壁(即第一间隙壁110a)以及部分第二间隙壁(即第二间隙壁112a)形成于硬掩模条108之间的浮置栅极条104上，且部分第一间隙壁(即第一间隙壁110b)以及部分第二间隙壁(即第二间隙壁112b)形成于硬掩模条108外侧的基底100上。在一实施例中，形成于硬掩模条108之间的浮置栅极条104上的第一间隙壁110a、第二间隙壁112a又称为内侧间隙壁，而形成于硬掩模条108外侧的基底100上的第一间隙壁110b、第二间隙壁112b又称为外侧间隙壁。在一实施例中，第二间隙壁112a、112b的厚度为第一间隙壁110a、110b的厚度的至少两倍。
请参照图1D，以第一间隙壁110a、110b以及第二间隙壁112a、112b为掩模，移除部分浮置栅极条104，以形成分别位于硬掩模条108下方的多个浮置栅极104a。请参照图4，第一主动区块AA1的硬掩模条108下方配置有分开的浮置栅极104a，且第二主动区块AA2的硬掩模条108下方配置有分开的浮置栅极104a。更具体地说，各浮置栅极104a的一侧与对应的硬掩模条108切齐，而其另一侧突出于对应的硬掩模条108。在一实施例中，所述移除制作工艺也会移除掉部分绝缘层106，使得第二间隙壁112a、绝缘层106a以及浮置栅极104a的内边缘大致切齐。
请参照图1E，在浮置栅极104a之间的基底100中形成第一掺杂区114。在一实施例中，在基底100上形成光致抗蚀剂层113，其中光致抗蚀剂层113覆盖硬掩模条108及其外侧区域，并裸露出硬掩模条108之间的内侧区域。接着，以光致抗蚀剂层113为掩模，进行离子植入制作工艺，以形成第一掺杂区114。在一实施例中，第一掺杂区114更延伸到相邻浮置栅极104a下方的基底100中。然后，移除光致抗蚀剂层109。
请参照图1F，移除第二间隙壁112a、112b并裸露出部分浮置栅极104a。在一实施例中，所述移除步骤也会移除掉部分介电材料层102，以于浮置栅极104a下方形成介电层102a。
请参照图1G，在浮置栅极104a之间的基底100上形成介电层116以及于浮置栅极104a外侧的基底100上形成介电层117。更具体地说，介电层116不仅形成于浮置栅极104a之间的基底100的表面上，也形成于浮置栅极104a的裸露部分上。在一实施例中，介电层116以及介电层117的材料包括氧化硅，且其形成方法包括进行热氧化法。在一实施例中，介电层116以及介电层117可同时形成且具有相同厚度。在一实施例中，介电层116以及介电层117可分开形成且具有不同厚度。
请参照图1H，在浮置栅极104a之间形成抹除栅极118以及于浮置栅极104a外侧形成二选择栅极条120。在一实施例中，在基底100上形成掺杂多晶硅层，然后对掺杂多晶硅层进行回蚀刻制作工艺，直到剩余的掺杂多晶硅层的表面低于硬掩模条108的表面。
请参照图1I，在基底100上形成光致抗蚀剂层121。在一实施例中，光致抗蚀剂层121覆盖硬掩模条108及其之间的抹除栅极118，并覆盖硬掩模条108外侧的部分选择栅极条120。
接着，以光致抗蚀剂层121为掩模，进行蚀刻制作工艺，移除掉部分选择栅极条120，以于浮置栅极104a外侧形成选择栅极120a。
请参照图1I，在选择栅极120a外侧的基底100中形成多个第二掺杂区122。在一实施例中，以光致抗蚀剂层121为掩模，进行离子植入制作工艺，以形成第二掺杂区122。在一实施例中，第二掺杂区122更延伸到相邻的选择栅极120a下方的基底100中。然后，移除光致抗蚀剂层121。至此，完成本发明的存储器结构10的制作。
以下，将参照图1J以及图4，说明本发明的存储器结构。在一实施例中，本发明的存储器结构10包括至少二浮置栅极104a、二硬掩模条108、一抹除栅极118以及二选择栅极120a。至少二浮置栅极104a配置于基底100上。二硬掩模条108分别配置于浮置栅极104a上方，并裸露出部分浮置栅极。在一实施例中，浮置栅极104a的裸露部分彼此面对。抹除栅极118配置于浮置栅极104a之间的基底100上。二选择栅极120a配置于浮置栅极104a外侧的基底100上。
在一实施例中，基底100具有至少一第一主动区块AA1、至少一第二主动区块AA2以及第三主动区块AA3，第一主动区块AA1以及第二主动区块AA2沿第一方向D1延伸，且第三主动区块AA3位于第一主动区块AA1与第二主动区块AA2之间并沿第二方向D2延伸，如图4所示。
在一实施例中，浮置栅极104a的一者配置于第一主动区块AA1的基底100上，且浮置栅极104a的另一者配置于第二主动区块AA2的基底100上。在一实施例中，选择栅极120a的一者配置于第一主动区块AA1的基底100上，且选择栅极120a的另一者配置于第二主动区块AA2的基底100上。在一实施例中，抹除栅极118配置于第三主动区块AA3的基底100上。
在一实施例中，抹除栅极118以及选择栅极120a的顶面高于浮置栅极104a的顶面且低于硬掩模条108的顶面。在一实施例中，硬掩模条108的厚度是浮置栅极104a的厚度的至少两倍。
在一实施例中，存储器结构10还包括二内侧间隙壁(如第一间隙壁100a)以及二外侧间隙壁(如第一间隙壁100b)。二内侧间隙壁(如第一间隙壁100a)配置于硬掩模条108之间的浮置栅极104a上。二外侧间隙壁(如第一间隙壁100b)配置于硬掩模条108外侧的基底100上。在一实施例中，内侧间隙壁(如第一间隙壁100a)与外侧间隙壁(如第一间隙壁100b)的材料包括氧化硅-氮化硅-氧化硅(ONO)复合结构。
在一实施例中，存储器结构10还包括二绝缘层106a，配置于硬掩模条108与浮置栅极104a之间以及内侧间隙壁(如第一间隙壁100a)与浮置栅极104a之间。
在一实施例中，存储器结构10还包括二浮置栅介电层(如介电层102a)、一抹除栅介电层(如介电层116)以及二选择栅介电层(如介电层117)。二浮置栅介电层102a配置于浮置栅极104a与基底100之间。抹除栅介电层(如介电层116)配置于抹除栅极118与基底100之间以及抹除栅极118与浮置栅极104a的裸露部分之间。二选择栅介电层(如介电层117)配置于选择栅极120a与基底100之间。
在一实施例中，存储器结构10还包括第一掺杂区114以及二第二掺杂区122。第一掺杂区114配置于抹除栅极118下方的基底100中。在一实施例中，第一掺杂区114更延伸到相邻浮置栅极104a下方的基底中100。第二掺杂区122配置于选择栅极120a外侧的基底100中。在一实施例中，第二掺杂区122更延伸到相邻的选择栅极120a下方的基底100中。在一实施例中，第一掺杂区112作为存储器结构10的源极，第二掺杂区122作为存储器结构10的漏极。
在本发明的存储器结构10中，由于浮置栅极104a的突出部分的设计，浮置栅极104a与源极(如第一掺杂区114)的耦合面积增加，有助于提高编程速度。此外，由于抹除栅极118的设置，可大幅提高抹除速度。在进行抹除操作时，电子会从浮置栅极104a的突出部分的尖角注入抹除栅极118。
基于上述，通过本发明的制造方法，可制作出一种存储器结构，其可以在不影响操作性能及可靠度的前提下微缩存储器尺寸,并降低制作工艺的复杂度。
虽然结合以上实施例公开了本发明，然而其并非用以限定本发明，任何所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，可作些许的更动与润饰，故本发明的保护范围应当以附上的权利要求所界定的为准。
Claims (20)
1.一种存储器结构，其特征在于，包括：
至少两个浮置栅极，配置于所述基底上；
两个硬掩模条，分别配置于所述浮置栅极上方，并裸露出部分所述浮置栅极，所述浮置栅极的裸露部分彼此面对；
抹除栅极，配置于所述浮置栅极之间的所述基底上；以及
两个选择栅极，配置于所述浮置栅极外侧的所述基底上。
2.如权利要求1所述的存储器结构，其中所述基底具有至少一第一主动区块、至少一第二主动区块以及第三主动区块，所述第一主动区块以及所述第二主动区块沿第一方向延伸，且所述第三主动区块位于所述第一主动区块与所述第二主动区块之间并沿第二方向延伸。
3.如权利要求2所述的存储器结构，其中所述浮置栅极的一者配置于所述第一主动区块的所述基底上，且所述浮置栅极的另一者配置于所述第二主动区块的所述基底上。
4.如权利要求1所述的存储器结构，还包括：
两个内侧间隙壁，配置于所述硬掩模条之间的所述浮置栅极上；以及
两个外侧间隙壁，配置于所述硬掩模条外侧的所述基底上。
5.如权利要求4所述的存储器结构，其中所述内侧间隙壁与所述外侧间隙壁的材料包括氧化硅-氮化硅-氧化硅(ONO)复合结构。
6.如权利要求4所述的存储器结构，还包括两个绝缘层，配置于所述硬掩模条与所述浮置栅极之间以及所述内侧间隙壁与所述浮置栅极之间。
7.如权利要求1所述的存储器结构，还包括：
两个浮置栅介电层，配置于所述浮置栅极与所述基底之间；
抹除栅介电层，配置于所述抹除栅极与所述基底之间以及所述抹除栅极与所述浮置栅极的裸露部分之间；以及
两个选择栅介电层，配置于所述选择栅极与所述基底之间。
8.如权利要求1所述的存储器结构，还包括：
第一掺杂区，配置于所述抹除栅极下方的所述基底中；以及
两个第二掺杂区，配置于所述选择栅极外侧的所述基底中。
9.如权利要求8所述的存储器结构，其中所述第一掺杂区更延伸到相邻的所述浮置栅极下方的所述基底中。
10.如权利要求8所述的存储器结构，其中所述第二掺杂区更延伸到相邻的所述选择栅极下方的所述基底中。
11.如权利要求8所述的存储器结构，其中所述抹除栅极以及所述选择栅极的顶面高于所述浮置栅极的顶面且低于所述硬掩模条的顶面。
12.如权利要求1所述的存储器结构，其中所述硬掩模条的厚度是所述浮置栅极的厚度的至少两倍。
13.一种存储器结构的制造方法，包括：
在基底上形成至少一浮置栅极条；
在所述基底上形成两个硬掩模条，所述硬掩模条与所述浮置栅极条交错；
在各所述硬掩模条的侧壁上形成两个第一间隙壁；
在各所述硬掩模条的侧壁上形成两个第二间隙壁；
以所述第一间隙壁以及所述第二间隙壁为掩模，移除部分所述浮置栅极条，以形成分别位于所述硬掩模条下方的两个浮置栅极；
在所述浮置栅极之间的所述基底中形成第一掺杂区；
移除所述第二间隙壁并裸露出部分所述浮置栅极；
在所述浮置栅极之间形成抹除栅极以及于所述浮置栅极外侧形成两个选择栅极；以及
在所述选择栅极外侧的所述基底中形成两个第二掺杂区。
14.如权利要求13所述的存储器结构的制造方法，其中所述基底中形成有至少一第一主动区块、至少一第二主动区块以及第三主动区块，所述第一主动区块以及所述第二主动区块沿第一方向延伸，且所述第三主动区块位于所述第一主动区块与所述第二主动区块之间且沿第二方向延伸。
15.如权利要求14所述的存储器结构的制造方法，其中所述至少一浮置栅极条沿所述第一方向延伸，形成在所述第一主动区以及所述第二主动区块上，并与所述第三主动区域交错，且其中所述硬掩模条的一者与所述第一主动区块交错，且所述硬掩模条的另一者与所述第二主动区块交错。
16.如权利要求14所述的存储器结构的制造方法，其中各浮置栅极的一侧与对应的所述硬掩模条切齐，而其另一侧突出于对应的所述硬掩模条。
17.如权利要求13所述的存储器结构的制造方法，其中部分所述第一间隙壁以及部分所述第二间隙壁形成于所述硬掩模条之间的所述浮置栅极条上，且部分所述第一间隙壁以及部分所述第二间隙壁形成于所述硬掩模条外侧的所述基底上。
18.如权利要求13所述的存储器结构的制造方法，其中所述第二间隙壁的厚度为所述第一间隙壁的厚度的至少两倍。
19.如权利要求13所述的存储器结构的制造方法，其中所述第一掺杂区更延伸到相邻所述浮置栅极下方的所述基底中。
20.如权利要求13所述的存储器结构的制造方法，其中所述第二掺杂区更延伸到相邻所述选择栅极下方的所述基底中。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| TW107142855 | 2018-11-30 | ||
| TW107142855A TWI696272B (zh) | 2018-11-30 | 2018-11-30 | 記憶體結構及其製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN111261706A true CN111261706A (zh) | 2020-06-09 |
| CN111261706B CN111261706B (zh) | 2023-04-18 |
Family
ID=70950688
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201811557539.1A Active CN111261706B (zh) | 2018-11-30 | 2018-12-19 | 存储器结构及其制造方法 |
Country Status (2)
| Country | Link |
|---|---|
| CN (1) | CN111261706B (zh) |
| TW (1) | TWI696272B (zh) |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TW201547008A (zh) * | 2014-03-14 | 2015-12-16 | Taiwan Semiconductor Mfg Co Ltd | 積體電路與其形成方法 |
| CN105789206A (zh) * | 2014-12-05 | 2016-07-20 | 力晶科技股份有限公司 | 非挥发性存储器及其制造方法 |
| CN105990360A (zh) * | 2015-02-05 | 2016-10-05 | 物联记忆体科技股份有限公司 | 非易失性存储器及其制造方法 |
| CN106328653A (zh) * | 2015-07-07 | 2017-01-11 | 物联记忆体科技股份有限公司 | 非易失性存储器及其制造方法 |
| US20170222017A1 (en) * | 2016-02-03 | 2017-08-03 | Semiconductor Manufacturing International (Shanghai) Corporation | Memory cell and fabrication method thereof |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7514740B2 (en) * | 2006-07-10 | 2009-04-07 | Taiwan Semiconductor Manufacturing Company, Ltd. | Logic compatible storage device |
| US20150194434A1 (en) * | 2014-01-08 | 2015-07-09 | Ememory Technology Inc. | Memory device and methods of forming memory device and semiconductor device |
| TWI581373B (zh) * | 2015-02-17 | 2017-05-01 | 力晶科技股份有限公司 | 非揮發性記憶體及其製造方法 |
-
2018
- 2018-11-30 TW TW107142855A patent/TWI696272B/zh active
- 2018-12-19 CN CN201811557539.1A patent/CN111261706B/zh active Active
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TW201547008A (zh) * | 2014-03-14 | 2015-12-16 | Taiwan Semiconductor Mfg Co Ltd | 積體電路與其形成方法 |
| CN105789206A (zh) * | 2014-12-05 | 2016-07-20 | 力晶科技股份有限公司 | 非挥发性存储器及其制造方法 |
| CN105990360A (zh) * | 2015-02-05 | 2016-10-05 | 物联记忆体科技股份有限公司 | 非易失性存储器及其制造方法 |
| CN106328653A (zh) * | 2015-07-07 | 2017-01-11 | 物联记忆体科技股份有限公司 | 非易失性存储器及其制造方法 |
| US20170222017A1 (en) * | 2016-02-03 | 2017-08-03 | Semiconductor Manufacturing International (Shanghai) Corporation | Memory cell and fabrication method thereof |
Also Published As
| Publication number | Publication date |
|---|---|
| CN111261706B (zh) | 2023-04-18 |
| TW202023025A (zh) | 2020-06-16 |
| TWI696272B (zh) | 2020-06-11 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP5013050B2 (ja) | 半導体装置の製造方法 | |
| US7598564B2 (en) | Non-volatile memory devices and methods of forming non-volatile memory devices | |
| US7553725B2 (en) | Nonvolatile memory devices and methods of fabricating the same | |
| JP4664132B2 (ja) | フラッシュメモリ素子の製造方法 | |
| US7390716B2 (en) | Method of manufacturing flash memory device | |
| US20100227469A1 (en) | Method of manufacturing flash memory device | |
| JP2004080037A (ja) | Ｅｅｐｒｏｍ及びマスクｒｏｍを具備する半導体装置及びその製造方法 | |
| US8546226B2 (en) | SONOS non-volatile memory cell and fabricating method thereof | |
| KR100611140B1 (ko) | 트랜지스터의 게이트, 이의 제조 방법 및 게이트 구조를포함하는 불휘발성 메모리 장치, 이의 제조 방법. | |
| US7091090B2 (en) | Nonvolatile memory device and method of forming same | |
| WO2017026275A1 (ja) | 半導体集積回路装置の製造方法、および半導体集積回路装置 | |
| KR100655283B1 (ko) | 이이피롬 장치 및 그 제조 방법 | |
| CN111261706B (zh) | 存储器结构及其制造方法 | |
| US11257830B2 (en) | Memory structure | |
| US20220037345A1 (en) | Semiconductor structure and manufacturing method thereof and flash memory | |
| KR20020032783A (ko) | 플레쉬 메모리 소자의 셀 제조 방법 | |
| JP2002026156A (ja) | 半導体装置およびその製造方法 | |
| CN111326516B (zh) | 非挥发性存储器结构及其制造方法 | |
| JP2003258132A (ja) | 不揮発性記憶装置の製造方法 | |
| JP2008177223A (ja) | 半導体装置およびその製造方法 | |
| KR100642383B1 (ko) | 개선된 소거효율을 갖는 플래시 메모리소자 및 그 제조방법 | |
| KR100330948B1 (ko) | 비휘발성 반도체 메모리 장치 및 그 제조방법 | |
| TW202018917A (zh) | 非揮發性記憶體及其製造方法 | |
| KR100719738B1 (ko) | 플래쉬 메모리 소자, 그 구동 방법 및 제조 방법 | |
| US20060008981A1 (en) | Flash memory cell and fabricating method thereof |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| TA01 | Transfer of patent application right | ||
| TA01 | Transfer of patent application right |
Effective date of registration: 20230323 Address after: Hsinchu Science Industrial Park, Taiwan, China Applicant after: Powerchip Technology Corp. Address before: Hsinchu Science Industrial Park, Taiwan, China Applicant before: Powerchip Technology Corp. |
|
| GR01 | Patent grant | ||
| GR01 | Patent grant |