TWI696272B - 記憶體結構及其製造方法 - Google Patents
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Abstract
提供一種記憶體結構，其包括至少二浮置閘極、二硬罩幕條、一抹除閘極以及二選擇閘極。至少二浮置閘極配置於基底上。二硬罩幕條分別配置於浮置閘極上方，並裸露出部分浮置閘極。浮置閘極的裸露部分彼此面對。抹除閘極配置於浮置閘極之間的基底上。二選擇閘極配置於浮置閘極外側的基底上。
Description
本發明是有關於一種半導體結構及其製造方法，且特別是有關於一種記憶體結構及其製造方法。
由於非揮發性記憶體(non-volatile memory)可進行多次資料的存入、讀取與抹除等操作，且具有當電源供應中斷時，所儲存的資料不會消失、資料存取時間短以及低消耗功率等優點，所以已成為個人電腦和電子設備所廣泛採用的一種記憶體。
在目前提高元件集積度的趨勢下，如何在不影響操作性能及可靠度的前提下微縮記憶體尺寸，已成為業界的一致目標。
有鑒於此，本發明提供一種新式記憶體結構及其製造方法，除了可以在不影響操作性能及可靠度的前提下微縮記憶體尺寸外,還可以簡化製程的複雜度。
本發明提供一種記憶體結構，其包括至少二浮置閘極、二硬罩幕條、一抹除閘極以及二選擇閘極。至少二浮置閘極配置
於基底上。二硬罩幕條分別配置於浮置閘極上方，並裸露出部分浮置閘極。浮置閘極的裸露部分彼此面對。抹除閘極配置於浮置閘極之間的基底上。二選擇閘極配置於浮置閘極外側的基底上。
在本發明的一實施例中，上述基底具有至少一第一主動區塊、至少一第二主動區塊以及第三主動區塊。第一主動區塊以及第二主動區塊沿第一方向延伸，且第三主動區塊位於第一主動區塊與第二主動區塊之間並沿第二方向延伸。
在本發明的一實施例中，上述浮置閘極的一者配置於第一主動區塊的基底上，且浮置閘極的另一者配置於第二主動區塊的基底上。
在本發明的一實施例中，上述記憶體結構更包括二內側間隙壁以及二外側間隙壁。二內側間隙壁配置於硬罩幕條之間的浮置閘極上。二外側間隙壁配置於硬罩幕條外側的基底上。
在本發明的一實施例中，上述內側間隙壁與外側間隙壁的材料包括氧化矽-氮化矽-氧化矽(ONO)複合結構。
在本發明的一實施例中，上述記憶體結構更包括二絕緣層，配置於硬罩幕條與浮置閘極之間以及內側間隙壁與浮置閘極之間。
在本發明的一實施例中，上述記憶體結構更包括二浮置閘介電層、一抹除閘介電層以及二選擇閘介電層。二浮置閘介電層配置於浮置閘極與基底之間。抹除閘介電層配置於抹除閘極與基底之間以及抹除閘極與浮置閘極的裸露部分之間。二選擇閘介電層配置於選擇閘極與基底之間。
在本發明的一實施例中，上述記憶體結構更包括第一摻
雜區以及二第二摻雜區。第一摻雜區配置於抹除閘極下方的基底中。二第二摻雜區配置於選擇閘極外側的基底中。
在本發明的一實施例中，上述第一摻雜區更延伸到相鄰浮置閘極下方的基底中。
在本發明的一實施例中，上述第二摻雜區更延伸到相鄰的選擇閘極下方的基底中。
在本發明的一實施例中，上述抹除閘極以及選擇閘極的頂面高於浮置閘極的頂面且低於硬罩幕條的頂面。
在本發明的一實施例中，上述硬罩幕條的厚度是浮置閘極的厚度的至少兩倍。
本發明另提供一種記憶體結構的製造方法，其包括以下步驟。於基底上形成至少一浮置閘極條。於基底上形成二硬罩幕條。硬罩幕條與浮置閘極條交錯，且浮置閘極條的邊緣與硬罩幕條的邊緣切齊。於各硬罩幕條的側壁上形成二第一間隙壁。於各硬罩幕條的側壁上形成二第二間隙壁。以第一間隙壁以及第二間隙壁為罩幕，移除部分浮置閘極條，以形成分別位於硬罩幕條下方的二浮置閘極。於浮置閘極之間的基底中形成第一摻雜區。移除第二間隙壁並裸露出部分浮置閘極。於浮置閘極之間形成抹除閘極以及於浮置閘極外側形成二選擇閘極。於選擇閘極外側的基底中形成二第二摻雜區。
在本發明的一實施例中，上述基底中形成有至少一第一主動區塊、至少一第二主動區塊以及第三主動區塊。第一主動區塊以及第二主動區塊沿第一方向延伸，第三主動區塊位於第一主動區塊與第二主動區塊之間且沿第二方向延伸。至少一浮置閘極
條沿第一方向延伸，形成在第一主動區以及第二主動區塊上，並與第三主動區域交錯。
在本發明的一實施例中，上述各浮置閘極的一側與對應的硬罩幕條切齊，而其另一側突出於對應的硬罩幕條。
在本發明的一實施例中，上述硬罩幕條的一者與第一主動區塊交錯，且硬罩幕條的另一者與第二主動區塊交錯。
在本發明的一實施例中，上述部分第一間隙壁以及部分第二間隙壁形成於硬罩幕條之間的浮置閘極條上，且部分第一間隙壁以及部分第二間隙壁形成於硬罩幕條外側的基底上。
在本發明的一實施例中，上述第二間隙壁的厚度為第一間隙壁的厚度的至少兩倍。
在本發明的一實施例中，上述第一摻雜區更延伸到相鄰的浮置閘極下方的基底中。
在本發明的一實施例中，上述第二摻雜區更延伸到相鄰的選擇閘極下方的基底中。
基於上述，藉由本發明的製造方法，可製作出一種記憶體結構，其可以在不增加記憶胞尺寸的情況下，增加記憶體的讀取速度和抹除速度。
為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
10:記憶體結構
100:基底
101:隔離結構
102:介電材料層
102a:介電層
104:浮置閘極條
104a:浮置閘極
106:絕緣層
106a:絕緣層
108:硬罩幕條
109、113、121:光阻層
110a、110b:第一間隙壁
112a、112b:第二間隙壁
114:第一摻雜區
116:介電層
117:介電層
118:抹除閘極
120:選擇閘極條
120a:選擇閘極
122:第二摻雜區
AA1:第一主動區塊
AA2:第二主動區塊
AA3:第三主動區塊
D1:第一方向
D2:第二方向
G1:第一群組
G2:第二群組
圖1A至圖1J為根據本發明一實施例所繪示的一種記憶體結
構的製造方法的剖面示意圖。
圖2至圖4為據本發明一實施例所繪示的一種記憶體結構的一些製造階段的上視示意圖。
圖1A至圖1J為根據本發明一實施例所繪示的一種記憶體結構的製造方法的剖面示意圖。圖2至圖4為據本發明一實施例所繪示的一種記憶體結構的一些製造階段的上視示意圖，其中圖1A至圖1B為沿著圖2至圖3中的I-I’線所繪示的剖面示意圖，圖1D為沿著圖4中的I-I’線所繪示的剖面示意圖。為了清楚說明起見，圖2至圖4會省略一些構件，僅繪示出主要構件的位置關係。
請參見圖1A以及圖2，於基底100中形成多個隔離結構101。在一實施例中，隔離結構101配置成第一群組G1和第二群組G2，各群組具有多個平行排列的多個隔離結構101。隔離結構101沿第一方向D1延伸，且相鄰群組的隔離結構101以端對端(end to end)的方式配置。在一實施例中，隔離結構101可為淺溝渠隔離(STI)結構。
隔離結構101用來定義主動區塊。在一實施例中，基底100具有至少一第一主動區塊AA1、至少一第二主動區塊AA2以及第三主動區塊AA3。第一主動區塊AA1以及第二主動區塊AA2沿第一方向D1延伸，且第三主動區塊AA3位於第一主動區塊AA1與第二主動區塊AA2之間且沿第二方向D2延伸。第一方向D1
與第二方向D2交錯，例如彼此垂直。
請繼續參見圖1A以及圖2，於隔離結構101之間的基底100上形成介電材料層102。更具體地說，介電材料層102形成在第一主動區域AA1、第二主動區域AA2和第三主動區域AA3的基底100上。在一實施例中，介電材料層102的材料包括氧化矽，且其形成方法包括進行熱氧化法。
請參見圖1A以及圖3，於基底100上形成至少一浮置閘極條104。在一實施例中，浮置閘極條104沿第一方向D1延伸，形成在第一主動區域AA1以及第二主動區域AA2上，並與第三主動區域AA3交錯。在一實施例中，形成浮置閘極條104的方法包括於基底100上形成摻雜多晶矽層，然後對摻雜多晶矽層進行微影蝕刻之圖案化步驟。在一實施例中，可於摻雜多晶矽層上形成絕緣材料層，然後一起進行圖案化，以於浮置閘極條104上形成絕緣層106。
請參見圖1A以及圖3所示，於基底100上形成二硬罩幕條108，硬罩幕條108的一者與第一主動區塊AA1交錯，且硬罩幕條108的另一者與第二主動區塊AA2交錯。在一實施例中，形成硬罩幕條108的方法包括於基底100上形成一或多層介電材料，然後對一或多層介電材料進行微影蝕刻之圖案化步驟。在一實施例中，硬罩幕條108的厚度為浮置閘極條104的厚度的至少兩倍。
請參見圖1B，於基底100上形成光阻層109。在一實施例中，光阻層109覆蓋硬罩幕條108以及硬罩幕條108之間的浮置閘極條104。
接著，以光阻層109和硬罩幕條108為罩幕，進行蝕刻製程，移除掉部分浮置閘極條104。在一實施例中，所述蝕刻製程也會移除掉部分絕緣層106，使得硬罩幕條108、剩餘的絕緣層106以及剩餘的浮置閘極條104的外邊緣大致切齊。
接下來，請參照圖1C，於各硬罩幕條108的側壁上形成二第一間隙壁110a、110b。在一實施例中，形成第一間隙壁110a、110b的方法包括於基底100上形成氧化物-氮化物-氧化物(oxide-nitride-oxide；ONO)複合層，然後對ONO複合層進行非等向性蝕刻製程。
然後，於各硬罩幕條108的側壁上形成二第二間隙壁112a、112b。第二間隙壁112a、112b分別位於第一間隙壁110a、110b的外側。在一實施例中，形成第二間隙壁112a、112b的方法包括於基底100上形成四乙氧基矽烷(tetraethoxysilane；TEOS)氧化矽層，然後對TEOS氧化矽層進行非等向性蝕刻製程。
更具體地說，部分第一間隙壁(即第一間隙壁110a)以及部分第二間隙壁(即第二間隙壁112a)形成於硬罩幕條108之間的浮置閘極條104上，且部分第一間隙壁(即第一間隙壁110b)以及部分第二間隙壁(即第二間隙壁112b)形成於硬罩幕條108外側的基底100上。在一實施例中，形成於硬罩幕條108之間的浮置閘極條104上的第一間隙壁110a、第二間隙壁112a又稱為內側間隙壁，而形成於硬罩幕條108外側的基底100上的第一間隙壁110b、第二間隙壁112b又稱為外側間隙壁。在一實施例中，第二間隙壁112a、112b的厚度為第一間隙壁110a、110b的厚度的至少兩倍。
請參照圖1D，以第一間隙壁110a、110b以及第二間隙壁112a、112b為罩幕，移除部分浮置閘極條104，以形成分別位於硬罩幕條108下方的多個浮置閘極104a。請參照圖4，第一主動區塊AA1的硬罩幕條108下方配置有分開的浮置閘極104a，且第二主動區塊AA2的硬罩幕條108下方配置有分開的浮置閘極104a。更具體地說，各浮置閘極104a的一側與對應的硬罩幕條108切齊，而其另一側突出於對應的硬罩幕條108。在一實施例中，所述移除製程也會移除掉部分絕緣層106，使得第二間隙壁112a、絕緣層106a以及浮置閘極104a的內邊緣大致切齊。
請參照圖1E，於浮置閘極104a之間的基底100中形成第一摻雜區114。在一實施例中，於基底100上形成光阻層113，其中光阻層113覆蓋硬罩幕條108及其外側區域，並裸露出硬罩幕條108之間的內側區域。接著，以光阻層113為罩幕，進行離子植入製程，以形成第一摻雜區114。在一實施例中，第一摻雜區114更延伸到相鄰浮置閘極104a下方的基底100中。然後，移除光阻層109。
請參照圖1F，移除第二間隙壁112a、112b並裸露出部分浮置閘極104a。在一實施例中，所述移除步驟也會移除掉部分介電材料層102，以於浮置閘極104a下方形成介電層102a。
請參照圖1G，於浮置閘極104a之間的基底100上形成介電層116以及於浮置閘極104a外側的基底100上形成介電層117。更具體地說，介電層116不僅形成於浮置閘極104a之間的基底100的表面上，也形成於浮置閘極104a的裸露部分上。在一實施例中，介電層116以及介電層117的材料包括氧化矽，且其
形成方法包括進行熱氧化法。在一實施例中，介電層116以及介電層117可同時形成且具有相同厚度。在一實施例中，介電層116以及介電層117可分開形成且具有不同厚度。
請參照圖1H，於浮置閘極104a之間形成抹除閘極118以及於浮置閘極104a外側形成二選擇閘極條120。在一實施例中，於基底100上形成摻雜多晶矽層，然後對摻雜多晶矽層進行回蝕刻製程，直到剩餘的摻雜多晶矽層的表面低於硬罩幕條108的表面。
請參照圖1I，於基底100上形成光阻層121。在一實施例中，光阻層121覆蓋硬罩幕條108及其之間的抹除閘極118，並覆蓋硬罩幕條108外側的部分選擇閘極條120。
接著，以光阻層121為罩幕，進行蝕刻製程，移除掉部分選擇閘極條120，以於浮置閘極104a外側形成選擇閘極120a。
請參照圖1I，於選擇閘極120a外側的基底100中形成多個第二摻雜區122。在一實施例中，以光阻層121為罩幕，進行離子植入製程，以形成第二摻雜區122。在一實施例中，第二摻雜區122更延伸到相鄰的選擇閘極120a下方的基底100中。然後，移除光阻層121。至此，完成本發明之記憶體結構10的製作。
以下，將參照圖1J以及圖4，說明本發明之記憶體結構。在一實施例中，本發明之記憶體結構10包括至少二浮置閘極104a、二硬罩幕條108、一抹除閘極118以及二選擇閘極120a。至少二浮置閘極104a配置於基底100上。二硬罩幕條108分別配置於浮置閘極104a上方，並裸露出部分浮置閘極。在一實施例中，浮置閘極104a的裸露部分彼此面對。抹除閘極118配置於浮置閘
極104a之間的基底100上。二選擇閘極120a配置於浮置閘極104a外側的基底100上。
在一實施例中，基底100具有至少一第一主動區塊AA1、至少一第二主動區塊AA2以及第三主動區塊AA3，第一主動區塊AA1以及第二主動區塊AA2沿第一方向D1延伸，且第三主動區塊AA3位於第一主動區塊AA1與第二主動區塊AA2之間並沿第二方向D2延伸，如圖4所示。
在一實施例中，浮置閘極104a的一者配置於第一主動區塊AA1的基底100上，且浮置閘極104a的另一者配置於第二主動區塊AA2的基底100上。在一實施例中，選擇閘極120a的一者配置於第一主動區塊AA1的基底100上，且選擇閘極120a的另一者配置於第二主動區塊AA2的基底100上。在一實施例中，抹除閘極118配置於第三主動區塊AA3的基底100上。
在一實施例中，抹除閘極118以及選擇閘極120a的頂面高於浮置閘極104a的頂面且低於硬罩幕條108的頂面。在一實施例中，硬罩幕條108的厚度是浮置閘極104a的厚度的至少兩倍。
在一實施例中，記憶體結構10更包括二內側間隙壁(如第一間隙壁100a)以及二外側間隙壁(如第一間隙壁100b)。二內側間隙壁(如第一間隙壁100a)配置於硬罩幕條108之間的浮置閘極104a上。二外側間隙壁(如第一間隙壁100b)配置於硬罩幕條108外側的基底100上，二外側間隙壁(如第一間隙壁100b)與硬罩幕條108以及選擇閘極120a彼此直接接觸。在一實施例中，內側間隙壁(如第一間隙壁100a)與外側間隙壁(如第一間隙壁100b)的材料包括氧化矽-氮化矽-氧化矽(ONO)複合結構。
在一實施例中，記憶體結構10更包括二絕緣層106a，配置於硬罩幕條108與浮置閘極104a之間以及內側間隙壁(如第一間隙壁100a)與浮置閘極104a之間。
在一實施例中，記憶體結構10更包括二浮置閘介電層(如介電層102a)、一抹除閘介電層(如介電層116)以及二選擇閘介電層(如介電層117)。二浮置閘介電層102a配置於浮置閘極104a與基底100之間。抹除閘介電層(如介電層116)配置於抹除閘極118與基底100之間以及抹除閘極118與浮置閘極104a的裸露部分之間。二選擇閘介電層(如介電層117)配置於選擇閘極120a與基底100之間。
在一實施例中，記憶體結構10更包括第一摻雜區114以及二第二摻雜區122。第一摻雜區114配置於抹除閘極118下方的基底100中。在一實施例中，第一摻雜區114更延伸到相鄰浮置閘極104a下方的基底中100。第二摻雜區122配置於選擇閘極120a外側的基底100中。在一實施例中，第二摻雜區122更延伸到相鄰的選擇閘極120a下方的基底100中。在一實施例中，第一摻雜區114作為記憶體結構10的源極，第二摻雜區122作為記憶體結構10的汲極。
在本發明的記憶體結構10中，由於浮置閘極104a的突出部分的設計，浮置閘極104a與源極(如第一摻雜區114)的耦合面積增加，有助於提高程式化速度。此外，由於抹除閘極118的設置，可大幅提高抹除速度。於進行抹除操作時，電子會從浮置閘極104a的突出部分的尖角注入抹除閘極118。
基於上述，藉由本發明的製造方法，可製作出一種記憶
體結構，其可以在不影響操作性能及可靠度的前提下微縮記憶體尺寸，並降低製程的複雜度。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。
10:記憶體結構
100:基底
102a:介電層
104a:浮置閘極
106a:絕緣層
108:硬罩幕條
110a、110b:第一間隙壁
114:第一摻雜區
116:介電層
117:介電層
118:抹除閘極
120a:選擇閘極
122:第二摻雜區
Claims (18)
- 一種記憶體結構，包括：至少二浮置閘極，配置於基底上；二硬罩幕條，分別配置於所述浮置閘極上方，並裸露出部分所述浮置閘極，所述浮置閘極的裸露部分彼此面對；二內側間隙壁，配置於所述硬罩幕條之間的所述浮置閘極上；二外側間隙壁，配置於所述硬罩幕條外側的所述基底上；一抹除閘極，配置於所述浮置閘極之間的所述基底上；以及二選擇閘極，配置於所述浮置閘極外側的所述基底上，其中所述外側間隙壁與所述硬罩幕條以及所述選擇閘極彼此直接接觸。
- 如申請專利範圍第1項所述之記憶體結構，其中所述基底具有至少一第一主動區塊、至少一第二主動區塊以及第三主動區塊，所述第一主動區塊以及所述第二主動區塊沿第一方向延伸，且所述第三主動區塊位於所述第一主動區塊與所述第二主動區塊之間並沿第二方向延伸。
- 如申請專利範圍第2項所述之記憶體結構，其中所述浮置閘極的一者配置於所述第一主動區塊的所述基底上，且所述浮置閘極的另一者配置於所述第二主動區塊的所述基底上。
- 如申請專利範圍第1項所述之記憶體結構，其中所述內側間隙壁與所述外側間隙壁的材料包括氧化矽-氮化矽-氧化矽(ONO)複合結構。
- 如申請專利範圍第1項所述之記憶體結構，更包括二絕緣層，配置於所述硬罩幕條與所述浮置閘極之間以及所述內側間隙壁與所述浮置閘極之間。
- 如申請專利範圍第1項所述之記憶體結構，更包括：二浮置閘介電層，配置於所述浮置閘極與所述基底之間；一抹除閘介電層，配置於所述抹除閘極與所述基底之間以及所述抹除閘極與所述浮置閘極的裸露部分之間；以及二選擇閘介電層，配置於所述選擇閘極與所述基底之間。
- 如申請專利範圍第1項所述之記憶體結構，更包括：一第一摻雜區，配置於所述抹除閘極下方的所述基底中；以及二第二摻雜區，配置於所述選擇閘極外側的所述基底中。
- 如申請專利範圍第7項所述之記憶體結構，其中所述第一摻雜區更延伸到相鄰的所述浮置閘極下方的所述基底中。
- 如申請專利範圍第7項所述之記憶體結構，其中所述第二摻雜區更延伸到相鄰的所述選擇閘極下方的所述基底中。
- 如申請專利範圍第7項所述之記憶體結構，其中所述抹除閘極以及所述選擇閘極的頂面高於所述浮置閘極的頂面且低於所述硬罩幕條的頂面。
- 如申請專利範圍第1項所述之記憶體結構，其中所述硬罩幕條的厚度是所述浮置閘極的厚度的至少兩倍。
- 一種記憶體結構的製造方法，包括：於基底上形成至少一浮置閘極條；於所述基底上形成二硬罩幕條，所述硬罩幕條與所述浮置閘 極條交錯；於各所述硬罩幕條的側壁上形成二第一間隙壁；於各所述硬罩幕條的側壁上形成二第二間隙壁，其中部分所述第一間隙壁以及部分所述第二間隙壁形成於所述硬罩幕條之間的所述浮置閘極條上，且部分所述第一間隙壁以及部分所述第二間隙壁形成於所述硬罩幕條外側的所述基底上；以所述第一間隙壁以及所述第二間隙壁為罩幕，移除部分所述浮置閘極條，以形成分別位於所述硬罩幕條下方的二浮置閘極；於所述浮置閘極之間的所述基底中形成第一摻雜區；移除所述第二間隙壁並裸露出部分所述浮置閘極；於所述浮置閘極之間形成抹除閘極以及於所述浮置閘極外側形成二選擇閘極；以及於所述選擇閘極外側的所述基底中形成二第二摻雜區。
- 如申請專利範圍第12項所述之記憶體結構的製造方法，其中所述基底中形成有至少一第一主動區塊、至少一第二主動區塊以及第三主動區塊，所述第一主動區塊以及所述第二主動區塊沿第一方向延伸，且所述第三主動區塊位於所述第一主動區塊與所述第二主動區塊之間且沿第二方向延伸。
- 如申請專利範圍第13項所述之記憶體結構的製造方法，其中所述至少一浮置閘極條沿所述第一方向延伸，形成在所述第一主動區以及所述第二主動區塊上，並與所述第三主動區域交錯，且其中所述硬罩幕條的一者與所述第一主動區塊交錯，且所述硬罩幕條的另一者與所述第二主動區塊交錯。
- 如申請專利範圍第13項所述之記憶體結構的製造方法，其中各浮置閘極的一側與對應的所述硬罩幕條切齊，而其另一側突出於對應的所述硬罩幕條。
- 如申請專利範圍第12項所述之記憶體結構的製造方法，其中所述第二間隙壁的厚度為所述第一間隙壁的厚度的至少兩倍。
- 如申請專利範圍第12項所述之記憶體結構的製造方法，其中所述第一摻雜區更延伸到相鄰所述浮置閘極下方的所述基底中。
- 如申請專利範圍第12項所述之記憶體結構的製造方法，其中所述第二摻雜區更延伸到相鄰所述選擇閘極下方的所述基底中。
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