CN102903718A - 半导体装置 - Google Patents
半导体装置 Download PDFInfo
- Publication number
- CN102903718A CN102903718A CN2012102646565A CN201210264656A CN102903718A CN 102903718 A CN102903718 A CN 102903718A CN 2012102646565 A CN2012102646565 A CN 2012102646565A CN 201210264656 A CN201210264656 A CN 201210264656A CN 102903718 A CN102903718 A CN 102903718A
- Authority
- CN
- China
- Prior art keywords
- semiconductor device
- active area
- film
- rectangular portion
- sidewall
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 68
- 239000003990 capacitor Substances 0.000 claims abstract description 43
- 238000000926 separation method Methods 0.000 claims description 42
- 230000004888 barrier function Effects 0.000 claims description 14
- 238000002955 isolation Methods 0.000 abstract description 15
- 239000010410 layer Substances 0.000 description 27
- 239000000758 substrate Substances 0.000 description 11
- 238000003860 storage Methods 0.000 description 8
- 230000015572 biosynthetic process Effects 0.000 description 6
- 239000012535 impurity Substances 0.000 description 5
- 150000004767 nitrides Chemical class 0.000 description 5
- MHAJPDPJQMAIIY-UHFFFAOYSA-N Hydrogen peroxide Chemical compound OO MHAJPDPJQMAIIY-UHFFFAOYSA-N 0.000 description 4
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 4
- QAOWNCQODCNURD-UHFFFAOYSA-N Sulfuric acid Chemical compound OS(O)(=O)=O QAOWNCQODCNURD-UHFFFAOYSA-N 0.000 description 4
- 230000005611 electricity Effects 0.000 description 4
- 230000003647 oxidation Effects 0.000 description 4
- 238000007254 oxidation reaction Methods 0.000 description 4
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 4
- 229910052814 silicon oxide Inorganic materials 0.000 description 4
- 239000011159 matrix material Substances 0.000 description 3
- 238000000034 method Methods 0.000 description 3
- 229920002120 photoresistant polymer Polymers 0.000 description 3
- 229920005591 polysilicon Polymers 0.000 description 3
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 2
- 238000005253 cladding Methods 0.000 description 2
- 238000004140 cleaning Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 230000005669 field effect Effects 0.000 description 2
- 150000002500 ions Chemical class 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 239000000203 mixture Substances 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 238000003892 spreading Methods 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 230000005260 alpha ray Effects 0.000 description 1
- 238000004380 ashing Methods 0.000 description 1
- 235000019994 cava Nutrition 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 230000005855 radiation Effects 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
- 239000002344 surface layer Substances 0.000 description 1
- 230000005641 tunneling Effects 0.000 description 1
- 238000001947 vapour-phase growth Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66083—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by variation of the electric current supplied or the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. two-terminal devices
- H01L29/66181—Conductor-insulator-semiconductor capacitors, e.g. trench capacitors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
- H01L29/92—Capacitors having potential barriers
- H01L29/94—Metal-insulator-semiconductors, e.g. MOS
- H01L29/945—Trench capacitors
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/038—Making the capacitor or connections thereto the capacitor being in a trench in the substrate
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/038—Making the capacitor or connections thereto the capacitor being in a trench in the substrate
- H10B12/0387—Making the trench
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- General Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Ceramic Engineering (AREA)
- General Engineering & Computer Science (AREA)
- Semiconductor Memories (AREA)
- Element Separation (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
一种半导体装置，包括：半导体层，包含被元件隔离槽分离的多个有源区；电容膜，包含覆盖所述元件隔离槽的侧壁的侧壁覆盖部；和电极膜，层压在所述电容膜上；并且所述半导体层、所述电容膜和所述电极膜形成电容器元件。
Description
技术领域
本发明涉及一种包含电容器元件的半导体装置。
背景技术
在半导体装置的示例中，包含配置在半导体基板上的多个存储单元的半导体装置使用由金属氧化物半导体场效晶体管(MOSFET，Metal-Oxide-Semiconductor Field-Effect Transistor)和电容器形成的存储单元。通过驱动MOSFEF在电容器上执行写、擦除和读取信息(电荷)操作。然而，随着储存单元的小型化，电容器面积的减小会降低每个存储单元的电容。进一步，其会导致在读取存储信息操作中出现错误或由于α射线的辐射等导致对存储信息执行非意图性擦除操作。
发明内容
本发明提供了一种半导体装置的多种实施例，其能在抑制沿半导体层延伸的电容器元件的面积增大的同时，增大电容器元件的电容。
根据本发明的一个实施例，提供了一种半导体装置，包括：半导体层，包含被元件隔离槽分离的多个有源区；电容膜，包含覆盖所述元件隔离槽的侧壁的侧壁覆盖部；和电极膜，层压在所述电容膜上。进一步，在本实施例中，所述半导体层、所述电容膜和所述电极膜形成电容器元件。根据这种结构，半导体层被元件隔离槽分离成为多个有源区，且利用元件隔离槽的侧壁形成电容器元件。特别的是，电容器元件的电容膜具有覆盖元件隔离槽的侧壁的侧壁覆盖部。半导体层和电极膜经由置于其中间的电容膜互相面对，从而形成电容器元件。由于利用元件隔离槽的侧壁配置电容膜，因此不需要显著增大在半导体层上延伸的面积就能增大电容膜的面积，从而增大电容器元件的电容。
根据本发明的实施例，所述电容膜进一步包含覆盖所述有源区的表面的有源区覆盖部。在这种结构中，由于电容膜具有有源区覆盖部和侧壁覆盖部，因此其能进一步增大电容膜的面积，从而增大电容器元件的电容。
根据本发明的实施例，所述半导体装置进一步包括形成在所述有源区(例如，未被电容膜覆盖的区域)的晶体管元件，且所述晶体管元件与所述电容器元件电连接。根据这种结构，在有源区中形成晶体管元件。此外，利用元件隔离槽的侧壁分离用于形成晶体管装置的有源区可以增大电容膜的面积。进一步，通过将晶体管元件和电容器元件相连接，可以形成存储单元。因此，通过驱动晶体管元件能够在电容膜上执行写、擦除和读取信息(电荷)操作。
根据本发明的实施例，多个存储单元形成在所述半导体层上以组成存储单元阵列，且每个存储单元包含所述晶体管元件和所述电容器元件(例如，每个所述这些元件)。根据这种结构，即使为了高度集成以高密度形成多个存储单元，也能利用元件隔离槽的侧壁形成具有大面积的电容膜。因此，能够提供高度集成的且在存储信息方面具有高可靠性的半导体存储装置。
根据本发明的实施例，所述元件隔离槽包含锯齿形边缘，且所述侧壁覆盖部沿所述锯齿形边缘形成在所述侧壁上。根据这种结构，因为元件隔离槽具有锯齿形边缘，所以元件隔离槽的侧壁的面积也随之增大。因此，由于电容膜的侧壁覆盖部可具有大的面积，因此能够进一步增大电容器元件的电容。
根据本发明的实施例，所述有源区包含被所述电容膜的所述有源区覆盖部部分覆盖的矩形部，且凹部形成在所述矩形部的至少一个边缘上，当从所述半导体层的表面通常方向看时，所述凹部在平面图中向内部凹进。根据这种结构，凹部形成在被元件隔离槽分隔的有源区的矩形部的一个边缘上。因此，在凹部的元件隔离槽的边缘是锯齿形。在一个边缘上具有凹部的矩形部被电容膜的有源区覆盖部覆盖，且侧壁覆盖部形成在与具有凹部的边缘相对齐的元件隔离槽的侧壁上。因此，可以增大侧壁覆盖部的面积，从而使电容器元件的电容增大。
根据本发明的实施例，所述有源区包括一对矩形部和连接所述一对矩形部的连接部，且所述电容膜被形成以覆盖包含所述一对矩形部的区域。在这种情况下，晶体管元件可形成在所述有源区的所述连接部中。例如，所述电容器元件可形成在包含所述矩形部和沿所述矩形部形成的所述元件隔离槽的侧壁的区域，且所述晶体管元件经由有源区的半导体层和所述电容器元件电连接。
根据本发明的实施例，所述半导体装置进一步包括嵌入所述元件隔离槽底部的绝缘层，所述绝缘层比所述电容膜厚。根据这种结构，相邻有源区利用置于其间的元件隔离槽通过嵌入到元件隔离槽底部的厚绝缘层可互相电隔离。
附图说明
图1是示出根据本发明的一个实施例的半导体装置的一部分配置的平面图。
图2是示出沿图1的平面切线II-II的半导体装置的一部分配置的剖视图。
图3是示出根据本发明的一个实施例的半导体装置的一部分电结构的电路图。
图4A是示出根据本发明的一个实施例的半导体装置的制造步骤的剖视图。
图4B是示出图4A步骤之后的一个步骤的剖视图。
图4C是示出图4B步骤之后的一个步骤的剖视图。
图4D是示出图4C步骤之后的一个步骤的剖视图。
图4E是示出图4D步骤之后的一个步骤的剖视图。
图4F是示出图4E步骤之后的一个步骤的剖视图。
图4G是示出图4F步骤之后的一个步骤的剖视图。
图4H是示出图4G步骤之后的一个步骤的剖视图。
图4I是示出图4H步骤之后的一个步骤的剖视图。
图5A是示意性地示出在有源区中被电容膜覆盖部分的形状的一个示例的平面图。
图5B是示意性地示出在有源区中被电容膜覆盖部分的形状的另外一个示例的平面图。
图5C是示意性地示出在有源区中被电容膜覆盖部分的形状的另外一个示例的平面图。
图5D是示意性地示出在有源区中被电容膜覆盖部分的形状的另外一个示例的平面图。
图5E是示意性地示出在有源区中被电容膜覆盖部分的形状的另外一个示例的平面图。
具体实施方式
下述，本发明的实施例将参考附图进行详细的说明。图1是示出根据本发明的一个实施例的半导体装置的一部分配置的平面图，且图2是示出沿图1的平面切线II-II的剖视图。半导体装置具有存储单元阵列，所述存储单元阵列包含在半导体基板(半导体层)1上形成的多个存储单元M。如图1所示，沿X方向和与X方向垂直的Y方向按矩阵形式配置多个存储单元M。
每个存储单元M包含晶体管(晶体管元件)T和电容器(电容器元件)C。更具体的是，通过扩散n型杂质形成的n型半导体层(n型井)3在半导体基板1的表面层部分形成。n型半导体层3被元件隔离槽2电分离为多个有源区A。每个元件隔离槽2被形成具有一定厚度，例如，约
每个有源区A包含一对矩形部11和12和连接所述一对矩形部11和12的连接部10，每个矩形部都有电容器，并且每个有源区A在X方向连续地延伸经过一对相邻的存储单元M。在图1所示的半导体基板1中，元件隔离槽2形成在不同于有源区A(每个包含矩形部11和12和连接部10)形成的区域。有源区A的每个矩形部11和12分别具有凹部11a和12a，当从平面图角度来看时，凹部11a和12a在每个矩形部11和12的一边上按矩形形状向内部形成。即，具有凹部11a和12a的矩形部11和12的边缘分别具有锯齿形图案。在本实施例中，在Y方向上一对相邻的矩形部11或一对相邻的矩形部12具有在其边缘处形成的互相面对的凹部11a或12a。连接部10按实质上为直线形式沿X方向形成。多个有源区A沿X和Y方向按矩阵形式形成。
每个矩形部11和12在X方向具有例如约400nm的长度，且在Y方向具有例如约260nm的长度。并且，每个凹部11a和12a在X方向具有例如约140nm的长度，且在Y方向具有例如约140nm的长度。连接部10在Y方向上具有例如约120nm的宽度。两个相邻的矩形部11之间的距离(例如在Y方向上的距离)或在Y方向上两个相邻的矩形部12之间的距离，例如，约140nm。
设置沿Y方向按带状形成的电容膜15以覆盖在X方向上的一对相邻的有源区A中的相邻矩形部11和12。也就是说，电容膜15整体形成以覆盖多对矩形部11和12。电容膜15由例如厚度是的硅氧化膜形成。电容膜15具有覆盖矩形部11的表面和与矩形部11相邻的连接部10的部分表面的有源区覆盖部16。此外，电容膜15具有覆盖元件隔离槽2的侧壁的侧壁覆盖部17。侧壁覆盖部17与有源区覆盖部16接触地连接。由于形成侧壁覆盖部17以覆盖与矩形部11和12的每个边缘对齐的元件隔离槽2的侧壁，因此侧壁覆盖部17在具有凹部11a和12a的锯齿形边缘上有较大的面积。
此外，由导电多晶硅膜(例如，厚度约
)形成的电极膜18沿Y方向按带状形成以覆盖电容膜15。更具体的是，形成电极膜18以实质上覆盖电容膜15的有源区覆盖部16和侧壁覆盖部17的全部面积。在此实施例中，电容膜15和电极膜18相对于X方向按相同图案形成。然而，在图1中，为了理解的方便，在X方向上的电容膜15和电极膜18的末端互相不对齐且用不同形式的线来显示(分别是实线和链双虚线)。电极膜18相对于Y方向具有延伸出电容膜15的部分，且接触位置14配置在电极膜18的延伸部上。
接触位置13实际配置在有源区A的连接部10的中间位置。如图1所示，在接触位置13和每个矩形部11和12之间，形成栅极21或22以在有源区A上方在Y方向上横切连接部10。形成栅极21和22以分别具有接触位置23和24，且横跨在Y方向上与接触位置23和24相邻的一对有源区A以及在Y方向上与此相邻的另外一对有源区A。栅极21和22由例如具有导电性的多晶硅膜形成。
如图2所示，在有源区A(连接部10)中，栅极21和22与n型半导体层3通过分别置于其中间的栅极绝缘膜28和29而相对。栅极绝缘膜28和29由例如厚度约为的硅氧化膜形成。
在栅极21和22两侧的有源区A(连接部10)中，通过注入p型杂质形成源-漏层25。在X方向上配置的一对相邻存储单元M中的两个晶体管T共同使用栅极21和22之间的源-漏层25，且接触位置13配置在共同使用的源-漏层25上。形成内层绝缘膜30(在图1中未显示)以覆盖栅极21和22，且在内层绝缘膜30的接触位置13中形成接触孔31。位线(BL,bit line)(在图1中未显示)通过接触孔31与共同使用的源-漏层25连接。
位线BL通常在沿X方向排列的多个存储单元M的各个晶体管T的一侧上与源-漏层25连接。此外，沿Y方向延伸的字线(未显示)与各个栅极21和22的接触位置23和24连接。字线通常与沿Y方向排列的多个存储单元M的晶体管T的栅极连接。在上述结构中，Y方向可被当作字线方向，且与Y方向垂直的X方向可被当作位线方向。
在栅极21和22的两个侧壁和电极膜18的侧壁上分别形成侧壁绝缘膜26和27。在栅极21和22的两个侧壁的侧壁绝缘膜26下方的半导体基板1中，形成与源-漏层25对齐的低杂质浓度区域25a。上述配置形成轻掺杂漏极(LDD,Lightly Doped Drain)结构。
元件隔离槽2使用浅沟槽隔离(STI,Shallow Trench Isolation)结构形成用于电隔离多个有源区A的元件隔离结构。元件隔离槽2包括底表面2a和从底表面2a的周边缘起向上延伸的侧壁2b。在本实施例中，侧壁2b在倾斜向上的方向上延伸，因此元件隔离槽2在元件隔离槽2的较浅部中具有较大的宽度。侧壁2b被电容膜15的侧壁覆盖部17覆盖。与侧壁2b对齐的有源区A的表面被有源区覆盖部16覆盖。比电容膜15厚的绝缘层19嵌入到元件隔离槽2的底部以覆盖底表面2a。厚的绝缘层19确保两个相邻的有源区A之间的电绝缘。绝缘层19由例如厚度约为
的硅氧化膜形成。
每个晶体管T和关联的电容器C通过n型半导体层3互相电连接。特别的是，在面对电容膜15的源-漏层25的附近的部分n型半导体层3形成电容器C的一个电极，且层压在电容膜15上的电极膜18形成电容器C的另外一个电极。因此，晶体管T和电容器C串联形成存储单元M。
图3是示出根据一个实施例的半导体装置的一部分电结构的电路图。在Y方向上排列的多个存储单元M中的晶体管T的栅极通常分别与字线WL(WL1,WL2,WL3)连接。字线WL和每个栅极在接触位置23和24上连接(见图1)。此外，在X方向上排列的多个存储单元M中的晶体管T的漏极通常分别与位线BL(BL1,BL2)在接触位置13上连接(见图1)。在每个存储单元M中，电容器C与晶体管T串联。电容器C在与晶体管T相对的一侧上与电极膜18连接。电极膜18连续地延伸穿过在Y方向上排列的多个存储单元M中的电容器C。电极膜18可在接触位置14(见图1)与布线(wiring)(未显示)连接。可通过元件隔离槽2和嵌入元件隔离槽2底部的绝缘层19来实现在X方向或Y方向上的两个相邻的电容器C之间的电隔离。根据此结构，存储单元阵列通过按矩阵形式配置在半导体基板1上的存储单元M来形成，每个存储单元M都含有1个晶体管-1个电容器结构。
图4A至4I是依次示出根据一个实施例的半导体装置的制造步骤的剖视图。首先，如图4A所示，元件隔离槽2通过掘进半导体基板1中形成，且绝缘层19嵌入元件隔离槽2中，因此形成STI结构。绝缘层19包括，例如，通过高密度等离子体化学气象沉积(HDP，High Density Plasma Chemical VaporDeposition)方法形成的硅氧化膜，将在随后进行具体的介绍。在元件隔离槽2形成之前，在半导体基板1的表面上形成垫氧化膜(pad oxide film)40，且在垫氧化膜40上形成氮化膜41(例如，氮化硅膜)。然后，在氮化膜41中形成与元件隔离槽2对齐的开口41a。利用氮化膜41作为遮蔽物(mask)通过蚀刻形成元件隔离槽2，且绝缘层19嵌入元件隔离槽2中。在完成绝缘层19的嵌入后，在氮化膜41上形成光刻胶膜42，光刻胶膜42具有用于暴露元件隔离槽2的邻近区域的开口42a。
接着，如图4B所示，通过干干式蚀刻，在元件隔离槽2中的绝缘层19变薄。结果是，在元件隔离槽2的底部形成具有预定厚度的绝缘层19。然后，分别通过灰化和硫酸/双氧水混合(SPM,Sulfuric acid/hydrogen Peroxide Mixture)清洗来进行光刻胶膜42的剥离(peeling)和基板表面的清洗。
接着，如图4C所示，通过热氧化在元件隔离槽2的侧壁2b上形成牺牲氧化膜45。此外，如图4D所示，氮化膜41被剥离，且然后，通过将n型离子注入和散开到半导体基板1上形成n型半导体层(n型井)3。接着，如图4E所示，通过例如氢氟酸蚀刻剥离垫氧化膜40和牺牲氧化膜45。
接着，如图4F所示，通过热氧化过程形成热氧化膜47，热氧化膜47形成栅极绝缘膜28和29以及电容膜15(见图2)。然后，如图4G所示，在热氧化膜47上形成通过掺杂p型杂质具有导电性的多晶硅膜49。然后，如图4H所示，按栅极21和22以及电极膜18的图案对多晶硅膜49进行蚀刻。在这种状态下，利用栅极21和22以及电极膜18作为遮蔽物通过注入离子进行LDD注入。结果是，形成低杂质浓度区域25a。
接着，如图4I所示，利用栅极21和22以及电极膜18作为遮蔽物将热氧化膜47图案化，以分离成为栅极绝缘膜28和29以及电容膜15。进一步，在栅极21和22以及电极膜18的侧壁上，形成侧壁绝缘膜26和27。此外，利用侧壁绝缘膜26和27作为遮蔽物通过将p型杂质离子注入和散开到n型半导体层3中，形成源-漏层25。然后，通过形成内层绝缘膜30等可获得包含图2所示的剖面结构的半导体装置。
如上所述，根据本实施例，通过利用用于分离半导体基板1上的多个有源区A的元件隔离槽2的侧壁形成电容膜15。因此，不需保证用于安放电容膜的额外区域就能增大电容膜15的面积。因此，不必要求电容器C占据的区域显著增加，就能增大电容器C的电容，且可以提供高可靠性的半导体存储装置，其中存储单元M高度集成且每个存储单元M包含足够电容的电容器C。进一步，有源区A在被电容膜15的有源区覆盖部16覆盖的矩形部11和12中包含锯齿形边缘。因此，可以增加有源区A的边缘的长度，从而与所述边缘对齐的元件隔离槽2的侧壁面积也能够变大。这样能够进一步增大电容器C的电容，因此能实现一种更可靠的半导体存储装置。
图5A至5E是示意性地示出在有源区A中被电容膜15的有源区覆盖部16覆盖的部分的变形例的平面图。图5A示出Y方向上一对相邻矩形部12的凹部12b的示例。在本示例中，凹部12b相对于Y方向形成在矩形部12的面向外侧的边缘上。图5B示出在Y方向上一对相邻矩形部12的凹部12c的示例。在本示例中，两个凹部12c相对于Y方向在一对矩形部12的面向内侧的边缘上沿X方向按一定间隔而形成。这样可容许元件隔离槽2的侧壁的更大面积和电容器C的更大电容。图5C示出在Y方向上一对相邻矩形部12的凹部12d的示例。在本示例中，两个凹部12d相对于Y方向在矩形部12的面向外侧的边缘上沿X方向按一定间隔而形成。图5D和5E分别示出了凹部12e和12f的示例，其在沿Y方向配置的矩形部12的边缘上沿X方向凹陷。在图5D所示的结构中在矩形部12的一个边缘上形成一个凹部12e，在图5E所示的结构中在矩形部12的一个边缘上形成两个凹部12f。由于任一结构在矩形部12的一侧上具有锯齿形边缘，因此元件隔离槽2的侧壁面积相应地被增大。因此，能够增大电容膜15的面积，也导致电容器C的电容增大。
即使本发明的一些实施例如上已经进行了描述，但本发明也可用其他实施例来实现。例如，上述实施例示出了在有源区A被电容膜15覆盖的区域具有锯齿形边缘的矩形部的结构。然而，在其他实施例中，被电容膜15覆盖的有源区A可具有与锯齿形边缘不同形状边缘的矩形部。此外，被有源区覆盖部16覆盖的有源区A的形状不必一定是矩形。
进一步，上述实施例示出了包含矩形部11和12的一个锯齿形边缘的示例。或者，上述实施例可使用两个或多个锯齿形图案化的边缘而实现。此外，在上述实施例中，通过矩形凹部形成锯齿形边缘。然而，可通过任一形状，例如，三角形，半圆形，半椭圆形等的凹部形成锯齿形边缘，且也可通过凸形形成锯齿形边缘。
进一步，上述实施例已经示出通过在n型半导体层3上形成p型源-漏层由p型通道MOSFET形成的晶体管T的示例。然而，可通过转换每个层的导电形式由n型通道MOSFET形成晶体管T。此外，在权利要求范围内可进行多种设计变化。
虽然对特定的实施例进行了描述，但这些实施例只是以示例的形式被呈现，且并不意图来限制本发明的范围。实际上，所述的新颖方法和装置可按照多种其他的形式被具体实现，进一步，在不脱离本发明的精神下，所述实施例形式中的多种省略、替换和修改都是可以的。意于覆盖这些形式或修改的附加权利要求和其等同要求都属于本发明的保护范围和精神之内。
Claims (10)
1.一种半导体装置，包括：
半导体层，包含被元件隔离槽分离的多个有源区；
电容膜，包含覆盖所述元件隔离槽的侧壁的侧壁覆盖部；和
电极膜，层压在所述电容膜上，
其中，所述半导体层、所述电容膜和所述电极膜形成所述半导体装置的电容器元件。
2.如权利要求1所述的半导体装置，其特征在于，所述电容膜包含覆盖所述有源区的表面的有源区覆盖部。
3.如权利要求1所述的半导体装置，进一步包括形成在每个所述有源区中的晶体管元件，所述晶体管元件与所述电容器元件电连接。
4.如权利要求3所述的半导体装置，其特征在于，多个存储单元形成在所述半导体层上以组成存储单元阵列，每个存储单元包含所述晶体管元件和所述电容器元件。
5.如权利要求1所述的半导体装置，其特征在于，所述元件隔离槽包含锯齿形边缘，且所述侧壁覆盖部沿所述锯齿形边缘形成在所述侧壁上。
6.如权利要求2所述的半导体装置，其特征在于，所述有源区包含被所述电容膜的所述有源区覆盖部部分覆盖的矩形部，且
其中，凹部形成在所述矩形部的至少一个边缘上，当从所述半导体层的表面上方看时，所述凹部向内部凹进。
7.如权利要求1所述的半导体装置，其特征在于，每个所述有源区包括一对矩形部和连接所述一对矩形部的连接部，且
其中，所述电容膜被形成以覆盖包含所述一对矩形部的区域。
8.如权利要求7所述的半导体装置，其特征在于，晶体管元件形成在所述有源区的所述连接部中。
9.如权利要求8所述的半导体装置，其特征在于，所述电容器元件形成在包含所述矩形部和沿所述矩形部形成的所述元件隔离槽的侧壁的区域，且
其中，所述晶体管元件和所述电容器元件互相电连接。
10.如权利要求1所述的半导体装置，进一步包括嵌入所述元件隔离槽底部的绝缘层，所述绝缘层比所述电容膜厚。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2011164716A JP5758729B2 (ja) | 2011-07-27 | 2011-07-27 | 半導体装置 |
| JP2011-164716 | 2011-07-27 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN102903718A true CN102903718A (zh) | 2013-01-30 |
| CN102903718B CN102903718B (zh) | 2017-07-25 |
Family
ID=47575886
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201210264656.5A Active CN102903718B (zh) | 2011-07-27 | 2012-07-27 | 半导体装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US8698203B2 (zh) |
| JP (1) | JP5758729B2 (zh) |
| CN (1) | CN102903718B (zh) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN111463215A (zh) * | 2019-01-21 | 2020-07-28 | 力晶科技股份有限公司 | 存储器结构及其制造方法 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP7216502B2 (ja) * | 2018-08-29 | 2023-02-01 | ローム株式会社 | 半導体装置 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20040095896A1 (en) * | 2002-11-14 | 2004-05-20 | Chudzik Michael P. | Silicon nitride island formation for increased capacitance |
| CN101207019A (zh) * | 2006-12-18 | 2008-06-25 | 台湾积体电路制造股份有限公司 | 金属-绝缘层-金属电容器及其制造方法 |
| US20100304539A1 (en) * | 2009-06-01 | 2010-12-02 | Fujitsu Semiconductor Limited | Method for manufacturing semiconductor device |
Family Cites Families (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5354710A (en) * | 1988-01-14 | 1994-10-11 | Kabushiki Kaisha Toshiba | Method of manufacturing semiconductor devices using an adsorption enhancement layer |
| JPH0228968A (ja) * | 1988-07-19 | 1990-01-31 | Fujitsu Ltd | 半導体記憶装置及びその製造方法 |
| JP2768719B2 (ja) * | 1988-11-21 | 1998-06-25 | 株式会社日立製作所 | 半導体装置及び半導体記憶装置 |
| JP2861243B2 (ja) * | 1990-04-27 | 1999-02-24 | 日本電気株式会社 | ダイナミック型ランダムアクセスメモリセル |
| JPH05110017A (ja) * | 1991-10-18 | 1993-04-30 | Hitachi Ltd | 半導体装置とその製造方法 |
| JPH06310671A (ja) | 1993-04-26 | 1994-11-04 | Toshiba Corp | 半導体装置 |
| TW365696B (en) * | 1998-02-02 | 1999-08-01 | Vanguard Int Semiconduct Corp | Method of manufacture of DRAM on silicon on insulator (SOI) wafer having 2D trench capacitor insulation |
| TW449885B (en) * | 2000-07-13 | 2001-08-11 | Nanya Technology Corp | Arrangement of DRAM cells with vertical transistors and deep trench capacitors |
| TWI268601B (en) * | 2002-02-14 | 2006-12-11 | Matsushita Electric Ind Co Ltd | Semiconductor device and its manufacturing method increasing the active area of capacitor without increasing the substrate area |
| JP2003309182A (ja) * | 2002-04-17 | 2003-10-31 | Hitachi Ltd | 半導体装置の製造方法及び半導体装置 |
| US6825078B1 (en) * | 2003-05-23 | 2004-11-30 | Taiwan Semiconductor Manufacturing Company | Single poly-Si process for DRAM by deep N well (NW) plate |
| DE102004003084B3 (de) * | 2004-01-21 | 2005-10-06 | Infineon Technologies Ag | Halbleiterspeicherzelle sowie zugehöriges Herstellungsverfahren |
| JP2006049413A (ja) * | 2004-08-02 | 2006-02-16 | Fujitsu Ltd | 半導体装置及びその製造方法 |
| JP4781673B2 (ja) * | 2004-12-28 | 2011-09-28 | ルネサスエレクトロニクス株式会社 | 半導体記憶装置 |
| US20060170044A1 (en) * | 2005-01-31 | 2006-08-03 | Taiwan Semiconductor Manufacturing Co., Ltd. | One-transistor random access memory technology integrated with silicon-on-insulator process |
| JP2007157977A (ja) * | 2005-12-05 | 2007-06-21 | Renesas Technology Corp | 半導体装置およびその製造方法 |
-
2011
- 2011-07-27 JP JP2011164716A patent/JP5758729B2/ja active Active
-
2012
- 2012-07-26 US US13/558,391 patent/US8698203B2/en active Active
- 2012-07-27 CN CN201210264656.5A patent/CN102903718B/zh active Active
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20040095896A1 (en) * | 2002-11-14 | 2004-05-20 | Chudzik Michael P. | Silicon nitride island formation for increased capacitance |
| CN101207019A (zh) * | 2006-12-18 | 2008-06-25 | 台湾积体电路制造股份有限公司 | 金属-绝缘层-金属电容器及其制造方法 |
| US20100304539A1 (en) * | 2009-06-01 | 2010-12-02 | Fujitsu Semiconductor Limited | Method for manufacturing semiconductor device |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN111463215A (zh) * | 2019-01-21 | 2020-07-28 | 力晶科技股份有限公司 | 存储器结构及其制造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US20130026542A1 (en) | 2013-01-31 |
| US8698203B2 (en) | 2014-04-15 |
| JP5758729B2 (ja) | 2015-08-05 |
| CN102903718B (zh) | 2017-07-25 |
| JP2013030562A (ja) | 2013-02-07 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US8039325B2 (en) | Methods of fabricating semiconductor device having capacitorless one-transistor memory cell | |
| JP5191633B2 (ja) | 半導体装置およびその製造方法 | |
| US9219134B2 (en) | Semiconductor device and method of manufacturing the same | |
| US9985039B2 (en) | Semiconductor device and method of manufacturing the same | |
| US7446370B2 (en) | Non-volatile memory | |
| TWI720350B (zh) | 分柵式非揮發性記憶體及其製備方法 | |
| JP2009532907A (ja) | エッチングで作成したナノＦｉｎトランジスタ | |
| JP2008166379A (ja) | 半導体記憶装置及びその製造方法 | |
| JP4405489B2 (ja) | 不揮発性半導体メモリ | |
| JP2004080037A (ja) | Ｅｅｐｒｏｍ及びマスクｒｏｍを具備する半導体装置及びその製造方法 | |
| US20120018797A1 (en) | Nonvolatile memory device, and methods of manufacturing and driving the same | |
| JP2013168576A (ja) | 半導体装置および半導体装置の製造方法 | |
| KR101498170B1 (ko) | 반도체 기억 장치 및 그의 제조 방법 | |
| CN102903718A (zh) | 半导体装置 | |
| US8207560B2 (en) | Nonvolatile semiconductor memory device and method of fabricating the same | |
| JP5014591B2 (ja) | 半導体装置及びその製造方法 | |
| US7157333B1 (en) | Non-volatile memory and fabricating method thereof | |
| US9825045B2 (en) | Nonvolatile memory device | |
| TWI517365B (zh) | 記憶體元件及其製造方法 | |
| JPH08186183A (ja) | 不揮発性半導体メモリ装置およびその製造方法 | |
| KR20080035909A (ko) | 비휘발성 메모리 소자 및 그 형성방법 | |
| KR100771418B1 (ko) | 자기 정렬형 플래시 메모리 셀의 제조 방법 | |
| US20110175155A1 (en) | Nonvolatile semiconductor memory device | |
| CN113675201B (zh) | 半导体存储装置及其形成方法 | |
| US20090140324A1 (en) | Method of manufacturing flash memory device |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |