JPH05110017A

JPH05110017A - 半導体装置とその製造方法

Info

Publication number: JPH05110017A
Application number: JP3270711A
Authority: JP
Inventors: Shinichiro Kimura; 紳一郎木村; Takeshi Sakata; 健阪田; Kiyoo Ito; 清男伊藤
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1991-10-18
Filing date: 1991-10-18
Publication date: 1993-04-30
Also published as: US5380674A; KR930009089A

Abstract

(57)【要約】（修正有）【目的】溝型容量のメモリセルにおいてトレンチキャパ
シタを対称構造にすることで、その構造および製造工程
を単純にする。また、これによって電荷転送型の半導体
記憶装置の構成を可能にし、セル面積の縮小化を図る。【構成】電界効果トランジスタのゲート電極３を酸化膜
４と窒化膜１２で被い、そのゲート電極３と素子分離酸
化膜を用いて、基板１にトレンチ７を掘る。さらに、ト
レンチの側壁を被う酸化膜８を堆積し、ゲート電極３の
高さを利用した自己整合プロセスでトレンチ側壁酸化膜
８の壁を作る。次にゲート電極側壁の窒化膜のみを除去
し、そこにできた隙間を利用して、自己整合的にトラン
ジスタの拡散層５とキャパシタの電極９を接続する。さ
らに、ほとんど同じプロセスで周辺トランジスタを作
る。【効果】トレンチキャパシタの製造工程が簡略化され
る。さらに、メモリセルの面積を縮小できる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、微細化および製造工程
の単純化が可能な半導体記憶装置に関する。特に高集積
化に好適なダイナミックランダムアクセスメモリで、ト
レンチキャパシタ（溝型容量）を有するメモリセルに関
する。

【０００２】

【従来の技術】ダイナミックランダムアクセスメモリは
３年で４倍という集積度の向上を実現してきており、す
でに４メガビットの量産体制が整い、１６メガビットの
量産に向けた開発が進行している状況にある。この高集
積化は、素子寸法を小さくすることで達成されてきた
が、微細化に伴う蓄積容量の減少により、信号対雑音比
の低下やアルファー線の入射による信号反転等の弊害が
顕在化し、信頼性の維持が困難になってきている。そこ
で現在では、蓄積容量を増加させることのできるメモリ
セルとして、蓄積容量の一部をスイッチ用トランジスタ
や素子分離用酸化膜の上に積み上げた積層容量型セルや
基板に深い孔を掘りその側壁に電荷蓄積用キャパシタを
形成したトレンチ型セルが、４メガビット以降のセルの
主流になっている。

【０００３】これらの上下に立体化したセルと自己整合
プロセスを駆使して、１６メガビットや６４メガビット
の試作が試みられている。しかし、メモリセル面積をこ
れまでのトレンドに沿って小さくしなければならないと
すると、セル面積は２５６メガビットでは約０．５平方
ミクロンに、また、１ギガビットでは約０．１５平方ミ
クロンにもなり、上記の立体型キャパシタセルを用いて
も十分な蓄積容量のみならず、セル面積を縮小すること
も困難な状況にある。

【０００４】メモリセルは、電荷を蓄積するためのキャ
パシタと、それに電荷を供給するためのビット線と、電
荷の流れを制御するためのワード線を最小単位として構
成されている。このため、他の半導体記憶装置と比較し
て、非常に小さなメモリセルを作ることが可能である。

【０００５】図５は、従来のトレンチ型キャパシタを有
する半導体記憶装置の断面図を示したものである。この
構造のトレンチキャパシタセルは、特開昭６３−１３６
５５９号公報に詳述されている。電荷蓄積キャパシタを
構成する電極は、スイッチ用トランジスタの拡散層と接
触する電荷蓄積電極とそれに対向する対向電極から構成
されているが、上記公報の構造の特徴は対向電極である
プレート（１６）が基板内に自己整合的に形成されてい
る点である。すなわち、トレンチの内壁を被う酸化膜
（８）の底の部分を選択的に除去し、トレンチ内部のプ
レートである多結晶シリコンを堆積して所望の形状に加
工した後、この多結晶シリコンを通して基板とは導電型
の異なる不純物を拡散させるという点である。基板内で
トレンチは密集しているために、通常の９００度程度の
熱処理によって不純物拡散層は互いに繋がり、網目状の
プレートを形成する。

【０００６】しかし、この構造を実現するために、ま
ず、トレンチ底の酸化膜を除去したり、トレンチ内部の
多結晶シリコン（９）を、図５に示したように掘り下げ
たり、スイッチ用トランジスタの拡散層（５）とトレン
チ内部を埋める多結晶シリコン（１１）をつなげるため
に、酸化膜（８）の側壁の一部のみを除去したりするな
どの複雑な工程を必要とする。また、基板の中に接合が
できるため、プレートと基板間のリーク電流の懸念もあ
る。このように、図５に示したトレンチ型の半導体記憶
装置は、その製造工程の複雑さゆえに、必ずしも、微細
化に適した構造ではない。

【０００７】ここで、１は半導体基板、２はスイッチ用
トランジスタのゲート酸化膜、３はスイッチ用トランジ
スタのゲート電極、４は酸化膜、５は拡散層、６はスイ
ッチ用トランジスタの側壁酸化膜、７はトレンチ、８は
トレンチ側壁酸化膜、９はトレンチ内部のプレート電
極、１０はキャパシタ絶縁膜、１１はスイッチ用トラン
ジスタの拡散層に接触しているキャパシタの蓄積電極、
１３は層間絶縁膜、１４はビット線、１８は基板表面
で、拡散層とトレンチ内部の多結晶シリコンを接続する
ための多結晶シリコン、１９はビット線と拡散層の接続
を介するための多結晶シリコンである。

【０００８】

【発明が解決しようとする課題】上述の構造の最大の問
題点は、トレンチの内部を埋める多結晶シリコン（１
１）と、スイッチ用トランジスタの拡散層を電気的に接
続しなければならないという点に起因している。このた
め、まず第１に、トレンチの側壁を被う酸化膜（８）の
上部の一部のみを除去しなければならない。この際、素
子分離酸化膜（１５）に接しているトレンチ酸化膜
（８）の上部は保護しなければならないので、マスクパ
ターンが必要である。この結果、スイッチ用トランジス
タのゲート電極（３）とトレンチ（７）の間には合わせ
余裕が必要である。また、トレンチ酸化膜（８）が除去
された部分を通して、多結晶シリコン（１１）から不純
物が基板内に拡散するため、これが、スイッチ用トラン
ジスタの特性に悪影響を及ぼさないようにするために
も、ゲート電極とトレンチの距離の余裕を考慮しなけれ
ばならない。

【０００９】このような問題のために、図５に示したト
レンチセルをさらに微細化してゆくのは困難である。

【００１０】このトレンチセルに限らず、ダイナッミラ
ンダムアクセスメモリは構造的に最小の面積でセルを構
成できるとはいえ、このような合わせ余裕やビット線と
拡散層との接続部分、また図５に示したようないわゆる
折り返し型データ線構成のセルにおける素子分離酸化膜
（１５）上でのワード線配置などによって、メモリセル
面積の縮小が制限される。

【００１１】

【課題を解決するための手段】これらの問題点を解決す
るためのセル構造が、図１に示した本発明の第１の実施
例による半導体記憶装置である。本構造の特徴は、トレ
ンチキャパシタが、完全に対称に作られている点であ
る。これは、従来のダイナミックランダムアクセスメモ
リと異なり、ビット線（１４）に近いキャパシタから、
スイッチ用トランジスタを介して電荷を順次転送してゆ
き、ビット線から最も奥に配置されたキャパシタから電
荷を蓄えてゆく方式であるからである。この方式は、ア
イ・エス・エス・シー・シー、１９９１のＴＡＭ６．２
（TAM6.2,ISSCC 1991）に詳述されているが、多数のキ
ャパシタを接続することによって、ビット線（１４）と
拡散層の接続部分を減らせることができるために、接続
させるキャパシタの数に応じてセル面積が小さくなると
いう特徴がある。また、スイッチ用トランジスタの拡散
層と電気的に接触しているトレンチ内多結晶シリコン
（９）は、図５の記憶装置とは異なり隣接する２つのト
ランジスタの拡散層と接触しているので、この接触部を
形成するために特別のマスクパターンを必要としない。
また、後の実施例で詳細に述べるように、トレンチの側
壁酸化膜（８）を基板表面から突出させることによっ
て、トレンチ内多結晶シリコン（９）と拡散層との接続
が最小面積でかつ自己整合的に行われる。また、側壁酸
化膜（８）が突出していない場合でも、同様に少ない面
積で自己整合で電気的な接続が行われるのは言うまでも
ない。しかしこの場合、特に側壁酸化膜（８）が基板表
面より内部に位置するようになると、拡散層の面積が増
加することになる。拡散層の面積増加は、リーク電流の
増加、ソフトエラー耐性の劣化等、特性劣化の原因とな
るので好ましくないが、本発明の構造上の特性を損なう
ものではない。また、同図に示したように、キャパシタ
の一方の電極となる多結晶シリコン（１１）は、ワード
線に沿って、ワード線と並行な方向に分離されている。
この多結晶シリコンの分離も、ワード線の高さ利用し
て、自己整合的に行われる。このワード線の分離が自己
整合的に行えるのが、ワード線の上にも蓄積容量部が配
置される、積層容量型セルを用いた場合との大きな違い
である。

【００１２】

【作用】このような構造にすることで、ビット線と拡散
層のコンタクト部分領域数が、接続するキャパシタの数
に応じて小さくなってゆくために、セル面積の縮小がで
きる。例えば、４個のキャパシタを接続することで、従
来の折り返し型データ線構成のセルに比べてそのセル面
積を約６０％に減少させることができる。また上述した
ように、トレンチ内の多結晶シリコン（９）はキャパシ
タの左右の拡散層と接触しているので、この接続を自己
整合的に行える。これは図５に示した従来構造のトレン
チセルと異なり、側壁酸化膜（８）の一部だけを露出さ
せる工程がないからである。このため、キャパシタをは
さむ２つのワード線を利用して自己整合的に電気的な接
続が行える。また、この際トレンチ側壁酸化膜（８）
で、基板上に突出した部分とゲート電極の側壁酸化膜
（６）が作る狭い間隙を通してのみその接続が行われる
ために、拡散層の面積を小さくすることができる。これ
は、リーク電流の低減やソフトエラー耐性の向上など性
能の改善に効果的である。図１ではワード線に沿ってプ
レート電極（１１）を分離してあるが、これによって、
幾つかのキャパシタを単位にしてプレートの電位を変化
させることが可能となる。この方式では、消費電力の低
減、ビット線駆動能力の増加によるノイズ耐性の向上、
などが期待される。尚、この図ではワード線（３）とプ
レート電極（１１）の上に窒化膜（１２）を堆積してあ
るが、これは後述するようにビット線のコンタクトを自
己整合で開口するためのものであり、層間絶縁膜（１
３）の加工をこの窒化膜で止め、ビット線のコンタクト
孔よりも狭いワード線の間隙に、コンタクトを開口す
る。

【００１３】図２は、本発明の第２の実施例による半導
体記憶装置の断面図を示したものである。本構造は図１
の第１の実施例と本質的に同じであり、ただプレート電
極（１１）がワード線に沿って分離されておらず、幾つ
かのキャパシタを共通に被っている点が異なる。この構
造は、まさに上述したキャパシタを連続的に接続したメ
モリセルを示している。ビット線（１４）コンタクトに
近いワード線から順に駆動して電荷をキャパシタ間で転
送させる。前述したように、この構造によって接続する
キャパシタの数にも依存するが、ビット線コンタクトを
複数のキャパシタで共有できるようになるため、その分
だけセル面積が小さくなる。

【００１４】図３は、従来の折り返し型データ線構成の
セルに本構造のメモリセルを適用した例を示した。折り
返し型データ線構成のセルでは、素子分離酸化膜（１
５）上にワード線が配置される。このため、図１、図２
に示した実施例と異なり、トレンチ内多結晶シリコン
（９）の一方は素子分離酸化膜上にあり、基板の拡散層
とは接触していない。しかし、この構造でも本発明の対
称構造トレンチキャパシタを作ることは可能である。ま
た、プレート電極は（１１）は複数個のキャパシタを被
っており、図１に示した構造と異なり自己整合的にキャ
パシタを分離することはできない。これは、折り返し型
データ線方式の特徴としてキャパシタが交互に配置され
るためである。

【００１５】図４は、本構造の対称キャパシタとスイッ
チ用トランジスタを単に連続的に配列した構造になって
いる。この構造ではゲート電極群（３）とプレート電極
群（１１）の接合方式、および、それらに電位を与える
際の位相を変えることでキャパシタに蓄えられる電荷を
転送することができる。

【００１６】これは、バケツリレー型素子と呼ばれるも
ので、一本のワード線とそれに隣接するプレートの一本
を電気的に接続して、１本おきに位相の異なる電位を与
えると電荷を転送することができる。この例の発展形と
して特公昭５７−８５５６に詳述されているように、多
相クロック方式にすることで転送スピードの向上、高速
動作などが可能になる。このように、本発明の対称キャ
パシタとトランジスタを組み合わせることによって電荷
転送型の半導体記憶装置が構成できる。しかも、この構
造は最も単純な構造となっているために、同じ設計ルー
ルで比較すると従来型の折り返し型データ線構成のセル
に比べてセル面積を約半分にすることが可能である。ま
たこの構造の別の特徴として、ビット線が不要になる点
を挙げることができる。従来型のダイナミックランダム
アクセスメモリでは、蓄積キャパシタに蓄えた電荷だけ
で比較的容量の大きなビット線を駆動しなければならな
い。このため、正常な動作を行わせるためにはビット線
の容量と蓄積容量の比は、メモリの集積度に依らずある
値を保たなければならない。これに対して、この電荷転
送型の記憶装置では最終段に転送された電荷を用いて、
スイッチ用トランジスタを駆動し、これを通して電源よ
り入力段に電荷を供給することができる。トランジスタ
の駆動に必要な電荷はビット線を駆動するのに必要な電
荷に比べて非常に少ないので、電荷蓄積キャパシタの容
量を従来のメモリセルに比べて小さくすることができ
る。これはトレンチをあまり深くする必要がないこと示
しており、メモリセルを作りやすくなることは明らかで
ある。また従来のセルと同程度のトレンチを掘る場合に
は１ビットに必要な電荷量が小さくできるので、１個の
キャパシタに複数の情報を蓄える、いわゆる、多値化が
できる。

【００１７】図６は、本発明の第１の実施例の半導体記
憶装置の平面図を示したものである。２１は素子間分離
領域を形成するためのパターンであり、窒化膜をこのパ
ターンに加工して基板を酸化雰囲気に置くと、窒化膜で
被われていない領域にのみ酸化膜が成長し、素子間分離
酸化膜ができる。その後、選択酸化のマスクとなった窒
化膜を除去すると、スイッチ用トランジスタのチャネル
領域となる基板が露出する。この基板上にトランジスタ
のゲート酸化膜を成長させ、ゲート電極パターン（３）
を用いてゲート電極を加工する。このように、素子分離
領域とワード電極は交差する配列となる。トレンチキャ
パシタ作成方法は後述するが、この素子分離酸化膜とワ
ード電極をマスクにして自己整合的に基板を掘ることで
作る。このため、トレンチ加工に特別のマスクは必要な
い。また、ワード線に沿ってプレート電極を分離するの
も自己整合で行うためにマスクは必要ない。しかし、ビ
ット線コンタクト（２３）が形成される領域には自己整
合に伴う堆積膜が残るために、これを選択的に除去する
マスク（２２）が必要である。また、ワード電極の終端
部でも同様のことが起こるので、別のマスクが必要なの
は言うまでもない。図７は、図６とほとんど同じである
が、プレート電極を自己整合で分離せず、マスク（２
４）を使用する。これによって、図２に示した第２の実
施例による半導体記憶装置ができる。

【００１８】図８には、従来の折り返し型データ線構成
のセルに本構造の対称トレンチセルを適用したときの平
面図を示した。図に示したように、素子分離領域パター
ン（２１）がずらして配置されており、このためにメモ
リセル面積は上記２つの場合に比べて大きくなってい
る。また、ビット線コンタクト（２３）は２つのセルに
１個設けなければならないため、図のようにプレート電
極パターン（２４）に窓のある構造となっている。

【００１９】図９は、図４で示した電荷転送型の記憶装
置の主要部分のみを示したものである。素子分離領域と
ワード電極（３）は直交している。ここにできるトラン
ジスタに接続されるキャパシタは完全に自己整合で作ら
れるために、このように記憶装置の主要部分だけを見る
とわずかなマスクだけで良い。しかし、電荷の入力部や
出力部やワード電極端では、様々な接続を行うためのマ
スクや自己整合に伴う堆積膜を除去するためにマスクが
必要であるのは言うまでもない。

【００２０】

【実施例】本発明の実施例を図１０以降を用いて説明す
る。なお、第１の実施例から第４の実施例までは本質的
な構造は同じであるので第１の実施例を中心に説明し、
他の実施例との相違点は特徴的な部分のみを説明するこ
とにする。

【００２１】まず、図１０に示したように半導体基板
（１）上にゲート酸化膜（２）を公知の熱酸化法で成長
させる。具体的には、８５０度の温度、酸素と水蒸気を
含む雰囲気中で約５ｎｍの酸化膜を成長させる。この図
には示していないが、この前に基板の不純物分布の設
定、素子分離酸化膜の成長などの工程を行うのは言うま
でもない。その後ゲート電極（３）の形成を行うが、そ
の際ゲート電極上の酸化膜（４）をマスクにしてゲート
電極を加工し、更にその側壁のみを側壁酸化膜（６）で
被う。この側壁酸化膜の形成は、公知の異方性ドライエ
ッチッング法を用いることで実現できる。また、側壁酸
化膜の形成前に基板とは導電型の異なる拡散層（５）を
形成しておく。ここで、ゲート電極にはｎ型の不純物を
含む多結晶シリコンを用いる。また、ゲート電極上の酸
化膜（４）の厚さは２５０ｎｍ程度、側壁酸化膜の膜厚
は５０ｎｍ程度である。その後、さらに窒化膜（２５）
を公知の気層成長法で堆積して、これに上記の異方性エ
ッチッングを行うと側壁酸化膜（６）の外側に窒化膜
（２５）による側壁膜が形成される。窒化膜の膜厚は５
０ｎｍ程度に設定する。

【００２２】次に、図１１に示したようにこの側壁酸化
膜（６）、窒化膜（２５）、およびゲート電極上を被う
酸化膜（４）、及び同図には示されていないが素子分離
酸化膜をマスクにして、半導体基板にトレンチキャパシ
タを形成するトレンチを掘る。このトレンチの加工には
基板の温度を液体窒素温度に保持する低温ドライエッチ
ッング法を用いた。このドライエッチッングを用いると
エッチングガスと側壁の反応が抑えられるために寸法の
変化を抑制することができる。また、本質的にマスク材
料との選択性を向上させることが可能である。本実施例
では、約２ミクロンのトレンチを掘った。トレンチの開
口部は、０．３ミクロンに設計してある。低温エッチッ
ング法でマスク材との選択比を向上させることができる
が、それでも絶縁膜はある程度削られる。そこで、その
膜厚はこの削れの程度および後の自己整合プロセスに耐
えられるように予め設定しておかなければならない。

【００２３】トレンチ内に残る汚染や損傷層等を洗浄や
酸化等の処理で除去したのち、図１２に示したようにト
レンチの内壁を被う酸化膜（８）を気層成長法で堆積さ
せる。膜厚は２０ｎｍであるが、公知の低圧気層成長法
を用いればこのように狭いトレンチ内壁にも均一に酸化
膜を堆積させることが可能である。

【００２４】次に、図１３に示したように基板全体にレ
ジストに代表される有機膜（２６）をスピンコート法で
塗布し、その後その有機膜を全面エッチングしてワード
線を被う酸化膜を露出させる。全面エッチングには酸素
プラズマによるドライエッチ法を用いた。これによっ
て、図１２の工程で堆積した酸化膜（８）の一部が露出
する。この際同図中にも示したように、ビット線コンタ
クトが形成される隣接するワード線領域にも、有機膜が
残ってしまう。

【００２５】さらに、図１３の工程で露出した酸化膜を
除去するドライエッチングを行うと、図１４に示したよ
うに、ワード線上の酸化膜及び側壁窒化膜（２５）の一
部が露出する。そして、トレンチ内壁を被う酸化膜
（８）のうち基板表面に露出した部分が残る。この際、
前述したようにビット線コンタクトが形成される領域に
も酸化膜が残る。この部分のみは後の工程で除去しなけ
ればならない。この実施例では、側壁酸化膜（８）は基
板表面に突出するようになっているが、突出していなく
ても、ワード線側壁の窒化膜（２５）があることで、ワ
ード線とトレンチとの間に窒化膜（２５）の膜厚に相当
する距離を保つことができる。これによって、後述する
自己整合による拡散層とキャパシタの一方の電極の接続
が側壁酸化膜（８）を突出させた場合と同じように行え
る。しかしその結果、拡散層の領域が広がり、リーク電
流の増加やソフトエラー耐性の劣化などの原因となる。

【００２６】次に、トレンチ内に有機膜（２６）を詰め
たまま側壁窒化膜のみを選択的に除去する。このエッチ
ングには比較的等方的な条件のドライエッチングを行っ
た。その際、前述しているようにビット線コンタクトが
形成される領域には酸化膜が残ってしまうので、トレン
チ内を有機膜で埋めたまま再びレジスト膜を塗布し、こ
のビット線コンタクト部のみを露出させ、酸化膜を選択
的に除去する。このように、ワード線間隔の狭いところ
はこのビット線コンタクト部以外にも多数存在するの
で、トレンチ部分のみを被うマスクを用意しておく必要
がある。この処理が終了後トレンチを埋めているレジス
ト膜を酸素プラズマ中で除去すると、図１５のようにな
る。。

【００２７】次にトレンチ内部を洗浄した後、図１６に
示したように基板全面に不純物を含む多結晶シリコンを
２０ｎｍ程度堆積させる。不純物としては燐を含んでい
る。これは基板にボロンを含むｐ型の半導体を使用して
いるからであり、基板がｎ型の場合にはボロンを含む多
結晶シリコンを用いる。多結晶シリコンも、低圧気層成
長法を用いることで、このような狭い領域にも均一に堆
積させることが可能である。またこの時、ワード電極の
側壁酸化膜とトレンチ内壁酸化膜の突出部分が作る間隙
にも多結晶シリコンが入り込み、多結晶シリコンが拡散
層と自己整合的に接続される。さらに、基板に有機膜を
塗布して全面エッチングを行い、ワード線上の多結晶シ
リコン膜を露出させる。そして、露出した部分のみを選
択的に除去すると、ワード線に沿って多結晶シリコンが
自己整合的に分離される。

【００２８】この際にもビット線コンタクト部に多結晶
シリコンが残るために、図１７に示したようにこの部分
のみを開口するレジストマスクを用意してこの多結晶シ
リコンを除去する。この際多結晶シリコンは半導体基板
に直接接触しているので、エッチングに際して基板を削
る可能性があるので注意を要する。

【００２９】次に、図１８に示したように基板全面にレ
ジストマスクを塗布する。この目的は、後述するように
ワード線に垂直な方向にトレンチを埋めている多結晶シ
リコン膜を分離するためである。

【００３０】さらに、トレンチ内部を埋めている多結晶
シリコン（９）の内部を洗浄して埋め込んでいた有機膜
による汚染を除去し、キャパシタ絶縁膜（１０）を形成
する。このために、まず薄い窒化膜を堆積する。窒化膜
にはピンホール等の欠陥が存在するので、この表面を酸
化すると窒化膜の表面のみが酸化されるばかりでなく、
欠陥を通して多結晶シリコンが酸化される。そのために
欠陥が修復されて、信頼性の高いキャパシタ絶縁膜が形
成できる。本実施例では、酸化膜換算で４ｎｍの酸化膜
を成長させる。これで、蓄積容量は約２０フェムトファ
ラッドになる。そしてプレート電極となる、不純物を含
む多結晶シリコン（１１）を堆積して、トレンチ内部を
埋める。更に、図１９に示したようにビット線コンタク
ト部が開口する領域のプレート電極をマスクを用いて選
択的に除去する。この際、基板表面にはキャパシタ絶縁
膜が存在しているので、プレート電極の加工はこのキャ
パシタ絶縁膜がストッパとなる。またこの図には示され
ていないが、プレート電極を自己整合的に分離すると、
メモリセル以外にも多結晶シリコンが残る。これを除く
ためのマスクが必要なのは言うまでもない。

【００３１】最後に、全面を５０ｎｍ程度の窒化膜（１
２）で被い、更に層間の酸化膜（１３）を公知の気層成
長法で堆積させる。本記憶装置は平坦なので、層間酸化
膜の形成後に特別の平坦化処理を行う必要はない。そし
て、図２０に示したようにビット線コンタクト孔を開口
して、ビット線（１４）を形成する。本実施例ではタン
グステンを使用した。タングステンは気層成長法で堆積
させることが可能であり、微細なコンタクト孔を埋める
ことができる。この後ワード線の抵抗を下げるための裏
打ち配線等を行うが、説明を簡単にするために省略して
ある。

【００３２】第２、第３、第４の実施例に関しても、本
質的なプロセスは同じであり、例えば第２の実施例で
は、プレート電極の加工にマスクを用い、また第３の実
施例では、単に素子分離領域とワード線の配置が異なる
だけであり、また第４の実施例では、まったくプロセス
的に変わるところはない。

【００３３】ところで、本発明では様々なところに自己
整合プロセスを用いているために、場所によっては堆積
した膜が残る可能性がある。たとえば、電荷蓄積キャパ
シタの一方の電極となる多結晶シリコンの分離に関し
て、ワード線に並行な方向に関しては、ワード線の高さ
を利用して自己整合的に分離できるが、ワード線に交差
する方向にはマスクを使って分離しなければならない。
これを、図２１以下を用いて説明する。

【００３４】図２１では、半導体基板（１）に素子間分
離酸化膜（１５）を成長させた後のワード線に並行な方
向の断面で示した。本実施例では、酸化膜の横方向成長
が少ない酸化膜成長方法を採用した。酸化膜の厚さは約
３５０ｎｍである。

【００３５】次に、図１１に示したようにワード電極等
を形成しこれをマスクにシリコン基板をエッチングする
と、ワード線に並行な方向では図２２に示したように、
素子間分離酸化膜（１５）がマスクとなっている。さら
に図２３のように、トレンチの側壁を被う酸化膜を堆積
する。膜厚等は前述した通りである。次に図１３のよう
に、トレンチ内部をレジスト（２６）で埋めてトレンチ
側壁酸化膜（７）の表面部分だけを露出させるために全
面エッチングを行うと、図２４のようにワード線に並行
な断面ではレジスト（２６）はトレンチ側壁酸化膜の全
面を被っており、このため酸化膜はエッチングされな
い。次にトレンチ内部に多結晶シリコン膜（９）を堆積
させると、図２５のようになる。さらに図２６のよう
に、トレンチ内部を有機膜（２６）で埋め戻す。この状
態はワード線に垂直な断面では図１６に対応する。そし
て、この多結晶シリコンを分離するために図２７に示し
たように、レジスト（２６）を塗布し、多結晶シリコン
の加工を行う。このように、ワード線に並行な方向には
自己整合的に分離されるが、ワード線に垂直方向の分離
にはマスクが必要となる。さらに図２８に示したよう
に、キャパシタ絶縁膜（１０）の成長、プレート電極
（１１）の堆積、およびその自己整合分離を行うが、こ
の断面方向ではプレート電極は分離されない。最後に、
窒化膜（１２）、層間酸化膜（１３）の形成を行い、ビ
ット線（１４）の形成で終了する。

【００３６】以上説明してきた対称型のキャパシタは、
トランジスタの拡散層に接触している一方の電極をその
ままトランジスタの拡散層に適用できることを考える
と、ほとんど同じプロセスを用いて、周辺回路のトラン
ジスタを作ることができる。これを図３０以降を用いて
説明する。堆積する膜の膜厚や形成方法は前述した通り
なので、以下の説明では省略する。

【００３７】まず図３０に示したように、素子間分離酸
化膜（１５）を成長させる。さらに、ゲート酸化膜
（２）の成長を行い、図３１の構造を得る。この前に、
トランジスタの閾電圧の調整やパンチスルー防止のため
のイオン打ち込みを行うが、ここでは省略している。次
に図３２に示したように、不純物を含む多結晶シリコン
（３）を堆積し、さらに酸化膜（４）の堆積を行い、こ
れをマスクにしてゲート電極となる多結晶シリコンを加
工する。そして、このゲート電極をマスクにして基板と
は導電型の異なる不純物を打ち込むと、拡散層（５）が
できる。この実施例では、砒素を打ち込む。そしてさら
に、酸化膜（６）を堆積して異方性エッチングを行う
と、ゲート電極の側壁に側壁酸化膜（６）が形成され
る。さらに、同じように、図３４に示したように、側壁
窒化膜（２５）を形成する。この後、メモリセル部では
トレンチの形成を行うが、周辺トランジスタでは拡散層
が掘られないようにレジストマスクで被っている必要が
ある。次に、トレンチの側壁を被う酸化膜（８）を堆積
すると、ワード電極および素子間分離酸化膜上にも酸化
膜が堆積する（図３５）。この上に有機膜（２６）を塗
布して、全面エッチングを行いワード電極上の酸化膜を
露出させ、この酸化膜を選択的に除去して、図３６の構
造にする。さらに図３７のように、側壁窒化膜（２５）
を除去して、レジストを除去する。この結果、ワード電
極の側壁酸化膜（６）と基板上に突出した酸化膜（８）
との間に間隙ができ、両者にはさまれた領域の基板が露
出する。次に、キャパシタの一方の電極となる多結晶シ
リコン（９）を堆積させると、前述したように、多結晶
シリコンがその間隙を埋めて基板と接触する。さらに、
有機膜（２６）を塗布して全面エッチングを行い、ワー
ド電極上の多結晶シリコンを露出させる。そして、この
部分の多結晶シリコンを除去する（図３９）。次に図４
０に示したように、レジストマスク（２６）により、ワ
ード電極の左右の多結晶シリコンに分離する。この工程
は、トレンチキャパシタの作成において多結晶シリコン
を分離する工程と同じである。この工程後、トレンチキ
ャパシタではキャパシタ絶縁膜（１０）の形成及びプレ
ート電極の形成を行うが、周辺トランジスタでは、プレ
ート電極があると拡散層へのコンタクトが取れなくな
る。このため、プレート電極の除去を行うが、多結晶シ
リコンと酸化膜の選択比は非常に高いので、５ｎｍ程度
のキャパシタ絶縁膜で多結晶シリコンの加工を止めるこ
とができる。その結果、図４１に示した構造になる。こ
の上に窒化膜（１２）及び層間酸化膜（１３）を形成し
てコンタクトを開口する。そして、最後に配線層（１
４）の形成を行う。

【００３８】図４４はこれまで説明してきた周辺回路ト
ランジスタとほとんど同じ構造であるが、トレンチを掘
る際に拡散層部分を素子間分離酸化膜の厚さよりは浅く
掘ってある。これによって、基板内にできる拡散層の面
積を小さくすることができ、拡散層容量の減少に効果的
である。

【００３９】図４５は、この周辺回路トランジスタの平
面図を示したものである。従来の構造とほとんど変わる
ところはなく、さらに、拡散層を多結晶シリコンを使っ
て素子間分離酸化膜領域に引き上げることができるの
で、コンタクト（２９）と素子分離領域（２７）の間隔
を従来構造より小さくすることができる。これは、拡散
層容量の低減に効果的である。なおこの図で２８はゲー
ト電極パターン、３０は配線パターンである。

【００４０】トレンチキャパシタの形成工程の際にも述
べたが、このように自己整合を多用すると、堆積膜が残
る可能性がある。これを除去するためにはマスクが必要
となる。周辺回路トランジスタでも、拡散層の一部であ
る多結晶シリコンを分離するために、マスクが必要であ
る。これを、図４６以降の平面で見た作成工程図を基に
説明する。

【００４１】図４６は、素子間分離酸化膜を成長させる
ためのパターンである。このパターンを用いて基板上の
窒化膜を加工して酸化を行うと、このパターンに囲まれ
た領域には素子分離酸化膜は成長しない。ゲート酸化膜
を成長した後に、２８のパターンを用いてゲート電極を
加工する。そして図４７にあるように、ゲート電極の周
辺に側壁酸化膜（６）を、さらには、側壁窒化膜（２
５）を形成する（図４８）。さらに図４９に示したよう
に、トレンチキャパシタの側壁を被う酸化膜（７）を堆
積する。そして図５０のように側壁窒化膜のみを選択的
に除去すると、ゲート電極の側壁酸化膜（６）とトレン
チ側壁酸化膜（７）の間に間隙ができる。この上に多結
晶シリコン（９）を堆積して、レジストの全面エッチン
グを用いてゲート電極上の多結晶シリコン（９）を選択
的に除去する（図５１）。さらに、マスクを用いて、図
５２に示したようにゲート電極の両側の多結晶シリコン
を分離する。多結晶シリコンは間隙を埋めており、ゲー
ト電極の両側の拡散層はつながっている。これを分離す
るために、マスクで被われていない隙間の中の多結晶シ
リコンを完全に除去しなければならない。この際、除去
される領域の多結晶シリコンは下地は素子分離酸化膜で
あるので、長時間のエッチングを行っても基板が削れる
心配はない。さらに、図５３のように拡散層領域および
ゲート電極にコンタクトを開口し、図５４のように配線
の形成を行って、周辺回路トランジスタを完成させる。

【００４２】以上の説明では、簡単のために、ひとつの
導電型のトランジスタの場合のみを説明してきたが、導
電型の異なるトランジスタが混在する相補型トランジス
タの場合についても、同様のプロセスが採用できるのは
言うまでもない。

【００４３】

【発明の効果】本発明を用いることで、トレンチキャパ
シタの作成が従来構造のメモリセルに比べて非常に容易
になることは既に述べてきた通りである。これは、本発
明のキャパシタセルが対称構造をしている点に起因す
る。このため、従来構造トレンチセルには不可欠であっ
たトランジスタの拡散層とキャパシタの一方の電極との
接続工程が、自己整合的に行える。また対称構造の利点
をさらに発展させると電荷を転送する半導体記憶装置が
構成でき、これは、従来型のメモリセルに比べてさらに
セル面積を縮小できる可能性がある。例えば６４メガビ
ットを実現できる０．３ミクロンの設計ルールを使用し
た場合、従来型の折り返し型データ線構成のメモリセル
ではセル面積は約１．３平方ミクロンになるが、電荷転
送型のセルではこれが約半分の０．６平方ミクロンで設
計できる。

【００４４】またワード線を一本おきに接地電位などに
することでチャネル領域を完全に遮断すると、そのワー
ド線の両隣の電荷蓄積キャパシタは電気的に分離され
る。上述のような電荷転送型の構成にしない場合には、
このようにワード線による素子分離が行える。これは素
子分離面積を縮小するのに適している。

【００４５】さらには、トランジスタの拡散層とキャパ
シタの電極が自己整合で接続できるという利点は、トラ
ンジスタの拡散層の面積を小さくするのに効果的であ
る。この結果、アルファー線照射によるソフトエラーに
強く、また接合に起因したリーク電流も少ないという利
点がある。これに加えて、周辺回路のトランジスタもほ
とんど同じプロセスを使って作ることができるので、従
来の記憶装置のようにメモリセルトランジスタと周辺ト
ランジスタを同一のプロセスで作れるという利点は継承
できる。その上本構造の周辺回路トランジスタは、拡散
層の面積を小さくでき、かつ、多結晶シリコンを拡散層
の一部として使うことにより、拡散層の抵抗を下げるこ
とができる。これらの利点は、トランジスタの性能向上
に寄与するところ大である。

【図面の簡単な説明】

【図１】本発明の第１の実施例による半導体記憶装置。

【図２】本発明の第２の実施例による半導体記憶装置。

【図３】本発明の第３の実施例による半導体記憶装置。

【図４】本発明の第４の実施例による半導体記憶装置。

【図５】従来のトレンチ型キャパシタを有する半導体記
憶装置。

【図６】本発明の第１の実施例の半導体記憶装置の平面
図。

【図７】本発明の第２の実施例の半導体記憶装置の平面
図。

【図８】本発明の第３の実施例の半導体記憶装置の平面
図。

【図９】本発明の第４の実施例の半導体記憶装置の平面
図。

【図１０】本発明の第１の実施例による半導体記憶装置
の製造工程図。

【図１１】本発明の第１の実施例による半導体記憶装置
の製造工程図。

【図１２】本発明の第１の実施例による半導体記憶装置
の製造工程図。

【図１３】本発明の第１の実施例による半導体記憶装置
の製造工程図。

【図１４】本発明の第１の実施例による半導体記憶装置
の製造工程図。

【図１５】本発明の第１の実施例による半導体記憶装置
の製造工程図。

【図１６】本発明の第１の実施例による半導体記憶装置
の製造工程図。

【図１７】本発明の第１の実施例による半導体記憶装置
の製造工程図。

【図１８】本発明の第１の実施例による半導体記憶装置
の製造工程図。

【図１９】本発明の第１の実施例による半導体記憶装置
の製造工程図。

【図２０】本発明の第１の実施例による半導体記憶装置
の製造工程図。

【図２１】本発明の第１の実施例による半導体記憶装置
の製造工程図。

【図２２】本発明の第１の実施例による半導体記憶装置
の製造工程図。

【図２３】本発明の第１の実施例による半導体記憶装置
の製造工程図。

【図２４】本発明の第１の実施例による半導体記憶装置
の製造工程図。

【図２５】本発明の第１の実施例による半導体記憶装置
の製造工程図。

【図２６】本発明の第１の実施例による半導体記憶装置
の製造工程図。

【図２７】本発明の第１の実施例による半導体記憶装置
の製造工程図。

【図２８】本発明の第１の実施例による半導体記憶装置
の製造工程図。

【図２９】本発明の第１の実施例による半導体記憶装置
の製造工程図。

【図３０】周辺回路トランジスタの製造工程図。

【図３１】周辺回路トランジスタの製造工程図。

【図３２】周辺回路トランジスタの製造工程図。

【図３３】周辺回路トランジスタの製造工程図。

【図３４】周辺回路トランジスタの製造工程図。

【図３５】周辺回路トランジスタの製造工程図。

【図３６】周辺回路トランジスタの製造工程図。

【図３７】周辺回路トランジスタの製造工程図。

【図３８】周辺回路トランジスタの製造工程図。

【図３９】周辺回路トランジスタの製造工程図。

【図４０】周辺回路トランジスタの製造工程図。

【図４１】周辺回路トランジスタの製造工程図。

【図４２】周辺回路トランジスタの製造工程図。

【図４３】周辺回路トランジスタの製造工程図。

【図４４】周辺回路トランジスタの断面図。

【図４５】周辺回路トランジスタの平面図。

【図４６】周辺回路トランジスタの製造工程図（平
面）。

【図４７】周辺回路トランジスタの製造工程図（平
面）。

【図４８】周辺回路トランジスタの製造工程図（平
面）。

【図４９】周辺回路トランジスタの製造工程図（平
面）。

【図５０】周辺回路トランジスタの製造工程図（平
面）。

【図５１】周辺回路トランジスタの製造工程図（平
面）。

【図５２】周辺回路トランジスタの製造工程図（平
面）。

【図５３】周辺回路トランジスタの製造工程図（平
面）。

【図５４】周辺回路トランジスタの製造工程図（平
面）。

【符号の説明】

１…半導体基板、２…ゲート酸化膜、３…ゲート電極、
４…ゲート電極上酸化膜、５…拡散層、６…ゲート電極
側壁酸化膜、７…トレンチ、８…トレンチ側壁酸化膜、
９…キャパシタ蓄積電極、１０…キャパシタ絶縁膜、１
１…プレート電極（対向電極）、１２…窒化膜、１３…
層間酸化膜、１４…ビット線、１５…素子間分離酸化
膜、１６…基板内プレート電極、１７…トレンチ上酸化
膜、１８…トレンチ上パッド多結晶シリコン、１９…ビ
ット線コンタクト用パッド、２１…素子分離用パター
ン、２２…ビット線コンタクト部開口用パターン、２３
…ビット線コンタクト、２４…プレート電極用パター
ン、２５…ゲート電極側壁窒化膜、２６…有機膜（レジ
スト膜）、２７…周辺回路用素子分離パターン、２８…
ゲート電極パターン、２９…コンタクトパターン、３０
…配線パターン。

Claims

【特許請求の範囲】

【請求項１】半導体基板の主表面の所望部分に形成され
た第１の絶縁膜の側壁に自己整合的に不純物を導入して
不純物領域を形成する第１の工程と、上記第１の工程に続いて、上記第１の絶縁膜の上記側壁
に少なくとも第２の絶縁膜を形成する第２の工程と、上記第２の工程に続いて、上記第１及び第２の絶縁膜を
マスクとして用い、上記半導体基板をエッチングするこ
とにより、上記半導体基板に溝を形成する第３の工程と
上記第３の工程に続いて、上記溝の表面に第３の絶縁膜
を形成する第４の工程と、上記第４の工程に続いて、上記第２の絶縁膜を除去する
ことにより、上記第１の絶縁膜の上記側壁付近の上記不
純物領域の表面を露出する第５の工程と、上記第５の工程に続いて、上記不純物領域の上記露出表
面を介して電気的に接触する導電層を被着する第６の工
程を具備することを特徴とする半導体装置の製造方法。
【請求項２】電界効果トランジスタと電荷蓄積用のキャ
パシタより構成されるメモリセルを有する半導体装置に
おいて、上記電荷蓄積用のキャパシタは半導体基板の主表面に掘
った溝と、上記溝の側壁表面を被覆する第１の絶縁膜
と、上記第１の絶縁膜を被覆する電荷蓄積電極と、上記
電荷蓄積電極を被覆する第２の絶縁膜と、上記第２の絶
縁膜を被覆し上記蓄積電極と対向する対向電極からな
り、上記第１の絶縁膜は上記電界効果トランジスタのソース
又はドレイン領域の表面以上に高く形成され、かつ上記
電界効果トランジスタのゲート電極の側壁を被う絶縁膜
との間に間隙を有し、上記蓄積電極は上記間隙を通して上記電界効果トランジ
スタのソース又はドレイン領域と電気的に接触している
ことを特徴とする半導体装置。
【請求項３】電界効果トランジスタと電荷蓄積用のキャ
パシタより構成されるメモリセルを有する半導体装置に
おいて、上記メモリセルは少なくとも第１の電界効果トランジス
タと、第１の電荷蓄積用のキャパシタとを有し、上記第１の電荷蓄積用のキャパシタに隣接して第２の電
荷蓄積用のキャパシタが形成され、上記第１の電荷蓄積用のキャパシタと上記第２の電荷蓄
積用のキャパシタの間に第２の電界効果トランジスタが
形成され、上記第１及び第２の電荷蓄積用のキャパシタはそれぞれ
半導体基板の主表面に掘った溝と、上記溝の側壁表面を
被覆する第１の絶縁膜と、上記第１の絶縁膜を被覆する
電荷蓄積電極と、上記電荷蓄積電極を被覆する第２の絶
縁膜と、上記第２の絶縁膜を被覆し上記蓄積電極と対向
する対向電極からなり、上記第１の電荷蓄積用のキャパシタの上記第１の絶縁膜
は上記第１及び第２の電界効果トランジスタのソース又
はドレイン領域の表面以上に高く形成され、上記第１の電荷蓄積用のキャパシタの上記第１の絶縁膜
と上記第１の電界効果トランジスタのゲート電極の側壁
を被う絶縁膜との間には第１の間隙を有し、かつ第２の
電界効果トランジスタのゲート電極の側壁を被う絶縁膜
との間には第２の間隙とを有し、上記第２の電荷蓄積用のキャパシタの上記第１の絶縁膜
は上記第２の電界効果トランジスタのソース又はドレイ
ン領域の表面以上に高く形成され、かつ上記第２の電界
効果トランジスタのゲート電極の側壁を被う絶縁膜との
間に第３の間隙を有し、上記第１の電荷蓄積用のキャパシタの上記蓄積電極は上
記第１の間隙を通して上記第１の電界効果トランジスタ
のソース又はドレイン領域と電気的に接触され、かつ上
記第２の間隙を通して上記第２の電界効果トランジスタ
のソース又はドレイン領域の一方と電気的に接触され、上記第２の電荷蓄積用のキャパシタの上記蓄積電極は上
記第３の間隙を通して上記第２の電界効果トランジスタ
のソース又はドレイン領域の他方と電気的に接触される
ことを特徴とする半導体装置。
【請求項４】請求項３に記載の半導体装置において、上記第２の電界効果トランジスタのゲートはチャネルが
遮断される電位に固定されることを特徴とする半導体装
置。
【請求項５】請求項３に記載の半導体装置において、上記電荷蓄積電極は、上記第２の電界効果トランジスタ
のゲート電極配線よりも低く形成され、上記第１の電荷蓄積用のキャパシタの上記蓄積電極は上
記第２の電荷蓄積用のキャパシタの上記蓄積電極と電気
的に分離されていることを特徴とする半導体装置。
【請求項６】請求項５に記載の半導体装置において、上記第１の電荷蓄積用のキャパシタの上記蓄積電極と上
記第２の電荷蓄積用のキャパシタの上記蓄積電極それぞ
れに位相の異なる電位を連続的に与えることを特徴とす
る半導体装置。
【請求項７】半導体基板の主表面に電界効果トランジス
タと電荷蓄積用のキャパシタより構成されるメモリセル
を有する半導体装置の製造方法において、上記電界効果トランジスタのゲート電極の側面を被う絶
縁膜と上記半導体基板の主表面に形成した素子間分離絶
縁膜をマスクとして、上記２つの絶縁膜に被われていな
い基板に自己整合的に溝を形成することを特徴とする半
導体装置の製造方法。
【請求項８】請求項７に記載の半導体装置において、上記ゲート電極の側面を被う絶縁膜は種類の異なる複数
の絶縁膜からなることを特徴とする半導体装置の製造方
法。
【請求項９】半導体基板の第１導電型の主表面に、個々
の素子を電気的に絶縁分離するための素子間分離酸化膜
を成長させる第１の工程と、上記第１の工程の以降に、上記半導体基板の主表面に電
界効果トランジスタのゲート絶縁膜を形成する第２の工
程と、上記第２の工程の以降に、上記ゲート絶縁膜の上に電界
効果トランジスタのゲート電極を形成し、上記ゲート電
極をマスクにして上記電界効果トランジスタのソース又
はドレイン領域として上記半導体基板とは導電型の異な
る拡散層を形成する第３の工程と、上記第３の工程の以降に、上記ゲート電極の側面を第１
の絶縁膜で被い、さらに、その側面に第２の絶縁膜を形
成する第４の工程と、上記第４の工程の以降に、上記素子間分離酸化膜と上記
第１及び第２の絶縁膜で被われたゲート電極の側面をマ
スクの一部として、上記半導体基板内に所望の深さの溝
を形成する第５の工程と、上記第５の工程の以降に、上記溝の内部および上記半導
体基板の主表面を被う第３の絶縁膜を堆積する第６の工
程と、上記第６の工程の以降に、上記第３の絶縁膜上に第１の
有機膜を塗布し平坦化させた後に、上記第１の有機膜を
上記第２の絶縁膜の高さ以下かつ上記ゲート絶縁膜の下
の面以上の高さまでエッチッングして、上記第３の絶縁
膜の一部を露出させる第７の工程と、上記第７の工程の以降に、上記第１の有機膜をマスクと
して上記第３の絶縁膜を選択的に除去する第８の工程
と、上記第８の工程の以降に、上記第３の絶縁膜を選択的に
除去した結果露出した第２の絶縁膜を選択的に除去する
第９の工程と、上記第８の工程の以降に、上記溝の内部まで上記第１の
有機膜を除去する第１０の工程と、上記第９の工程および第１０の工程の以降に、上記溝の
内部および上記半導体基板の主表面に第１の多結晶シリ
コン膜を堆積させる第１１の工程と、上記第１１の工程の以降に、上記溝内部を第２の有機膜
で埋め、上記ゲート電極の上面に堆積した上記第１の多
結晶シリコン膜を露出させる第１２の工程と、上記第１２の工程の以降に、上記ゲート電極上面の上記
第１の多結晶シリコン膜を除去する第１３の工程と、上記第１３の工程の以降に、上記溝の内部および上記半
導体基板の主表面に第４の絶縁膜を形成する第１４の工
程と、上記第１４の工程の以降に、上記第４の絶縁膜の上に第
２の多結晶シリコンを堆積する第１５の工程と、上記第１５の工程の以降に、上記第２の多結晶シリコン
の上に窒化膜と酸化膜の積層膜からなる層間絶縁膜を堆
積する第１６の工程と、上記第１６の工程の以降に、上記第２の多結晶シリコン
に対して上記窒化膜と上記酸化膜にコンタクト孔を開口
する第１７の工程と、上記第１７の工程の以降に、上記コンタクト孔に金属配
線を形成する第１８の工程を具備することを特徴とする
半導体装置の製造方法。
【請求項１０】請求項９に記載の半導体装置の製造方法
において、上記第５の工程では、上記素子間分離酸化膜の一部を除
去しながら上記溝を形成することを特徴とする半導体装
置の製造方法。
【請求項１１】請求項９又は請求項１０の何れかに記載
の半導体装置の製造方法において、上記第１５の工程以降上記第１６の工程以前に、エッチ
ッングを行なって、上記多結晶シリコンをゲート電極配
線に沿って左右に分離することを特徴とする半導体装置
の製造方法。
【請求項１２】半導体基板の主表面の第１の領域に形成
された電界効果トランジスタを有する半導体装置におい
て、上記電界効果トランジスタのゲート電極はその側壁に第
１の絶縁膜を有し、上記電界効果トランジスタのソース又はドレインの形成
される領域の少なくとも一方の領域表面には第２の絶縁
膜が形成され、上記第２の絶縁膜は上記第１の絶縁膜とは所定の間隔で
隔てられ、上記第１の絶縁膜と上記第２の絶縁膜の間に露出する上
記ソース又はドレイン領域に接触する導電層を有するこ
とを特徴とする半導体装置。
【請求項１３】請求項１２に記載の半導体装置におい
て、上記拡散層の主面は、上記半導体基板の主面よりは低い
ことを特徴とする、特許請求項１２記載の半導体装置。