JP2003503857A - マルチビット・トレンチキャパシタ - Google Patents

マルチビット・トレンチキャパシタ

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JP2003503857A
JP2003503857A JP2001506617A JP2001506617A JP2003503857A JP 2003503857 A JP2003503857 A JP 2003503857A JP 2001506617 A JP2001506617 A JP 2001506617A JP 2001506617 A JP2001506617 A JP 2001506617A JP 2003503857 A JP2003503857 A JP 2003503857A
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Abstract

(57)【要約】 マルチビット・トレンチキャパシタであって、この下方領域内に設けられた第１および第２の記憶ノードを有するキャパシタが記載されている。該記憶ノードは、前記第１および第２の記憶ノードに格納されたデータに相当する上位および下位範囲にセンシング電圧を分割する誘電体層によって分離されている。

Description

【発明の詳細な説明】
【０００１】 発明の分野 本発明は、マルチロジック・トレンチキャパシタに関する。
【０００２】 発明の背景 図１を参照すると、ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）
セル１００の略図が示されている。ここで示されているように、このメモリセル
はトランジスタ１１０およびトレンチキャパシタ１５０を備えている。前記トラ
ンジスタの第1の電極１１１はビット線１２５に接続され、第２の電極１１２は
キャパシタに接続されている。このトランジスタのゲート電極１１３は、ワード
線１２６に接続されている。
【０００３】 前記トレンチキャパシタは基板内に形成され、誘電体層１５５によって分離さ
れた第１および第２の電極、すなわちプレート１５３およびプレート１５７を備
えている。第１のプレート１５３はトランジスタの第２の電極に接続されている
。この第１のプレートは情報を格納する蓄積ないし記憶ノードとして機能する。
【０００４】 複数個のセルが行列状に配置され、列方向のワード線および行方向のビット線
によって接続されている。第２のプレートは定電圧ソース１７０に接続すること
も可能であり、アレイ内のセルに共通のプレートとして機能する。
【０００５】 より高い集積化の実現が求められたため、表面積を小さくするとともにより多
くのセルを有するメモリＩＣを作成する必要性が生じたが、そのようなＩＣを製
造することは難しい。したがって、ＩＣの大きさを比較的小さくすると共に高い
密度をも可能にするメモリセルを提供することが望ましい。
【０００６】 発明の概要 本発明はマルチビット・トレンチキャパシタに関する。このキャパシタは基板
内に形成される。このトレンチキャパシタの下方領域は誘電体層によって分離さ
れた第１および第２の記憶ノードである。この誘電体層は第１および第２の記憶
ノードに格納されたデータを表す下位範囲と上位範囲とにセンシング電圧を分離
する。アイソレーションカラーがトレンチキャパシタの上方部分に設けられる。
【０００７】 図面の簡単な説明 図１は、従来のメモリセルの略図である。
【０００８】 図２は、従来のトレンチキャパシタ・メモリセルの断面図である。
【０００９】 図３は、本発明の１実施形態のトレンチキャパシタを示す図である。
【００１０】 図４ａ−ｂは、本発明の１実施形態のトレンチキャパシタの製造プロセスを示
す図である。
【００１１】 図５ａ−ｂは、本発明の別の実施形態のトレンチキャパシタの製造プロセスを
示す図である。
【００１２】 発明の詳細な説明 本発明は、ＩＣのメモリセルに用いられるようなトレンチキャパシタに関する
。例えばこのＩＣには、ダイナミックＲＡＭ（ＤＲＡＭ）などのランダム・アク
セス・メモリ（ＲＡＭ）、Ｒａｍｂｕｓ ＤＲＡＭおよびＳＬＤＲＡＭなどの高
速ＤＲＡＭ、強誘電性ＲＡＭ（ＦＲＡＭ）、シンクロナスＤＲＡＭ（ＳＤＲＡＭ
）、ｍｅｒｇｅｄ ＤＲＡＭ論理チップ（埋め込みＤＲＡＭ）、あるいは他の種
類のメモリＩＣまたは論理ＩＣを含む。特に本発明は、２値論理よりも大きい論
理を有するトレンチキャパシタに関し、１ビット以上の情報を格納できるキャパ
シタが得られる。
【００１３】 本発明を簡単に理解できるように、従来のトレンチキャパシタ・メモリセル２
００の断面図を図２に示す。例えば、このような従来のトレンチ・キャパシタ・
メモリセルは、Nesbit et al. 著“A 0.6 μm ２ 256 Mb Trench DRAM Cell Wit
h Self-Aligned Buried Strap（BEST）, IEDM 93-627に記載されており、本願の
ために参照として組み入れられている。典型的には、このようなセルのアレイは
ワード線およびビット線によって相互接続されてメモリチップを形成している。
【００１４】 ＤＲＡＭセル１００はシリコンウェハ等の基板２０１に形成されたトレンチキ
ャパシタ１５０を備えている。このキャパシタは上方部分２５１および下方部分
２５２を有するトレンチを備えている。このトレンチは濃くドープされたｎ型ポ
リシリコン（ｐｏｌｙ）１５３で充填され、キャパシタのプレートの１枚として
機能する。重くドープされたｎ型の拡散領域１５７はトレンチの下方部分２５２
を選択的に取り囲んでいる。この拡散領域はキャパシタの第２のプレートとして
の役割をする。誘電体層１５５はキャパシタのプレートを分離している。この下
方部分はメモリセルの記憶ノードとなっている。第２のプレートをＶＤＤ／２（
ＶＤＤ＝内部チップの動作電圧）などの基準ソースに接続することも可能である
。一般に、埋込み拡散領域１７０がアレイ内でキャパシタの他のプレートと結合
されるように設けられてもよい。
【００１５】 パンチスルーを防止するために、アイソレーションカラー２７８がトレンチの
上方部分を包囲している。浅いトレンチ・アイソレーション（shallow trench i
solation =ＳＴＩ）２８０がトレンチ・キャパシタの上方部分の頂部に設けられ
ている。このＳＴＩは他のキャパシタなどのＩＣ内の他の構成要素とキャパシタ
とを分離している。ＩＣの他の構成要素から分離するためにフィールド酸化膜を
用いることも有用である。
【００１６】 また、前記メモリセルはソース／ドレイン拡散領域１１１およびソース／ドレ
イン拡散領域１１２とゲート１１３を有するトランジスタ１１０を備えている。
このソース／ドレイン拡散領域は、例えば、ｎ型ドーパントを含んでいる。ゲー
トはワード線（図示せず）に結合され、拡散領域１１１はコンタクト２２６を介
してビット線１２５に接続されている。拡散領域１１２はストラップ２７３を介
してキャパシタと電気的に接続されている。示されているように、このストラッ
プは埋込ストラップである。表面ストラップ等の他の種類のストラップを用いて
キャパシタとトランジスタを接続することも有用である。トランジスタ２２０が
トレンチの上のＳＴＩ上に形成されることも可能であり、通過ワード線（passin
g word line）（すなわち、メモリセルには接続されない）として機能する。こ
のような構成は、折畳みビット線アーキテクチャ（folded-bitline architectur
e）と呼ばれている。他の種類のビット線アーキテクチャも有用である。
【００１７】 一般に、メモリセルへのアクセスは、記憶ノードとビット線との間に電気的経
路を作るように、ワード線に適切な電圧を印加してトランジスタを導電性にする
ことによって達成される。充電によって表されるデータはビット線と記憶ノード
との間に転送される。データは書込み操作のためにビット線から記憶ノードへと
流れ、読出し操作のためにこれとは反対の方向に流れる。
【００１８】 図３は本発明の１実施形態のトレンチキャパシタ３５０の断面図を示している
。このトレンチキャパシタは、半導体基板２０１内に形成されたトレンチ３０１
を備えている。このトレンチは上方部分２５１と下方部分３５２とを含んでいる
。本発明の説明を簡単にするために、上方部分は従来のトレンチキャパシタと本
質的に同じものであるから、このトレンチの上方部分の頂部は省略している。示
されているように、パンチスルーを防止するために上方部分はアイソレーション
カラー２７０を含んでいる。
【００１９】 下方部分３５２では、ドープされた拡散領域１５７が選択的にトレンチを包囲
している。例えばｎ型ドーパントから成るこの拡散領域は、キャパシタのプレー
ト（埋込みプレート）として働く。典型的には、この拡散領域はＶＤＤ／２など
の基準電圧ソースに接続される。これ以外の基準電圧レベルも有用である。一般
には、埋込み拡散領域１７０がアレイ内のメモリセルの埋込みプレートと結合さ
れるように設けられてもよい。
【００２０】 前記トレンチはｎ型の重くドープされたポリシリコン（ｐｏｌｙ）によって充
填されている。ドープされたポリシリコンはキャパシタの内部プレートと呼ばれ
る。ノード誘電体層１５５は、キャパシタの内部プレートから埋込みプレートを
分離させている。トレンチの下方部分の内部プレートは電荷蓄積のために機能す
る。
【００２１】 本発明によれば、このトレンチキャパシタの下方部分の内部プレートは、内部
プレートの下方部分を第１の領域３５５と第２の領域３５６とに分離させる誘電
体層３３１を備えている。第１および第２の領域は、データの第１および第２の
ビットをキャパシタに格納するように電荷蓄積領域として機能する。
【００２２】 １つの実施形態では、第１および第２の領域は近似的に同じ大きさであるため
、近似的に同じキャパシタンスが得られる。この記憶領域の大きさは、両方の領
域が近似的に同じ時間にリフレッシュを必要とするように最適化される。
【００２３】 １つの実施形態では、電荷が所定電圧以下の電圧レベルで通過しないように、
誘電体層はトンネリング・バリヤとして機能し、該所定電圧より高い電圧レベル
で導電性となる。この所定電圧はメモリＩＣのセンシング電圧範囲に依存してい
る。１実施形態では、所定電圧は前記センシング電圧範囲内の電圧レベルを有し
ている。典型的には、この所定電圧は、ＩＣの動作範囲の中間値である。例えば
、センシング電圧範囲が約２ＶのＩＣの場合、この所定電圧は約１Ｖである。
【００２４】 １実施形態では、所定電圧より高い電圧レベルで導電性となるように誘電体層
は比較的に薄いものである。この誘電体層の厚さは、例えば、所定電圧が約２Ｖ
の場合には２ｎｍ未満である。この厚さは所定電圧の値および誘電性材料の品質
を考慮して調整することができる。
【００２５】 前記所定電圧はセンシング電圧を上位センシング範囲と下位センシング範囲と
に分離する。誘電体層は上位のセンシング範囲の電圧を下方の記憶領域３５６に
格納し、下位のセンシング範囲の電圧を上方の記憶領域３５５に格納させる。こ
れにより、上位のセンシング範囲は第１のセンシング電圧範囲として機能し、下
位のセンシング範囲は上方の記憶領域に対して第２のセンシング電圧範囲として
働く。第１および第２の電圧範囲は論理レベル０および論理レベル１を含み、第
１および第２の記憶領域に格納された各々の値を示す。第１および第２の記憶領
域を有するキャパシタの場合、そのセンシング電圧範囲は４つの論理レベルに分
割されて、キャパシタに格納された２ビットの情報を表す。
【００２６】 メモリセルへのアクセスは、前記第１および第２の記憶領域にアクセスする第
１および第２のサイクルを有する。１実施形態では、第１のサイクルは下位のセ
ンシング範囲の電圧を用いて上方の記憶領域にアクセスする。第２のサイクルは
上位のセンシング範囲の電圧を用いて下方の記憶領域にアクセスする。例えば、
この第１のサイクルは上方の記憶領域から電圧を読み取る。この誘電体層は下方
の記憶領域からの電圧が検出されるのを阻止する。次のサイクルでは誘電体層が
さらに高い電圧で導電性となるために、電荷蓄積された下方の記憶領域が検出さ
れる。書き込み動作およびリフレッシュ動作は、読み出し動作と同様に２つのサ
イクルで行われる。
【００２７】 別の実施形態では、格納された情報のビット数ｎを表すために、キャパシタは
ｎ−１の誘電体層を用いることによりｎ個の記憶領域に分割される。このような
場合、センシング電圧範囲は２ｎの論理レベルに分割されてキャパシタに格納さ
れたビット数ｎを収納する。複数のビットを格納する能力があるために、表面積
を大きくせずにメモリＩＣの容量を大きくすることができる。
【００２８】 図４ａ−４ｂは本発明の１実施形態のキャパシタを作成するプロセスを示して
いる。図４ａを参照すると、基板２０１が設けられている。この半導体基板は、
例えば、シリコンウェハを備えている。ガリウムひ素またはシリコン・オン・イ
ンシュレーティング（silicon-on insulating＝ＳＯＩ）などの他の半導体を用
いることも可能である１実施形態では、基板は軽くドープされたｐ型基板である
。高密度にドープされたｐ型基板またはｎ型ドーパントを用いてドープされた基
板も有用である。この基板は埋込み拡散領域１７０を基板のアレー領域に含むこ
ともできる。この埋込み領域は、例えば、ｎ型ドーパントを含み、一般に基準電
圧ソースにアレイ内のキャパシタの外部プレートを接続するために使用される。
【００２９】 トレンチ３０１は反応性イオンエッチング法（ＲＩＥ）などの異方性エッチン
グによって基板内でエッチングされる。パッドスタック（図示せず）は基板の表
面上に設けられる。このパッドスタックは、エッチストップまたはハードエッチ
ングマスク層のような、トレンチキャパシタの加工を容易にする種々の層を含ん
でいる。１実施形態では、パッドスタックは酸化パッド、窒化パッドおよび酸化
ハードマスク層を含む。
【００３０】 拡散領域１５７はトレンチの下方部分を包囲する基板内に選択的に設けられ、
キャパシタの外部プレートとして働く。この拡散領域は、例えば、ｎ型ドーパン
トを含んでいる。外部プレートは、ドーパントソースを用いて下方部分のトレン
チ側壁をライニングし、そこから該ドーパントを外方拡散する方法などの従来の
技法を用いて形成される。このドーパントソースはヒ素でドープされたケイ酸ガ
ラスなどのドープされたケイ酸ガラスを含む。外部プレートの形成に他の技法を
用いることも有用である。外部プレートの形成方法は、例えば、“Trench Capac
itor with Epi Buried Layer”（Attoerey Docket Number ９８Ｐ７４９２ＵＳ
０２）と題された、同時係属出願である米国特許出願番号ＵＳＳＮ０９／１０５
，５８０号に記載されており、本願のために参照として組み入れられている。
【００３１】 このドーパントソースは除去され、必要に応じてトレンチの側壁が掃除される
。ノード誘電体層はトレンチの側壁上に形成される。このノード誘電体層１５５
は、例えば、酸化物を含む。酸化物および窒化物から成る混合物のノード誘電体
も有用である。熱酸化法または化学的気相成長法などの種々の技術を用いて、ノ
ード誘電体を形成することもできる。典型的には、このノード誘電体の厚さは約
４ｎｍである。
【００３２】 図４ｂを参照すると、このトレンチは、例えば、高密度でドープされたｎ型の
ポリシリコンである。このポリシリコンは、例えば、ＲＩＥ法を用いて下方の記
憶領域３５６の高さまでリセスされる。ＲＩＥ法は酸化物に対して選択的であり
、酸化物に実質的な影響を及ぼさないようにしたままポリシリコンを除去する。
誘電体層３３１はこのトレンチ内に形成される。この誘電体層はトレンチの側壁
部および下方の記憶領域の最上部を覆う。
【００３３】 １実施形態では、誘電体層は酸化珪素を含む。窒化シリコン、酸化物／窒化物
の化合物、または他の誘電体材料も有用である。この誘電体層は、例えば、熱酸
化法によって形成される。ＣＶＤ法等の他の技術を用いることも可能である。こ
の誘電体層の厚さは約２ｎｍで、酸化物の厚さに相当する。当然ながら、この厚
さは、例えば動作電圧に応じて変えることができる。
【００３４】 このプロセスはドープされたポリシリコン層を基板上にデポジットさせて、ト
レンチを充填することによって継続する。このポリシリコン層は、例えば、ｎ型
ドーパントを含む。ＲＩＥ法等のエッチングによって、このポリシリコン層がト
レンチの下方部分の最上部までリセスされて、上方の記憶領域が形成される。エ
ッチングによって、ノード誘電体およびトレンチの側壁上の誘電体層がポリシリ
コン層の高さまでリセスされることも可能である。
【００３５】 次に、トレンチの上方部分の側壁上にカラーが形成される。このカラーは、例
えば、酸化物を含む。従来の技術を用いてこのカラーを形成することもできる。
カラーが形成された後、トレンチはドープされたポリシリコンで充填され、図３
に示すような構造となる。このプロセスは、従来のプロセスを用いてトレンチキ
ャパシタの最上部分の形成およびＩＣの形成を完了させる。このようなプロセス
には、例えば、アイソレーション領域およびストラップ（埋込みストラップまた
は表面ストラップ）、トランジスタ、ビット線、ワード線の形成、不活性化、お
よびパッケージングを含む。
【００３６】 図５ａ−ｂは、本発明の１実施形態によるトレンチキャパシタを形成する選択
的なプロセスを示している。示されるように、トレンチ３０１が基板２０１内に
形成されている。このトレンチは、トレンチの上方部分２５１内の側壁上に形成
されたカラー２７０およびトレンチの下方部分３５２を包囲している基板内の拡
散領域１５７を含む。示されているように、カラーおよび拡散領域の形成は、例
えば、“A Trench Capacitor wih Isolation Collar”（代理人整理番号９８Ｐ
７４９１ＵＳ）と題された、同時係属出願である米国特許出願番号ＵＳＳＮ０９
／０５５５０６号に記載されており、本願のために参照として組み入れられてい
る。埋込み拡散領域１７０は、一般に基準電圧ソースにアレイ内のキャパシタの
外部プレートを接続するように設けることができる。
【００３７】 図５ｂを参照すると、ノード誘電体層１５５がデポジットされてトレンチのカ
ラーおよび側壁部を被覆している。ドープされたポリシリコン層は、トレンチを
充填するために、例えば、ＣＶＤ法を用いてデポジットされる。ドープされたポ
リシリコンはＲＩＥ法を用いて下方の記憶領域３５６の高さまでリセスされる。
次に、誘電体層３３１が形成されてトレンチの側壁およびポリシリコンの最上部
を被覆する。別のドープされたポリシリコン層がデポジットされてトレンチが充
填される。このドープされたポリシリコンは、第２の記憶領域３５５として働く
。続いて、トレンチキャパシタおよびＩＣを完成させるために従来の処理方法が
用いられる。
【００３８】 特に種々の実施形態を参照して本発明を示しかつ説明してきたが、当業者であ
れば、本発明の精神および範囲から逸脱しない限りにおいて本発明を変形かつ変
更することができることが理解されよう。したがって、本発明の適用範囲は前述
の解説を参照するのではなく、本特許請求の範囲のすべての範囲の同等物と共に
添付の特許請求の範囲を参照することにより決定される必要がある。
【図面の簡単な説明】
【図１】 従来のメモリセルの略図である。
【図２】 従来のトレンチキャパシタ・メモリセルの断面図である。
【図３】 本発明の一実施形態のトレンチキャパシタを示す図である。
【図４ａ】 本発明の１実施形態のトレンチキャパシタの製造プロセスを示す図である。
【図４ｂ】 本発明の１実施形態のトレンチキャパシタの製造プロセスを示す図である。
【図５ａ】 本発明の別の実施形態のトレンチキャパシタの製造プロセスを示す図である。
【図５ｂ】 本発明の別の実施形態のトレンチキャパシタの製造プロセスを示す図である
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ヘルムート テュース アメリカ合衆国 ニューヨーク ポウキー プシー ミルバンク ロード 26 Ｆターム(参考） 5F083 AD15 GA09 NA01 PR03 ZA21

Claims (60)

    【特許請求の範囲】
  1. 【請求項１】 上方および下方領域を有する基板内のトレンチと、 該トレンチの下方領域の側壁上のノード誘電体層と、 該下方領域を第１の記憶部分と第２の記憶部分とに分離する該第１の記憶部分上
    の誘電体層と から成るマルチビット・トレンチキャパシタ。
  2. 【請求項２】 メモリセルを形成するように前記マルチビット・トレンチキ
    ャパシタに接続されたトランジスタをさらに備える、請求項１記載のマルチビッ
    ト・トレンチキャパシタ。
  3. 【請求項３】 前記メモリセルはメモリ集積回路内で用いられる、請求項２
    記載のマルチビット・トレンチキャパシタ。
  4. 【請求項４】 前記トレンチの上方部分の側壁上にアイソレーションカラー
    をさらに備える、請求項３記載のマルチビット・トレンチキャパシタ。
  5. 【請求項５】 前記トレンチの下方部分を包囲する外部プレートをさらに備
    える、請求項４記載のマルチビット・トレンチキャパシタ。
  6. 【請求項６】 前記外部プレートはドーパントを用いてドープされた拡散領
    域を備える、請求項５記載のマルチビット・トレンチキャパシタ。
  7. 【請求項７】 前記外部トレンチは基準電圧に接続される、請求項６記載の
    マルチビット・トレンチキャパシタ。
  8. 【請求項８】 前記トレンチの上方部分の側壁上に、アイソレーションカラ
    ーをさらに備える、請求項２記載のマルチビット・トレンチキャパシタ。
  9. 【請求項９】 前記トレンチの下方部分を包囲する外部プレートをさらに備
    える、請求項８記載のマルチビット・トレンチキャパシタ。
  10. 【請求項１０】 前記トレンチの上方部分の側壁上にアイソレーションカラ
    ーをさらに備える、請求項１記載のマルチビット・トレンチキャパシタ。
  11. 【請求項１１】 前記トレンチの下方部分を包囲する外部プレートをさらに
    備える、請求項１０記載のマルチビット・トレンチキャパシタ。
  12. 【請求項１２】 前記誘電体層が近似的に所定電圧以上の電圧で導電性にな
    る、請求項１、２、３、４、５、８、９、１０、１１のうちいずれか１項記載の
    マルチビット・トレンチキャパシタ。
  13. 【請求項１３】 前記所定電圧はセンシング電圧を上位および下位のセンシ
    ング電圧範囲に分割し、該上位のセンシング電圧範囲は前記第１の記憶部分に対
    するセンシング範囲でありかつ該下位のセンシング電圧範囲は前記第２の記憶部
    分に対するセンシング範囲である、請求項１２記載のマルチビット・トレンチキ
    ャパシタ。
  14. 【請求項１４】 前記上位および下位のセンシング電圧範囲は、前記記憶部
    分に格納されたデータを表すために電圧論理レベル１と電圧論理レベル０とに分
    割される、請求項１３記載のマルチビット・トレンチキャパシタ。
  15. 【請求項１５】 前記所定電圧は前記センシング電圧の約１／２である、請
    求項１４記載のルチビット・トレンチキャパシタ。
  16. 【請求項１６】 前記所定電圧は前記センシング電圧の約１／２である、請
    求項１２記載のマルチビット・トレンチキャパシタ。
  17. 【請求項１７】 前記所定電圧は前記センシング電圧の約１／２である、請
    求項１３記載のマルチビット・トレンチキャパシタ。
  18. 【請求項１８】 前記所定電圧は、前記センシング電圧の約１／２である、
    請求項１４記載のマルチビット・トレンチキャパシタ。
  19. 【請求項１９】 マルチビット・トレンチキャパシタを作成する方法であっ
    て、 基板を設けるステップと、 該基板内に上方および下方領域を有するトレンチをエッチングするステップと、 該トレンチの側壁上にノード誘電体を形成するステップと、 前記トレンチの下方領域内に第１の記憶ノードを形成するステップと、 該第１の記憶ノード上に誘電体層を形成するステップと、 前記トレンチの下方領域内の第１の記憶ノードの上に第２の記憶ノードを形成し
    、前記第１および第２の記憶ノードは前記誘電体層によって分割されるステップ
    とから成るマルチビット・トレンチキャパシタを作成する方法。
  20. 【請求項２０】 メモリセルを形成するように前記マルチビット・キャパシ
    タに接続されたトランジスタを形成するステップをさらに含む、請求項１９記載
    の方法。
  21. 【請求項２１】 前記メモリセルがメモリ集積回路内で用いられる、請求項
    ２０記載の方法。
  22. 【請求項２２】 前記トレンチの上方部分内にアイソレーションカラーを形
    成するステップをさらに含む、請求項２１記載の方法。
  23. 【請求項２３】 前記アイソレーションカラーを形成するステップは、 前記トレンチの上方部分内のトレンチ側壁と前記第２の記憶ノードの最上部とを
    被覆するように、前記基板上にアイソレーション材料をデポジットするステップ
    と、 該アイソレーション材料をエッチングして、前記トレンチ側壁上に前記アイソレ
    ーション材料を残した状態で前記第２の記憶ノードの最上部を露出させるステッ
    プとから成る、請求項２２記載の方法。
  24. 【請求項２４】 前記トレンチの下方部分を包囲する外部プレートを形成す
    るステップをさらに含む、請求項２３記載の方法。
  25. 【請求項２５】 前記外部プレートは前記ノード誘電体を形成する前に形成
    されるステップをさらに含む、請求項２４記載の方法。
  26. 【請求項２６】 前記外部プレートを形成するステップは、前記トレンチの
    下方部分を包囲する基板にドーパントを拡散させるステップから成る、請求項２
    ５記載の方法。
  27. 【請求項２７】 前記トレンチの上方部分内にアイソレーションカラーを形
    成するステップをさらに含む、請求項２０記載の方法。
  28. 【請求項２８】 前記トレンチの下方部分を包囲する外部プレートを形成す
    るステップをさらに含む、請求項２７記載の方法。
  29. 【請求項２９】 前記トレンチの上方部分内にアイソレーションカラーを形
    成するステップをさらに含む、請求項２１記載の方法。
  30. 【請求項３０】 前記トレンチの下方部分を包囲する外部プレートを形成す
    るステップをさらに含む、請求項２９記載の方法。
  31. 【請求項３１】 前記トレンチの下方部分を包囲する外部プレートを形成す
    るステップをさらに含む、請求項２２記載の方法。
  32. 【請求項３２】 前記トレンチの上方部分内にアイソレーションカラーを形
    成するステップをさらに含む、請求項１９記載の方法。
  33. 【請求項３３】 前記トレンチの下方部分を包囲する外部プレートを形成す
    るステップをさらに含む、請求項２３記載の方法。
  34. 【請求項３４】 前記トレンチの下方部分を包囲する外部プレートを形成す
    るステップをさらに含む、請求項１９記載の方法。
  35. 【請求項３５】 前記第１および第２の記憶ノードを形成するステップは、
    前記基板上に第１の記憶ノード材料をデポジットして前記トレンチを充填するス
    テップと、 前記下方領域の底部内に前記第１の記憶ノードを形成するように、前記第１の記
    憶ノード材料をエッチングして該記憶ノード材料をリセスするステップと、 前記誘電体層上に第２の記憶ノード材料をデポジットするステップと、 前記下方領域の最上部内に前記第２の記憶ノードを形成するように、前記第２の
    記憶ノード材料をエッチングして該記憶ノード材料をリセスするステップとから
    成る、請求項１９、２０、２１、２２、２３、２４、２６、２７、２８、２９、
    ３０、３１、３２、３３、３４のうちいずれか１項記載の方法。
  36. 【請求項３６】 前記第１および第２のノード誘電性材料はドープされたポ
    リシリコンを含む、請求項３５記載の方法。
  37. 【請求項３７】 前記誘電体層を形成するステップは、 前記第１の記憶ノードの最上面上および前記第１の記憶ノードの最上部の上のノ
    ード誘電体上に、前記誘電体層を形成するステップを含む、請求項３６記載の方
    法。
  38. 【請求項３８】 前記誘電体層は近似的に所定電圧以上の電圧で導電性とな
    る、請求項３７記載の方法。
  39. 【請求項３９】 前記所定電圧はセンシング電圧を上位および下位のセンシ
    ング電圧範囲に分割し、該上位のセンシング電圧範囲は前記第１の記憶部分に対
    するセンシング範囲でありかつ該下位のセンシング電圧範囲は前記第２の記憶部
    分に対するセンシング範囲である、請求項３８記載の方法。
  40. 【請求項４０】 前記上位および下位のセンシング電圧範囲は、前記記憶ノ
    ードに格納されたデータを表すために電圧論理レベル１と電圧論理レベル０とに
    分割される、請求項３９記載の方法。
  41. 【請求項４１】 前記所定電圧は前記センシング電圧の約１／２である、請
    求項４０記載のマルチビット・トレンチキャパシタ。
  42. 【請求項４２】 前記誘電体層は近似的に所定電圧以上の電圧で導電性とな
    る、請求項３５記載の方法。
  43. 【請求項４３】 前記所定電圧はセンシング電圧を上位および下位のセンシ
    ング電圧範囲に分割し、該上位のセンシング電圧範囲は前記第１の記憶部分に対
    するセンシング範囲でありかつ該下位のセンシング電圧範囲は前記第２の記憶部
    分に対するセンシング範囲であり、下位のセンシング電圧範囲は前記記憶ノード
    に格納されたデータを表すために電圧論理レベル０と電圧論理レベル１とに分割
    される、請求項４２記載の方法。
  44. 【請求項４４】 前記所定電圧は前記センシング電圧の約１／２である、請
    求項４３記載のマルチビット・トレンチキャパシタ。
  45. 【請求項４５】 マルチビット・トレンチキャパシタを製造する方法であっ
    て、 基板に上方および下方領域を有するトレンチを設けるステップと、 該トレンチの上方部分内にアイソレーションカラーを形成するステップと、 前記トレンチの側壁上にノード誘電体を形成するステップと、 前記トレンチの下方領域内に第１の記憶ノードを形成するステップと、 前記第１の記憶ノードの最上面の上に誘電体を形成するステップと、 前記第１の記憶ノードの上のトレンチの下方領域内に第２の記憶ノードを形成し
    、前記記憶ノードは前記誘電体層によって分割されるステップとから成る方法。
  46. 【請求項４６】 メモリセルを形成するように前記マルチビット・キャパシ
    タに接続されたトランジスタを形成するステップをさらに含む、請求項４５記載
    の方法。
  47. 【請求項４７】 前記メモリセルはメモリ集積回路内で用いられる、請求項
    ４６記載の方法。
  48. 【請求項４８】 前記トレンチの下方部分を包囲する外部プレートを形成す
    るステップをさらに含む、請求項４７記載の方法。
  49. 【請求項４９】 前記トレンチの下方部分を包囲する外部プレートを形成す
    るステップをさらに含む、請求項４６記載の方法。
  50. 【請求項５０】 前記トレンチの下方部分を包囲する外部プレートを形成す
    るステップをさらに含む、請求項４５記載の方法。
  51. 【請求項５１】 前記第１および第２の記憶ノードを形成するステップは、
    前記基板上に第１の記憶ノード材料をデポジットして前記トレンチを充填するス
    テップと、 前記下方領域の底部内に前記第１の記憶ノードを形成するように、前記第１の記
    憶ノード材料をエッチングして該記憶ノード材料をリセスするステップと、 前記誘電体層上に第２の記憶ノード材料をデポジットするステップと、 前記下方領域の最上部内に前記第２の記憶ノードを形成するように、前記第２の
    記憶ノード材料をエッチングして該記憶ノード材料をリセスするステップとから
    成る、請求項４５、４６、４７、４８、４９、５０のうちいずれか１項記載の方
    法。
  52. 【請求項５２】 前記第１および第２のノード誘電性材料はドープされたポ
    リシリコンを含む、請求項５１記載の方法。
  53. 【請求項５３】 前記誘電体層を形成するステップは、 前記第１の記憶ノードの最上面上および前記第１の記憶ノードの最上部の上のノ
    ード誘電体上に前記誘電体層を形成するステップを含む、請求項５２記載の方法
    。
  54. 【請求項５４】 前記誘電体層は近似的に所定電圧以上の電圧で導電性とな
    る、請求項５３記載の方法。
  55. 【請求項５５】 前記所定電圧はセンシング電圧を上位および下位のセンシ
    ング電圧範囲に分割し、該上位のセンシング電圧範囲は前記第１の記憶部分に対
    するセンシング範囲でありかつ該下位のセンシング電圧範囲は前記第２の記憶部
    分に対するセンシング範囲であり、下位のセンシング電圧範囲は前記記憶ノード
    に格納されたデータを表すために電圧論理レベル０と電圧論理レベル１とに分割
    される、請求項５４記載の方法。
  56. 【請求項５６】 前記所定電圧は前記センシング電圧の約１／２である、請
    求項５５記載のマルチビット・トレンチキャパシタ。
  57. 【請求項５７】 前記誘電体層を形成するステップは、 前記第１の記憶ノードの最上面上および前記第１の記憶ノードの最上部の上のノ
    ード誘電体上に、前記誘電体層を形成するステップを含む、請求項５１記載の方
    法。
  58. 【請求項５８】 前記誘電体層は近似的に所定電圧以上の電圧で導電性とな
    る、請求項５７記載の方法。
  59. 【請求項５９】 前記所定電圧はセンシング電圧を上位および下位のセンシ
    ング電圧範囲に分割し、該上位のセンシング電圧範囲は前記第１の記憶部分に対
    するセンシング範囲でありかつ該下位のセンシング電圧範囲は前記第２の記憶部
    分に対するセンシング範囲であり、下位のセンシング電圧範囲は前記記憶ノード
    に格納されたデータを表すために電圧論理レベル０と電圧論理レベル１とに分割
    される、請求項５８記載の方法。
  60. 【請求項６０】 前記所定電圧は前記センシング電圧の約１／２である、請
    求項５９記載のマルチビット・トレンチキャパシタ。
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