JPH0490189A - 半導体装置、その駆動方法、その読み出し方法 - Google Patents
半導体装置、その駆動方法、その読み出し方法Info
- Publication number
- JPH0490189A JPH0490189A JP2205004A JP20500490A JPH0490189A JP H0490189 A JPH0490189 A JP H0490189A JP 2205004 A JP2205004 A JP 2205004A JP 20500490 A JP20500490 A JP 20500490A JP H0490189 A JPH0490189 A JP H0490189A
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor device
- electrode
- ferroelectric
- capacitor
- active element
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims description 111
- 238000000034 method Methods 0.000 title claims description 60
- 238000004519 manufacturing process Methods 0.000 title claims description 18
- 239000003990 capacitor Substances 0.000 claims abstract description 285
- 230000015654 memory Effects 0.000 claims abstract description 237
- 230000010287 polarization Effects 0.000 claims description 125
- 239000010408 film Substances 0.000 claims description 92
- 230000005684 electric field Effects 0.000 claims description 87
- 239000000463 material Substances 0.000 claims description 46
- 239000013078 crystal Substances 0.000 claims description 42
- 239000010409 thin film Substances 0.000 claims description 39
- 230000008859 change Effects 0.000 claims description 31
- 239000000758 substrate Substances 0.000 claims description 17
- 230000000295 complement effect Effects 0.000 claims description 16
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 13
- 238000009792 diffusion process Methods 0.000 claims description 13
- 238000007667 floating Methods 0.000 claims description 13
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 12
- 239000010410 layer Substances 0.000 claims description 11
- 239000012535 impurity Substances 0.000 claims description 8
- 238000004544 sputter deposition Methods 0.000 claims description 7
- 235000015842 Hesperis Nutrition 0.000 claims description 3
- 235000012633 Iberis amara Nutrition 0.000 claims description 3
- 239000011229 interlayer Substances 0.000 claims description 3
- 238000003980 solgel method Methods 0.000 claims description 3
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 2
- 238000005259 measurement Methods 0.000 claims description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 2
- 239000004020 conductor Substances 0.000 claims 8
- 229910008484 TiSi Inorganic materials 0.000 claims 1
- 229910052710 silicon Inorganic materials 0.000 claims 1
- 238000003860 storage Methods 0.000 abstract description 38
- 238000010030 laminating Methods 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 53
- 230000008901 benefit Effects 0.000 description 27
- 230000000694 effects Effects 0.000 description 15
- 230000002829 reductive effect Effects 0.000 description 14
- 229910002113 barium titanate Inorganic materials 0.000 description 8
- 229910052760 oxygen Inorganic materials 0.000 description 5
- 230000008569 process Effects 0.000 description 5
- 230000005855 radiation Effects 0.000 description 5
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 4
- 229910052796 boron Inorganic materials 0.000 description 4
- 230000006866 deterioration Effects 0.000 description 4
- 230000006386 memory function Effects 0.000 description 4
- 239000001301 oxygen Substances 0.000 description 4
- 230000002411 adverse Effects 0.000 description 3
- 239000012298 atmosphere Substances 0.000 description 3
- 230000015556 catabolic process Effects 0.000 description 3
- 238000005229 chemical vapour deposition Methods 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 3
- 230000006870 function Effects 0.000 description 3
- 238000010438 heat treatment Methods 0.000 description 3
- 238000001755 magnetron sputter deposition Methods 0.000 description 3
- 230000003287 optical effect Effects 0.000 description 3
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 3
- 238000002294 plasma sputter deposition Methods 0.000 description 3
- 230000002269 spontaneous effect Effects 0.000 description 3
- 229910052718 tin Inorganic materials 0.000 description 3
- 150000004703 alkoxides Chemical class 0.000 description 2
- 238000000137 annealing Methods 0.000 description 2
- 238000006243 chemical reaction Methods 0.000 description 2
- 229910052681 coesite Inorganic materials 0.000 description 2
- 229910052802 copper Inorganic materials 0.000 description 2
- 229910052906 cristobalite Inorganic materials 0.000 description 2
- 230000007547 defect Effects 0.000 description 2
- 230000001066 destructive effect Effects 0.000 description 2
- 239000003989 dielectric material Substances 0.000 description 2
- 238000009826 distribution Methods 0.000 description 2
- 238000001035 drying Methods 0.000 description 2
- 229910052742 iron Inorganic materials 0.000 description 2
- 230000014759 maintenance of location Effects 0.000 description 2
- 230000007246 mechanism Effects 0.000 description 2
- 239000000203 mixture Substances 0.000 description 2
- 229910052758 niobium Inorganic materials 0.000 description 2
- 230000002441 reversible effect Effects 0.000 description 2
- 239000000377 silicon dioxide Substances 0.000 description 2
- 235000012239 silicon dioxide Nutrition 0.000 description 2
- 229910052682 stishovite Inorganic materials 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- 229910052905 tridymite Inorganic materials 0.000 description 2
- 229910015806 BaTiO2 Inorganic materials 0.000 description 1
- 241001391944 Commicarpus scandens Species 0.000 description 1
- LFQSCWFLJHTTHZ-UHFFFAOYSA-N Ethanol Chemical compound CCO LFQSCWFLJHTTHZ-UHFFFAOYSA-N 0.000 description 1
- 101150015217 FET4 gene Proteins 0.000 description 1
- CBENFWSGALASAD-UHFFFAOYSA-N Ozone Chemical compound [O-][O+]=O CBENFWSGALASAD-UHFFFAOYSA-N 0.000 description 1
- 229910052769 Ytterbium Inorganic materials 0.000 description 1
- 125000000217 alkyl group Chemical group 0.000 description 1
- 125000004429 atom Chemical group 0.000 description 1
- 229910052793 cadmium Inorganic materials 0.000 description 1
- 230000003197 catalytic effect Effects 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 239000002131 composite material Substances 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 239000012141 concentrate Substances 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 238000006073 displacement reaction Methods 0.000 description 1
- 238000005265 energy consumption Methods 0.000 description 1
- 230000007613 environmental effect Effects 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 230000005621 ferroelectricity Effects 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 239000000446 fuel Substances 0.000 description 1
- 239000001257 hydrogen Substances 0.000 description 1
- 229910052739 hydrogen Inorganic materials 0.000 description 1
- 125000004435 hydrogen atom Chemical class [H]* 0.000 description 1
- 229910052738 indium Inorganic materials 0.000 description 1
- 230000010365 information processing Effects 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000001659 ion-beam spectroscopy Methods 0.000 description 1
- 230000001678 irradiating effect Effects 0.000 description 1
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 1
- 229910052748 manganese Inorganic materials 0.000 description 1
- 230000005055 memory storage Effects 0.000 description 1
- QSHDDOUJBYECFT-UHFFFAOYSA-N mercury Chemical compound [Hg] QSHDDOUJBYECFT-UHFFFAOYSA-N 0.000 description 1
- 229910052753 mercury Inorganic materials 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 238000002156 mixing Methods 0.000 description 1
- 229910052759 nickel Inorganic materials 0.000 description 1
- 239000003960 organic solvent Substances 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 230000002250 progressing effect Effects 0.000 description 1
- 230000001681 protective effect Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
- 229910052702 rhenium Inorganic materials 0.000 description 1
- 230000035945 sensitivity Effects 0.000 description 1
- 230000035939 shock Effects 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
- LIVNPJMFVYWSIS-UHFFFAOYSA-N silicon monoxide Chemical compound [Si-]#[O+] LIVNPJMFVYWSIS-UHFFFAOYSA-N 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
- 239000002904 solvent Substances 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
- 239000000725 suspension Substances 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
- 238000001771 vacuum deposition Methods 0.000 description 1
- 229910052725 zinc Inorganic materials 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/22—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
- G11C11/5657—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using ferroelectric storage elements
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B53/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/08—Address circuits; Decoders; Word-line control circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/14—Word line organisation; Word line lay-out
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Dram (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置、その製造方法、その駆動方法、そ
の配置方法、及びそれを用いた応用システムに関する。
の配置方法、及びそれを用いた応用システムに関する。
従来、特開昭６３−２０１９９８号公報、特開昭６４−
０６６８９７号公報、特開平１−１５８６９１号公報に
記載のように、強誘電体を絶縁層として用いた容量素子
（以下、強誘電体コンデンサとも称する。）を用いて、
記憶機能を有する半導体装置のメモリセルを構成するこ
とが知られている。
０６６８９７号公報、特開平１−１５８６９１号公報に
記載のように、強誘電体を絶縁層として用いた容量素子
（以下、強誘電体コンデンサとも称する。）を用いて、
記憶機能を有する半導体装置のメモリセルを構成するこ
とが知られている。
ここで１強誘電体コンデンサの動作について説明する。
第２図は１強誘電体の動作の特徴を表すもので、強誘電
体に印加される電界と分極の関係を表すヒステリシス曲
線を示している。第３図は、１個の強誘電体コンデンサ
３８５を通常の回路表示法により示したものである。
体に印加される電界と分極の関係を表すヒステリシス曲
線を示している。第３図は、１個の強誘電体コンデンサ
３８５を通常の回路表示法により示したものである。
いま、強誘電体コンデンサ３８５の上側の電極３８０に
下側の電極３９０に対し正の電位を与えることにより、
電界を例えば第２図の点Ａの値まで印加すると分極ＰＡ
が生じる９次に、電界をＯにすると１分極は０にはなら
ずＰＯで示された値の残留分極が生じる。体ヲこ、゛前
記と逆方向の電界を例えば点Ｂの値まで印加すると分極
は消滅する。
下側の電極３９０に対し正の電位を与えることにより、
電界を例えば第２図の点Ａの値まで印加すると分極ＰＡ
が生じる９次に、電界をＯにすると１分極は０にはなら
ずＰＯで示された値の残留分極が生じる。体ヲこ、゛前
記と逆方向の電界を例えば点Ｂの値まで印加すると分極
は消滅する。
さらに大きい逆方向の電界を点Ｃの値まで印加すると逆
方向の分極ＰＣが生じる。次に、電界を０に戻すと分極
は前記の値とは異なりＰｏとは逆方向の値Ｐ１となる。
方向の分極ＰＣが生じる。次に、電界を０に戻すと分極
は前記の値とは異なりＰｏとは逆方向の値Ｐ１となる。
次に、電界を点りの値まで印力「すると分極は消滅する
。点Ｂ及び点りの電界は抗電界と呼ばれる。さらに、再
び電界を点Ａまで印加すると分極はＰＡの値となる。従
って、電界が０の状態でＰＯとＰｌの２個の異なった残
留分極状態が存在する。このようなヒステリシス特性は
強誘電体結晶を構成する原子の相対位置の変化に起因し
ており、冷留分極は電界を印加しないかぎり時間的に変
化しない、また、ヒステリシス特性が、第２図に示すよ
うに角形に近い形状となっている場合、残留分極が存在
している状態に、例えば、抗電界未満の正または負の電
界を加えても残留分極状態は変化しない、従って、この
性能を用いて、ＰＯで示された値の残留分極状態を“Ｏ
”の状態とし、Ｐｌで示された値の残留分極状態を“１
”の状態とすると、不揮発生の記憶を行うことが可能と
なる。
。点Ｂ及び点りの電界は抗電界と呼ばれる。さらに、再
び電界を点Ａまで印加すると分極はＰＡの値となる。従
って、電界が０の状態でＰＯとＰｌの２個の異なった残
留分極状態が存在する。このようなヒステリシス特性は
強誘電体結晶を構成する原子の相対位置の変化に起因し
ており、冷留分極は電界を印加しないかぎり時間的に変
化しない、また、ヒステリシス特性が、第２図に示すよ
うに角形に近い形状となっている場合、残留分極が存在
している状態に、例えば、抗電界未満の正または負の電
界を加えても残留分極状態は変化しない、従って、この
性能を用いて、ＰＯで示された値の残留分極状態を“Ｏ
”の状態とし、Ｐｌで示された値の残留分極状態を“１
”の状態とすると、不揮発生の記憶を行うことが可能と
なる。
第４図は、上記の強誘電体コンデンサを用いたメモリセ
ルの等価回路を示している。このメモリセルは、１個の
トランジスタとそれに直列接続された１個の容量素子の
みで１ビツトのメモリセルが構成されている。そして、
メモリセルの容量素子に用いられる誘電体を強誘電体コ
ンデンサで形成している。強誘電体が残留分極を生じる
ことを利用して記憶状態を不揮発的に保持することがで
きる。以下、このような強誘電性メモリを強誘電性メモ
リと称する。
ルの等価回路を示している。このメモリセルは、１個の
トランジスタとそれに直列接続された１個の容量素子の
みで１ビツトのメモリセルが構成されている。そして、
メモリセルの容量素子に用いられる誘電体を強誘電体コ
ンデンサで形成している。強誘電体が残留分極を生じる
ことを利用して記憶状態を不揮発的に保持することがで
きる。以下、このような強誘電性メモリを強誘電性メモ
リと称する。
従来の強誘電性メモリは、メモリ容量を増大しかつビッ
トコストを低減するという半導体記憶装置において最も
重要な課題について配慮が十分ではなかった。つまり、
メモリセルの不揮発化が可能となるものの、メモリセル
の占める面積縮小さらにはビットコストを低減すること
については配慮されていないかった。
トコストを低減するという半導体記憶装置において最も
重要な課題について配慮が十分ではなかった。つまり、
メモリセルの不揮発化が可能となるものの、メモリセル
の占める面積縮小さらにはビットコストを低減すること
については配慮されていないかった。
また、上記従来の俸誘蝋性メモリでは記憶状態を読み出
す際に強誘電体コンデンサの分極状態を反転させること
により破壊的に読呂すという駆動方法を用いていた。こ
のため、動作時の消費電流が増大するという問題があっ
た。また、動作時の分極反転回数が極めて多くなるため
、強誘電体の材料劣化を招き、強誘電体コンデンサの寿
命が短くなるという問題があった。
す際に強誘電体コンデンサの分極状態を反転させること
により破壊的に読呂すという駆動方法を用いていた。こ
のため、動作時の消費電流が増大するという問題があっ
た。また、動作時の分極反転回数が極めて多くなるため
、強誘電体の材料劣化を招き、強誘電体コンデンサの寿
命が短くなるという問題があった。
また、従来の強誘電性メモリでは、強誘電体コンデンサ
のヒステリシス特性を有効に活用し、不揮発生の半導体
記憶装置を高い信頼性で実現する点及び高い歩留で形成
する点について配慮が十分でなかった。
のヒステリシス特性を有効に活用し、不揮発生の半導体
記憶装置を高い信頼性で実現する点及び高い歩留で形成
する点について配慮が十分でなかった。
また、上記従来の強誘電性メモリでは、その製造工程に
ついての配慮が不十分であった。
ついての配慮が不十分であった。
また、上記従来の強誘電性メモリでは、強誘電体コンデ
ンサの状態は電界を印加して電位の変化を検知しない限
り読出し不可能であったため、素子動作の制御性が悪い
という問題があった。
ンサの状態は電界を印加して電位の変化を検知しない限
り読出し不可能であったため、素子動作の制御性が悪い
という問題があった。
本発明の目的は、メモリ容量を増大できるメモリとして
機能する半導体を提供することにある。
機能する半導体を提供することにある。
本発明の他の目的は、メモリ容量を増大できるメモリと
して機能する半導体装置に適切な駆動方法を提供するこ
とにある。
して機能する半導体装置に適切な駆動方法を提供するこ
とにある。
本発明の更に他の目的は、メモリ容量を増大できるメモ
リとして機能する半導体装置に適切な構造を提供するこ
とにある。
リとして機能する半導体装置に適切な構造を提供するこ
とにある。
本発明の更に他の目的は、メモリとして機能する半導体
装置の消費電流を小さくし、強誘電体コンデンサの寿命
を長くするのに好適な改良された半導体装置を提供する
ことにある。
装置の消費電流を小さくし、強誘電体コンデンサの寿命
を長くするのに好適な改良された半導体装置を提供する
ことにある。
本発明の更に他の目的は、消費電流を小さくするのに好
適な改良された半導体装置の駆動方法を提供することに
ある。
適な改良された半導体装置の駆動方法を提供することに
ある。
本発明の更に他の目的は、強誘電体コンデンサの寿命を
長くするのに好適な改良された強誘電体コンデンサを有
する半導体装置を提供することにある。
長くするのに好適な改良された強誘電体コンデンサを有
する半導体装置を提供することにある。
本発明の更に他の目的は、上記半導体装置を用いるに好
適なシステムを提供することにある。
適なシステムを提供することにある。
上記した本発明の目的を達成するための本発明の特徴点
を以下述べる。
を以下述べる。
記憶容量の大幅な増大を可能とする上記目的を達成する
ために、一方の電極が共通接続された少なくとも２個の
容量素子と、前記一方の電極に接続された能動素子と、
前記容量素子の他方の電極に各々接続された駆動線と、
前記能動素子への制御信号を印加する手段と、前記能動
素子の入力及び出力信号を伝達する手段とを具備した半
導体装置を提供する。
ために、一方の電極が共通接続された少なくとも２個の
容量素子と、前記一方の電極に接続された能動素子と、
前記容量素子の他方の電極に各々接続された駆動線と、
前記能動素子への制御信号を印加する手段と、前記能動
素子の入力及び出力信号を伝達する手段とを具備した半
導体装置を提供する。
より具体的には、２個以上の強誘電体コンデンサと、こ
れらのコンデンサの一方の電極が共通化された部分に電
荷信号を入出力する電極が接続された１個の選択トラン
ジスタと、前記２個以上の強誘電体コンデンサの他方の
電極に各々接続されたプレート線と、前記選択トランジ
スタの他の電荷信号を入出力する電極に接続された電荷
信号を受けるビット線と、前記選択トランジスタの電荷
信号の入出力を制御する電極に接続されたワード線とに
よってメモリセルの構成をしたものである。
れらのコンデンサの一方の電極が共通化された部分に電
荷信号を入出力する電極が接続された１個の選択トラン
ジスタと、前記２個以上の強誘電体コンデンサの他方の
電極に各々接続されたプレート線と、前記選択トランジ
スタの他の電荷信号を入出力する電極に接続された電荷
信号を受けるビット線と、前記選択トランジスタの電荷
信号の入出力を制御する電極に接続されたワード線とに
よってメモリセルの構成をしたものである。
また、上記他の目的の記憶容量の大幅な増大を可能とす
る構成の改良された駆動方法とは、上記の複数個の強誘
電体コンデンサのうち選択された１個の状態を読み書き
する際に、他の強誘電体コンデンサの各々独立したプレ
ート線ないしはビット線は適宜に選定された電位にプリ
チャージされたフローティング状態にしたものである。
る構成の改良された駆動方法とは、上記の複数個の強誘
電体コンデンサのうち選択された１個の状態を読み書き
する際に、他の強誘電体コンデンサの各々独立したプレ
ート線ないしはビット線は適宜に選定された電位にプリ
チャージされたフローティング状態にしたものである。
さらにまた、上記他の目的の記憶容量の大幅な増大を可
能とする構成の改良された構造を構成するために、複数
個の強誘電体コンデンサを選択トランジスタが形成され
た基板上に積層して形成したものである。
能とする構成の改良された構造を構成するために、複数
個の強誘電体コンデンサを選択トランジスタが形成され
た基板上に積層して形成したものである。
さらにまた、上記他の目的の消費電流を小さくし強誘電
体コンデンサの寿命を長くするのに好適な改良された構
成を達成するために、１個の強誘電体コンデンサと、前
記強誘電体コンデンサの一方の電極に電荷を入出力する
電極が接続された選択トランジスタと、前記強誘電体コ
ンデンサの電極と前記選択トランジスタの電荷を入出力
する電極とが接続された部分に７方の電極が接続された
常誘電性のコンデンサと、前記強誘電体コンデンサの他
方の電極に接続されたプレート線と、前記選択トランジ
スタの電荷を入出力する他方の電極に接続されたビット
線と、前記選択トランジスタの電荷の入出力を制御する
電極に接続されたワード線と、前記常誘電性のコンデン
サの他方の電極に接続された基準線とによってメモリセ
ルを構成したものである。
体コンデンサの寿命を長くするのに好適な改良された構
成を達成するために、１個の強誘電体コンデンサと、前
記強誘電体コンデンサの一方の電極に電荷を入出力する
電極が接続された選択トランジスタと、前記強誘電体コ
ンデンサの電極と前記選択トランジスタの電荷を入出力
する電極とが接続された部分に７方の電極が接続された
常誘電性のコンデンサと、前記強誘電体コンデンサの他
方の電極に接続されたプレート線と、前記選択トランジ
スタの電荷を入出力する他方の電極に接続されたビット
線と、前記選択トランジスタの電荷の入出力を制御する
電極に接続されたワード線と、前記常誘電性のコンデン
サの他方の電極に接続された基準線とによってメモリセ
ルを構成したものである。
さらにまた、上記他の目的の消費電流を小さくし強誘電
体コンデンサの寿命を長くするのに好適な改良された構
成の駆動方法を達成するために、選択された強誘電体コ
ンデンサの読出しは、強誘電体コンデンサと常誘電性の
コンデンサの電圧分担と、これらのコンデンサの間の電
極とビット線とのチャージシュアによって行われるよう
にしたものである。あるいは、読出し時の電圧を書込み
時より小さくしたものである。
体コンデンサの寿命を長くするのに好適な改良された構
成の駆動方法を達成するために、選択された強誘電体コ
ンデンサの読出しは、強誘電体コンデンサと常誘電性の
コンデンサの電圧分担と、これらのコンデンサの間の電
極とビット線とのチャージシュアによって行われるよう
にしたものである。あるいは、読出し時の電圧を書込み
時より小さくしたものである。
さらにまた、上記更に他の目的の改良された強誘電体コ
ンデンサの構成を達成するために、強誘電体結晶の分極
軸は電界印加方向と平行にしたものである。
ンデンサの構成を達成するために、強誘電体結晶の分極
軸は電界印加方向と平行にしたものである。
さらにまた、強誘電体コンデンサは強誘電体膜と常誘電
性の絶縁膜との積層構造としたものである。
性の絶縁膜との積層構造としたものである。
本発明の更に他の特徴点は、上記半導体装置を半導体デ
ィスク装置、半導体メモリカード、コンピュータ、スー
パーコンピュータ、大型コンピュータ、汎用コンピュー
タ、中型コンピュータ、小型コンピュータ、ワークステ
ーション、パーソナルコンピュータ、ポータブルコンピ
ュータ、ノート型コンピュータ、ブック型コンピュータ
等のＯＡ製品、ゲームシステム、卓上電子計算機、電子
手帳、オーディオ、ビデオシステム、家庭用電気製品、
計測システム、自動車用、航空機用２人工衛星用、また
はロケット用制御システムへ用いることにある。
ィスク装置、半導体メモリカード、コンピュータ、スー
パーコンピュータ、大型コンピュータ、汎用コンピュー
タ、中型コンピュータ、小型コンピュータ、ワークステ
ーション、パーソナルコンピュータ、ポータブルコンピ
ュータ、ノート型コンピュータ、ブック型コンピュータ
等のＯＡ製品、ゲームシステム、卓上電子計算機、電子
手帳、オーディオ、ビデオシステム、家庭用電気製品、
計測システム、自動車用、航空機用２人工衛星用、また
はロケット用制御システムへ用いることにある。
本発明の、記憶容量の大幅な増大を可能とする構成を達
成するために提示されたメモリセル構成の複数個の強誘
電体コンデンサは、それぞれ２個の分極状態のうち選択
された１個の状態を占めている。これらの強誘電体コン
デンサのうち選択された１個は、他の選択されていない
強誘電体コンデンサの分極状態を変化させることなしに
書込み及び読出しができる。従って、各々の強誘電体コ
ンデンサに１ビット分の情報を記憶することが可能にな
る。すなわち、前記構成の１個のメモリセルに強誘電体
コンデンサの個数に相当するビット数の情報を記憶する
ことができる。いわば、多ビツト強誘電性メモリが実現
できる。後述するように、上記複数個の強誘電体コンデ
ンサ及びこれら各々に接続した電極は容易に立体的に積
層することができる。従って、従来の時間−の面積の１
個のメモリセルで複数の情報を記憶できるため、従来と
同一の加工技術で記憶素子の大容量化が可能となり、ビ
ットコストを大幅に低減できる。
成するために提示されたメモリセル構成の複数個の強誘
電体コンデンサは、それぞれ２個の分極状態のうち選択
された１個の状態を占めている。これらの強誘電体コン
デンサのうち選択された１個は、他の選択されていない
強誘電体コンデンサの分極状態を変化させることなしに
書込み及び読出しができる。従って、各々の強誘電体コ
ンデンサに１ビット分の情報を記憶することが可能にな
る。すなわち、前記構成の１個のメモリセルに強誘電体
コンデンサの個数に相当するビット数の情報を記憶する
ことができる。いわば、多ビツト強誘電性メモリが実現
できる。後述するように、上記複数個の強誘電体コンデ
ンサ及びこれら各々に接続した電極は容易に立体的に積
層することができる。従って、従来の時間−の面積の１
個のメモリセルで複数の情報を記憶できるため、従来と
同一の加工技術で記憶素子の大容量化が可能となり、ビ
ットコストを大幅に低減できる。
上記の選択されていない強誘電体コンデンサの電極の電
位についてさらに述べると、前記の構成によって、選択
されない強誘電体コンデンサには選択された強誘電体コ
ンデンサより小さい電位しか加わらないようになる。す
なわち、選択された強誘電体コンデンサに電圧ｖＯを加
えて読み書きする際に、選択されていない強誘電体コン
デンサのいずれにもこれと同一の電位は印加されず、直
列に接続された複数個の選択されていない強誘電体コン
デンサ群にこの電圧Ｖｏが加わることになる。従って、
１個の選択されていない強誘電体コンデンサには上記の
ｖＯより小さい値の電圧しか加わらない。このため、強
誘電体コンデンサのヒステリシス特性が角形、より具体
的には、少なくとも電圧ｖＯが印加されねば分極状態が
変化しない強誘電体コンデンサのヒステリシス特性に制
御されるならば、選択されていない強誘電体コンデンサ
の分極状態は本化しない。
位についてさらに述べると、前記の構成によって、選択
されない強誘電体コンデンサには選択された強誘電体コ
ンデンサより小さい電位しか加わらないようになる。す
なわち、選択された強誘電体コンデンサに電圧ｖＯを加
えて読み書きする際に、選択されていない強誘電体コン
デンサのいずれにもこれと同一の電位は印加されず、直
列に接続された複数個の選択されていない強誘電体コン
デンサ群にこの電圧Ｖｏが加わることになる。従って、
１個の選択されていない強誘電体コンデンサには上記の
ｖＯより小さい値の電圧しか加わらない。このため、強
誘電体コンデンサのヒステリシス特性が角形、より具体
的には、少なくとも電圧ｖＯが印加されねば分極状態が
変化しない強誘電体コンデンサのヒステリシス特性に制
御されるならば、選択されていない強誘電体コンデンサ
の分極状態は本化しない。
前記の記憶容量の大幅な増大を可能とする構成の駆動方
法によると、本発明の利点はさらに明確になる。すなわ
ち、上記複数個の直列接続された強誘電体コンデンサの
間の電極にプリチャージを適宜に行ってフローティング
状態とすることにより容量値の差による電圧Φ６偏在を
なくし、電圧の分担を制御できる。従って、選択されて
いない強誘電体コンデンサに加わる電圧はＶｏの２分の
１以下にすることが可能である。これによって、選択さ
れていない強誘電体コンデンサの分極状態はさらに変化
しにくくなる。
法によると、本発明の利点はさらに明確になる。すなわ
ち、上記複数個の直列接続された強誘電体コンデンサの
間の電極にプリチャージを適宜に行ってフローティング
状態とすることにより容量値の差による電圧Φ６偏在を
なくし、電圧の分担を制御できる。従って、選択されて
いない強誘電体コンデンサに加わる電圧はＶｏの２分の
１以下にすることが可能である。これによって、選択さ
れていない強誘電体コンデンサの分極状態はさらに変化
しにくくなる。
本発明の記憶容量の大幅な増大を可能とする構成及び駆
動方法による上記作用を更に他の観点で表現するならば
、交差する２本のラインで指定される部分に、更に他の
１本以上のラインを接続して上記交差部に２個以上の記
憶内容を存在させるものということができる。
動方法による上記作用を更に他の観点で表現するならば
、交差する２本のラインで指定される部分に、更に他の
１本以上のラインを接続して上記交差部に２個以上の記
憶内容を存在させるものということができる。
あるいはまた、結晶構造の変化によって記憶状態が指定
される素子と、電荷の移動を制御する素子を組み合わせ
ることにより、情報を保持するものである。
される素子と、電荷の移動を制御する素子を組み合わせ
ることにより、情報を保持するものである。
本発明の記憶容量の大幅な増大を可能とする前記の構造
においては、１個の記憶情報を保持する１個の強誘電体
コンデンサが半導体基板上に形成されたトランジスタに
積層されているため、従来、１個の記憶情報を保持する
１個のメモリセルが占めていた面積と同一の面積に、複
数ビットの記憶情報を保持する１個のメモリセルが存在
することになり、記憶素子の容量の著しい増加が可能と
なる。
においては、１個の記憶情報を保持する１個の強誘電体
コンデンサが半導体基板上に形成されたトランジスタに
積層されているため、従来、１個の記憶情報を保持する
１個のメモリセルが占めていた面積と同一の面積に、複
数ビットの記憶情報を保持する１個のメモリセルが存在
することになり、記憶素子の容量の著しい増加が可能と
なる。
本発明の目的のひとつである記憶容量の大幅な増大は、
上記と異なる方法でも実現することが可能である。この
方法では、強誘電体の残留分極が消滅する電界、すなわ
ち、第２図の点ＣまたはＤで示される抗電界の値を異な
らせた複数個の強誘電体コンデンサを用いるものである
。すなわち、抗電界の異なる複数個の強誘電体コンデン
サと。
上記と異なる方法でも実現することが可能である。この
方法では、強誘電体の残留分極が消滅する電界、すなわ
ち、第２図の点ＣまたはＤで示される抗電界の値を異な
らせた複数個の強誘電体コンデンサを用いるものである
。すなわち、抗電界の異なる複数個の強誘電体コンデン
サと。
前記複数個の強誘電体コンデンサの一方の電極が接続さ
れ共通化された部分に電荷を入出力する電極を接続され
たトランジスタと、前記複数個の強誘電体コンデンサの
他方の電極が共通化されていない電極に独立に接続され
たプレート線と、前記トランジスタの電荷を入出力する
他方の電極に接続されたビット線と、前記トランジスタ
の電荷の入出力を制御する電極に接続されたワード線と
で構成されるメモリセルとす墨ものである。複数個の強
誘電体コンデンサは抗電界の値が異なるため、ある一定
の電界に対しその値より抗電界の小さいコンデンサのみ
が分極反転し、他は変化しない。
れ共通化された部分に電荷を入出力する電極を接続され
たトランジスタと、前記複数個の強誘電体コンデンサの
他方の電極が共通化されていない電極に独立に接続され
たプレート線と、前記トランジスタの電荷を入出力する
他方の電極に接続されたビット線と、前記トランジスタ
の電荷の入出力を制御する電極に接続されたワード線と
で構成されるメモリセルとす墨ものである。複数個の強
誘電体コンデンサは抗電界の値が異なるため、ある一定
の電界に対しその値より抗電界の小さいコンデンサのみ
が分極反転し、他は変化しない。
従って、ある電界の値を複数のレベルの分極状態の一つ
として記憶される。すなわち従来１個のメモリセルでＨ
ｉｇｈとＬｏ％Ｉの２個のレベルしか記憶できなかった
のに対し、３個以上の複数のレベルが記憶できることに
なり、記憶容量の増大が可能となるものである。この場
合、いわば多値強誘電性メモリが実現できる。
として記憶される。すなわち従来１個のメモリセルでＨ
ｉｇｈとＬｏ％Ｉの２個のレベルしか記憶できなかった
のに対し、３個以上の複数のレベルが記憶できることに
なり、記憶容量の増大が可能となるものである。この場
合、いわば多値強誘電性メモリが実現できる。
本発明の目的のひとつである記憶容量の大幅な増大は、
さらに上記と異なる方法でも実現することが可能である
。この方法では、１個の強誘電体コンデンサと、前記強
誘電体コンデンサの一方の電極に電荷を入出力する電極
が接続されたトランジスタと、前記強誘電体コンデンサ
の他方の電極に接続されたプレート線と、前記トランジ
スタの電荷を入出力する他方の電極に接続されたビット
線と、前記トランジスタの電荷の入出力を制御する電極
に接続されたワード線とで構成されるメモリセルとし、
電界の値を１個の強誘電体コンデンサの複数個の残留分
極の値で記憶するものである。
さらに上記と異なる方法でも実現することが可能である
。この方法では、１個の強誘電体コンデンサと、前記強
誘電体コンデンサの一方の電極に電荷を入出力する電極
が接続されたトランジスタと、前記強誘電体コンデンサ
の他方の電極に接続されたプレート線と、前記トランジ
スタの電荷を入出力する他方の電極に接続されたビット
線と、前記トランジスタの電荷の入出力を制御する電極
に接続されたワード線とで構成されるメモリセルとし、
電界の値を１個の強誘電体コンデンサの複数個の残留分
極の値で記憶するものである。
強誘電体コンデンサが第２図のヒステリシス特性を有す
るとし、分極状態がＰＯとしたとき、負の電界を印加す
るとその値に応じて分極は変化する。
るとし、分極状態がＰＯとしたとき、負の電界を印加す
るとその値に応じて分極は変化する。
そこで、ある値の電界を印加した後に電界をＯに戻すと
分極値は第２図のヒステリシス曲線からはずれて電界に
対応した値がそのまま残留される。
分極値は第２図のヒステリシス曲線からはずれて電界に
対応した値がそのまま残留される。
すなわち、印加する電界値がその値に応じてＰＯとＰｌ
の間の任意の値の残留分極として記憶される。すなわち
上記と同様に、従来１個のメモリセルでＨｉｇｈとＬｏ
ｗの２個のレベルしか記憶できなかったのに対し、３個
以上の複数のレベルが記憶できることになり、記憶容量
の増大が可能となるものである。この場合も、多値強誘
電性メモリが実現できる。
の間の任意の値の残留分極として記憶される。すなわち
上記と同様に、従来１個のメモリセルでＨｉｇｈとＬｏ
ｗの２個のレベルしか記憶できなかったのに対し、３個
以上の複数のレベルが記憶できることになり、記憶容量
の増大が可能となるものである。この場合も、多値強誘
電性メモリが実現できる。
本発明における他の目的の消費電流を小さくし強誘電体
コンデンサの寿命を長くするため提示された構成はその
駆動方法が明示されることによってその作用及び利点が
明確上なる。すなわち、前出の強誘電体コンデンサの読
出し法においては、強誘電体コンデンサと常誘電性のコ
ンデンサの容量を適宜に設定して、読出し用の電圧を適
宜に分担する。これにより、強誘電体コンデンサに読出
し時に加わる電圧を著しく小さくする。また、この際に
分極状態に応じて生じた電位を、ワード線がＯＮになっ
た後に、あらかじめ適宜にプリチャージされたビット線
とのチャージシュアによってビット線の電位変化として
検出し、情報を読出す。
コンデンサの寿命を長くするため提示された構成はその
駆動方法が明示されることによってその作用及び利点が
明確上なる。すなわち、前出の強誘電体コンデンサの読
出し法においては、強誘電体コンデンサと常誘電性のコ
ンデンサの容量を適宜に設定して、読出し用の電圧を適
宜に分担する。これにより、強誘電体コンデンサに読出
し時に加わる電圧を著しく小さくする。また、この際に
分極状態に応じて生じた電位を、ワード線がＯＮになっ
た後に、あらかじめ適宜にプリチャージされたビット線
とのチャージシュアによってビット線の電位変化として
検出し、情報を読出す。
これによって１強誘電体コンデンサの読出し時には分極
状態が反転しないため消費電流が小さくなり、また分極
反転回数が従来より少ないため強誘電体コンデンサの寿
命が長くなる。また、単に読出し時の電圧を書込み時よ
り小さくすることにより強誘電体コンデンサに読出し時
に加わる電圧を著しく小さくすることもできる。このた
め、読出し時の電圧を小さくするだけでも上記の作用が
得られる。さらに、常誘電性コンデンサを用いない場合
でも、読出し電界を強誘電体の抗電界未満とすることに
より、分極反転を生じさせることなく、情報を読出す作
用が得られる。
状態が反転しないため消費電流が小さくなり、また分極
反転回数が従来より少ないため強誘電体コンデンサの寿
命が長くなる。また、単に読出し時の電圧を書込み時よ
り小さくすることにより強誘電体コンデンサに読出し時
に加わる電圧を著しく小さくすることもできる。このた
め、読出し時の電圧を小さくするだけでも上記の作用が
得られる。さらに、常誘電性コンデンサを用いない場合
でも、読出し電界を強誘電体の抗電界未満とすることに
より、分極反転を生じさせることなく、情報を読出す作
用が得られる。
本発明の改良された強誘電体コンデンサの構成を達成す
るために提示された構造によると、強誘電体結晶の分極
軸が電界印加方向と平行になっている。このため、電界
印加時に強誘電体結晶表面に現われる電荷密度が大きく
なる。すなわち、残留分極の値が大きくなる。また、電
界印加方向に垂直で電界印加に依存しない分極成分が少
ないため、電界印加による分極反転の制御性並びに感度
が良くなる。言い替えれば、強誘電体コンデンサのヒス
テリシス特性の制御性が著しく向上する。
るために提示された構造によると、強誘電体結晶の分極
軸が電界印加方向と平行になっている。このため、電界
印加時に強誘電体結晶表面に現われる電荷密度が大きく
なる。すなわち、残留分極の値が大きくなる。また、電
界印加方向に垂直で電界印加に依存しない分極成分が少
ないため、電界印加による分極反転の制御性並びに感度
が良くなる。言い替えれば、強誘電体コンデンサのヒス
テリシス特性の制御性が著しく向上する。
従って、均一性、再現性、及び制御性に優れた素子が得
られることになる。また、強誘電体コンデンサの構造を
、たとえば、電極／常誘電性絶縁膜／強誘電体膜／常誘
電体絶縁膜／電極という構造にすると、電極と強誘電体
膜が直接液していないため、素子形成時の熱処理による
強誘電体材料と電極との反転が避けられ、耐圧劣化など
の不良を防止できる。また、膜質の優れた常誘電性絶縁
膜が積層されていることにより、強誘電体コンデンサ全
体を通して流れるリーク電流が低減でき、各電極部の電
位の制御性及び均一性が良好になる。
られることになる。また、強誘電体コンデンサの構造を
、たとえば、電極／常誘電性絶縁膜／強誘電体膜／常誘
電体絶縁膜／電極という構造にすると、電極と強誘電体
膜が直接液していないため、素子形成時の熱処理による
強誘電体材料と電極との反転が避けられ、耐圧劣化など
の不良を防止できる。また、膜質の優れた常誘電性絶縁
膜が積層されていることにより、強誘電体コンデンサ全
体を通して流れるリーク電流が低減でき、各電極部の電
位の制御性及び均一性が良好になる。
さらに、膜厚を適宜設定することにより、強誘電体膜に
かかる電圧を制御できるため、強誘電体コンデンサとし
ての抗電界の値及び動作時の印加電界を動作電圧に適用
するように制御できる。
かかる電圧を制御できるため、強誘電体コンデンサとし
ての抗電界の値及び動作時の印加電界を動作電圧に適用
するように制御できる。
本発明の更に他の改良されたメモリセル構成を達成する
ために提示された構造によると、メモリセルは少なくと
も１個のトランジスタで構成されているためメモリセル
の占める面積は従来より小さくなる。従って、メモリ容
量の増大が可能となる。また、強誘電体の分極状態がト
ランジスタのＯＮまたはＯＦＦ状態として記憶されるた
め、読や出しの際に強誘電体に電界を印加しなくても記
憶状態を検知できる。従って、素子動作の制御性が良好
になる。
ために提示された構造によると、メモリセルは少なくと
も１個のトランジスタで構成されているためメモリセル
の占める面積は従来より小さくなる。従って、メモリ容
量の増大が可能となる。また、強誘電体の分極状態がト
ランジスタのＯＮまたはＯＦＦ状態として記憶されるた
め、読や出しの際に強誘電体に電界を印加しなくても記
憶状態を検知できる。従って、素子動作の制御性が良好
になる。
本発明の上記した特徴点及びその他の特徴点については
、以下の記載及び図面により、より明確とされる。
、以下の記載及び図面により、より明確とされる。
以下、本発明の実施例を図面を用いて説明する。
〔実施例１〕
第１図は、本発明の記憶容量の大幅な増大を可能とする
構成の一実施例であり、１個のメモリセルの等価回路を
示したものである。本実施例では選択トランジスタとし
て電界効果トランジスタ（ＭＯＳＦＥＴ）が用いられた
場合を示している。
構成の一実施例であり、１個のメモリセルの等価回路を
示したものである。本実施例では選択トランジスタとし
て電界効果トランジスタ（ＭＯＳＦＥＴ）が用いられた
場合を示している。
ＭＯＳＦＥＴＩ １１のソース（またはドレイン）電極
に４個の強誘電体コンデンサ１１２，１１３゜１１４．
１１５の一方の電極が接続され共通電極部３０５となっ
ている。
に４個の強誘電体コンデンサ１１２，１１３゜１１４．
１１５の一方の電極が接続され共通電極部３０５となっ
ている。
第１図では、説明の一例として、強誘電体コンデンサは
４個としているが、記憶容量の増大を可能とする目的の
ためには、２個以上で有れば良い。
４個としているが、記憶容量の増大を可能とする目的の
ためには、２個以上で有れば良い。
各々のコンデンサの他方の電極はそれぞれ独立にプレー
ト線１１６，１１７，１１８，１１９に接続されている
。ＭＯＳＦＥＴ １１１の他方のソース（またはドレイ
ン）電極はビット線１２０（ＢＬ）に、更にＭＯＳＦＥ
Ｔ １１１のゲート電極はワード線１２１（Ｗ Ｌ ）
に接続される。プレート線１１６，１１７゜１１８．１
１９は第１図においてはワード線１２１（Ｗ Ｌ ）と
平行に示されているが、本実施例の一つとして実際半導
体装置における素子配列においても平行又は略平行とし
てよい。
ト線１１６，１１７，１１８，１１９に接続されている
。ＭＯＳＦＥＴ １１１の他方のソース（またはドレイ
ン）電極はビット線１２０（ＢＬ）に、更にＭＯＳＦＥ
Ｔ １１１のゲート電極はワード線１２１（Ｗ Ｌ ）
に接続される。プレート線１１６，１１７゜１１８．１
１９は第１図においてはワード線１２１（Ｗ Ｌ ）と
平行に示されているが、本実施例の一つとして実際半導
体装置における素子配列においても平行又は略平行とし
てよい。
後述するように、強誘電体コンデンサ及びプレート線を
積層することによってメモリセル１個あたりの素子数及
び配線数が多くなってもメモリセル１個の占める面積は
増加を抑えることが出来る。
積層することによってメモリセル１個あたりの素子数及
び配線数が多くなってもメモリセル１個の占める面積は
増加を抑えることが出来る。
本実施例の構成における素子の動作を明らかにするため
に、さらに隣接又は近接する他のメモリセルも含めて第
５図に示す。第５図には第１図に示した回路のメモリセ
ルが８個示されている。
に、さらに隣接又は近接する他のメモリセルも含めて第
５図に示す。第５図には第１図に示した回路のメモリセ
ルが８個示されている。
ここで説明の都合上、メモリセルは８個としたが、実際
の素子においてはさらに多数のセルが配置されているこ
とはいうまでもない。
の素子においてはさらに多数のセルが配置されているこ
とはいうまでもない。
各メモリセルの１単位はそれぞれ破線で囲まれた部分３
０１，３０２，３０３，３０４、および、３４１．３４
２，３４３，３４４で示される。メモリセル３４１，３
４２，３４３，３４４は単に破線による枠のみ示されて
いるが、その詳細な構造は、＋ｔ％ｌＪセル３０１，３
０２，３０３，３０４と同一であり、ビット線、ワード
線、プレート線が同様に接続されている。ここで、１個
のメモリセルは１ビツトではなく、本実施例の場合４ビ
ツトとなることを改めて注意しておく。
０１，３０２，３０３，３０４、および、３４１．３４
２，３４３，３４４で示される。メモリセル３４１，３
４２，３４３，３４４は単に破線による枠のみ示されて
いるが、その詳細な構造は、＋ｔ％ｌＪセル３０１，３
０２，３０３，３０４と同一であり、ビット線、ワード
線、プレート線が同様に接続されている。ここで、１個
のメモリセルは１ビツトではなく、本実施例の場合４ビ
ツトとなることを改めて注意しておく。
第５図にはさらにダミーメモリセルも示されている。ダ
ミーメモリセル３５１，３５２，３５３゜３５４も枠の
み示されているがその回路構成は第４図と同一である。
ミーメモリセル３５１，３５２，３５３゜３５４も枠の
み示されているがその回路構成は第４図と同一である。
また、ダミーメモリセル内の強誘電体コンデンサの容量
値は、例えば、メモリセル内の１個の強誘電体コンデン
サの容量（ビット容量）より大きい値とされる。また、
ダミーセル内の強誘電体コンデンサの分極状態は、例え
ば、常に“Ｏ”とされる６メモリセル３０１，３０２は
共通のビット線１２０に接続され、ビット線１２０の端
部にはセンス増幅器３１１が接続されている。また、メ
モリセル３４１，３４２は共通のビット線１２５に接続
され、その端部にはセンス増幅器３１１が接続される。
値は、例えば、メモリセル内の１個の強誘電体コンデン
サの容量（ビット容量）より大きい値とされる。また、
ダミーセル内の強誘電体コンデンサの分極状態は、例え
ば、常に“Ｏ”とされる６メモリセル３０１，３０２は
共通のビット線１２０に接続され、ビット線１２０の端
部にはセンス増幅器３１１が接続されている。また、メ
モリセル３４１，３４２は共通のビット線１２５に接続
され、その端部にはセンス増幅器３１１が接続される。
同様に、メモリセル３０３，３０４は共通の°ビット線
１２２に、メモリセル３４３，３４４は共通のビット線
１２６に接続され、その端部にはセンス増幅器３１２が
接続される。ビット線１２０と１２５、及び、１２２と
１２６はそれぞれ互いに相補的な対となっている。また
、メモリセル３０１，３０３は共通のワード線１２１に
、メモリセル３０２，３０４は共通のワード線１２３に
、メモリセル３４１゜３４３は共通のワード線１２７に
、メモリセル３４２．３４４は共通のワード線１２８に
接続されている。ワード線１２１と１２７、及び、ワー
ド線１２３と１２８と隣接していると考えてよい。
１２２に、メモリセル３４３，３４４は共通のビット線
１２６に接続され、その端部にはセンス増幅器３１２が
接続される。ビット線１２０と１２５、及び、１２２と
１２６はそれぞれ互いに相補的な対となっている。また
、メモリセル３０１，３０３は共通のワード線１２１に
、メモリセル３０２，３０４は共通のワード線１２３に
、メモリセル３４１゜３４３は共通のワード線１２７に
、メモリセル３４２．３４４は共通のワード線１２８に
接続されている。ワード線１２１と１２７、及び、ワー
ド線１２３と１２８と隣接していると考えてよい。
同様にまた。ワード線方向に配列されたメモリセルはそ
れぞれ共通のプレート線に接続されている。
れぞれ共通のプレート線に接続されている。
また、各ビット線にはダミーメモリセルが接続されてい
る。ダミーメモリセル３５１，３５３は共通のダミーワ
ード線１５２に、３５２，３５４は共通のダミーワード
線１５１に接続されている。
る。ダミーメモリセル３５１，３５３は共通のダミーワ
ード線１５２に、３５２，３５４は共通のダミーワード
線１５１に接続されている。
ワード線（又はダミーワード線）とビット線との交差部
にメモリセルあるいはダミーメモリセルが存在している
場合は、これに隣接する相補的なビット線とワード線（
又はダミーワード線）との交差部にはメモリセルあるい
はダミーメモリセルは存在していない。ワード線１２１
または１２３が選択されるときは同時にダミーワード線
１５１が選択される。また、ワード線１２７または１２
８が選択されるときは同時にダミーワード線１５２が選
択される。こうしであるメモリセルが選択されたときは
、このメモリセルが接続されたビット線と相補的なビッ
ト線に接続されたダミーメモリセルが同時に選択される
ことになる。また、各ビット線にはビット線容量がそれ
ぞれ等価的に接続されている。ビット線容量は通常ビッ
ト容量に比べて十分大きい。また、各プレート線にはプ
レート線容量がそれぞれ等価的に接続されている。プレ
ート線容量はビット容量に比べて例えば十分水さいよう
に設定される。
にメモリセルあるいはダミーメモリセルが存在している
場合は、これに隣接する相補的なビット線とワード線（
又はダミーワード線）との交差部にはメモリセルあるい
はダミーメモリセルは存在していない。ワード線１２１
または１２３が選択されるときは同時にダミーワード線
１５１が選択される。また、ワード線１２７または１２
８が選択されるときは同時にダミーワード線１５２が選
択される。こうしであるメモリセルが選択されたときは
、このメモリセルが接続されたビット線と相補的なビッ
ト線に接続されたダミーメモリセルが同時に選択される
ことになる。また、各ビット線にはビット線容量がそれ
ぞれ等価的に接続されている。ビット線容量は通常ビッ
ト容量に比べて十分大きい。また、各プレート線にはプ
レート線容量がそれぞれ等価的に接続されている。プレ
ート線容量はビット容量に比べて例えば十分水さいよう
に設定される。
素子動作をよりよく理解するために、まず、第６図に書
き込み動作波形を示す。まず、待機時にはワード線はＯ
ＦＦであり、共通電極部３０５゜３０６．３０７，３０
５等はほぼフローティング状態にある。この時、すべて
のプレート線は、例えば、接地電位となっている。この
ため、すべての強誘電体コンデンサには電位は加わらず
、分極状態は保持される。ここで第５図に示したメモリ
セル３０１にのみ注目し、強誘電体コンデンサ１１２に
たとえば０”情報を書き込む場合、時刻Ｔ１にプレート
線１１６に書き込み電圧Ｖｏを印加しく第６図にＰＬと
して示した。）、同時にその他のプレート線には例えば
Ｖ ｏ ／ ２の電圧を加える（第６図にＰＬ’ とし
て示した。）。その他のプレート線（ＰＬ’）はＶ ｏ
／ ２の電圧がプリチャージされた後フローティング
状態とされる。
き込み動作波形を示す。まず、待機時にはワード線はＯ
ＦＦであり、共通電極部３０５゜３０６．３０７，３０
５等はほぼフローティング状態にある。この時、すべて
のプレート線は、例えば、接地電位となっている。この
ため、すべての強誘電体コンデンサには電位は加わらず
、分極状態は保持される。ここで第５図に示したメモリ
セル３０１にのみ注目し、強誘電体コンデンサ１１２に
たとえば０”情報を書き込む場合、時刻Ｔ１にプレート
線１１６に書き込み電圧Ｖｏを印加しく第６図にＰＬと
して示した。）、同時にその他のプレート線には例えば
Ｖ ｏ ／ ２の電圧を加える（第６図にＰＬ’ とし
て示した。）。その他のプレート線（ＰＬ’）はＶ ｏ
／ ２の電圧がプリチャージされた後フローティング
状態とされる。
これにより時刻Ｔ１からＴ２の間ではすべての強誘電体
コンデンサにはＶ ｏ ／ ２以下の電位しか加わらず
、ヒステリシス特性を角形に制御し、かつ抗電界の値を
適宜設定することによりすべての強誘電体コンデンサの
状態は変化しない。ビット線１２０は一連の動作中接地
電位に固定される（第６図にＢＬとして示した。）。そ
の他のビット線は時刻Ｔ２までの間にたとえばＶ ｏ
／ ２にプリチャージされフローティング状態にされる
（第６図にＢＬ’ として示した。）。時刻Ｔ２からＴ
３の間にワード線１２１に電圧が加わり（第６図にＷＬ
として示した。） 、 ＭＯＳＦＥＴ １１１がＯＮ
となるとビット線１２０（ＢＬ）と共通電極部３０５の
電位が同一となるため１強誘電体コンデンサ１１２の上
側電極に下側電極にたいして正の電圧が加わることにな
り“Ｏ”が書き込まれる。Ｔ２とＴ３の間、メモリセル
３０１の他の強誘電体コンデンサの上下電極にはフロー
ティングＶ ｏ ／ ２と接地電圧が加わるのみであり
、その状態が変化することはない。また、同一のワード
！１１２１が接続されているメモリセル３０３において
はビット線１２２がＶ ｏ ／ ２にプリチャージされ
ているため共通電極部３０７もｖＯ／２程度になり、こ
のセル内の強誘電体コンデンサにはｖＯ／２以下の電位
しか加わらない。時刻Ｔ３にワード線（Ｗ Ｌ ）が○
ＦＦされ、Ｔ４にすべてのプレート線（Ｐ、Ｌ、ＰＬ’
）の電位が当初の接地電位となり、さらにその他のビ
ット線（ＢＬ’）の電位も当初の値となることにより一
連の動作が完了する６なお、パ１”を書き込むときには
プレート線（ＰＬ）とビット線（ＢＬ）の動作波形を入
れ替えれば良い。
コンデンサにはＶ ｏ ／ ２以下の電位しか加わらず
、ヒステリシス特性を角形に制御し、かつ抗電界の値を
適宜設定することによりすべての強誘電体コンデンサの
状態は変化しない。ビット線１２０は一連の動作中接地
電位に固定される（第６図にＢＬとして示した。）。そ
の他のビット線は時刻Ｔ２までの間にたとえばＶ ｏ
／ ２にプリチャージされフローティング状態にされる
（第６図にＢＬ’ として示した。）。時刻Ｔ２からＴ
３の間にワード線１２１に電圧が加わり（第６図にＷＬ
として示した。） 、 ＭＯＳＦＥＴ １１１がＯＮ
となるとビット線１２０（ＢＬ）と共通電極部３０５の
電位が同一となるため１強誘電体コンデンサ１１２の上
側電極に下側電極にたいして正の電圧が加わることにな
り“Ｏ”が書き込まれる。Ｔ２とＴ３の間、メモリセル
３０１の他の強誘電体コンデンサの上下電極にはフロー
ティングＶ ｏ ／ ２と接地電圧が加わるのみであり
、その状態が変化することはない。また、同一のワード
！１１２１が接続されているメモリセル３０３において
はビット線１２２がＶ ｏ ／ ２にプリチャージされ
ているため共通電極部３０７もｖＯ／２程度になり、こ
のセル内の強誘電体コンデンサにはｖＯ／２以下の電位
しか加わらない。時刻Ｔ３にワード線（Ｗ Ｌ ）が○
ＦＦされ、Ｔ４にすべてのプレート線（Ｐ、Ｌ、ＰＬ’
）の電位が当初の接地電位となり、さらにその他のビ
ット線（ＢＬ’）の電位も当初の値となることにより一
連の動作が完了する６なお、パ１”を書き込むときには
プレート線（ＰＬ）とビット線（ＢＬ）の動作波形を入
れ替えれば良い。
以上の動作で選択されていないビット線やプレート線は
適宜プリチャージされたフローティング状態とされてい
るが、本発明においては必須ではない。すなわち、ビッ
ト線容量、ビット容量、プレート線容量などの大小関係
が適宜選定されていればプリチャージする必要はない。
適宜プリチャージされたフローティング状態とされてい
るが、本発明においては必須ではない。すなわち、ビッ
ト線容量、ビット容量、プレート線容量などの大小関係
が適宜選定されていればプリチャージする必要はない。
但し、通常の構成においては例えばビット線容量はビッ
ト容量にくらべてじゅうぶん大きい。このため、例えば
第６図のＴ２とＴ３の間、即ち、メモリセル３０３の強
誘電体コンデンサ１４１とビット線容量との直列接続に
は、プレート線１１６（ＰＬ）の電位がＶｏであり、ビ
ット線容量の他方の電極が接地電位であるため電圧Ｖｏ
が加わる。ビット線容量は強誘電体コンデンサ１４１の
ビット容量より十分大きいため電圧はほとんどコンデン
サ１４１に加わり、状態が破壊されやすくなる。しかし
、上述のように例えばＶ ｏ ／ ２のプリチャージを
適宜行えば電荷が放電されるまでの間はプリチャージ電
圧に保たれ分極状態は破壊されたくくなる。このように
、プリチャージを適宜用いた駆動方法は本発明の構成を
実現する上でさらに有効な方法である。なお、当然なが
ら一連の作動はプリチャージ電荷が放電される前に完了
するのが望ましい。
ト容量にくらべてじゅうぶん大きい。このため、例えば
第６図のＴ２とＴ３の間、即ち、メモリセル３０３の強
誘電体コンデンサ１４１とビット線容量との直列接続に
は、プレート線１１６（ＰＬ）の電位がＶｏであり、ビ
ット線容量の他方の電極が接地電位であるため電圧Ｖｏ
が加わる。ビット線容量は強誘電体コンデンサ１４１の
ビット容量より十分大きいため電圧はほとんどコンデン
サ１４１に加わり、状態が破壊されやすくなる。しかし
、上述のように例えばＶ ｏ ／ ２のプリチャージを
適宜行えば電荷が放電されるまでの間はプリチャージ電
圧に保たれ分極状態は破壊されたくくなる。このように
、プリチャージを適宜用いた駆動方法は本発明の構成を
実現する上でさらに有効な方法である。なお、当然なが
ら一連の作動はプリチャージ電荷が放電される前に完了
するのが望ましい。
以上でプリチャージ電圧はｖＯ／２とされたが適宜選定
されたタイミングによって他の電圧に設定ないしは変化
させてもかまわない。
されたタイミングによって他の電圧に設定ないしは変化
させてもかまわない。
〔実施例２〕
次に、読み出し動作の一実施例を示す。
第７図は読み出し波形を示したものである。
すべての強誘電体コンデンサは“０”または“１”の分
極状態が確定しており、いま、第５図中のメモリセル３
０１の強誘電体コンデンサ１１２の状態を読み出すもの
とする。
極状態が確定しており、いま、第５図中のメモリセル３
０１の強誘電体コンデンサ１１２の状態を読み出すもの
とする。
この実施例においては読み出すメモリセルに接続された
ビット線及びこれと相補的なビット線はその他のビット
線と異なった駆動状態とされる。
ビット線及びこれと相補的なビット線はその他のビット
線と異なった駆動状態とされる。
まず、時刻Ｔ１までの、間にプレート線１１６（ＰＬ）
以外のすべてのプレート線（ＰＬ’ ）、及び、ビット
線１２０，１２５以外のすべてのビット線（ＢＬ’）に
たとえばＶ ｏ ／ ２の電位をプリチャージし、フロ
ーティング状態としておく。
以外のすべてのプレート線（ＰＬ’ ）、及び、ビット
線１２０，１２５以外のすべてのビット線（ＢＬ’）に
たとえばＶ ｏ ／ ２の電位をプリチャージし、フロ
ーティング状態としておく。
次に、時刻Ｔ１にワード線１２１（ＷＬ）に電圧が加わ
り共通電極部３０５とビット線１２０が接続される。ビ
ット線１２０，１２５（ＢＬ）は接地電位にプリチャー
ジしフローティング状態にある。
り共通電極部３０５とビット線１２０が接続される。ビ
ット線１２０，１２５（ＢＬ）は接地電位にプリチャー
ジしフローティング状態にある。
時刻Ｔ２にプレート線１１６（ＰＬ）に読み出し電圧Ｖ
ｏが加わる。すると強誘電体コンデンサ１１２の分極状
態に応じてビット線１２０（ＢＬ）に電位Ｂ１あるいは
電位ＢＯが現われる。電位Ｂ１及び電位ＢＯはそれぞれ
“１”及びｕＯ″の分極状態に対応する。ここで、′０
”状態では分極の方向と電圧印加の方向が同一のため分
極状態は変化しない。この場合は電界に比例した電荷の
変化ないしは分極値のわずかな変化があるのみである。
ｏが加わる。すると強誘電体コンデンサ１１２の分極状
態に応じてビット線１２０（ＢＬ）に電位Ｂ１あるいは
電位ＢＯが現われる。電位Ｂ１及び電位ＢＯはそれぞれ
“１”及びｕＯ″の分極状態に対応する。ここで、′０
”状態では分極の方向と電圧印加の方向が同一のため分
極状態は変化しない。この場合は電界に比例した電荷の
変化ないしは分極値のわずかな変化があるのみである。
このためビット線１２０にはわずかな電荷が流れるだけ
であり、ビット線１２０の電位の増加はわずかである。
であり、ビット線１２０の電位の増加はわずかである。
この時、相補的なビット線１２５に接続されたダミーセ
ル３５２も同様に読み出される。ダミーセルの分極状態
は前述のように常に０”状態とされている。ダミーセル
の強誘電体コンデンサの容量は大きいためビット線１２
５の電位増加はビット線１２０の電位増加より大きく、
これによってビット線１２０はＬｏｗと判定される。′
１”状態は分極の方向と電圧印加の方向が反対となって
いる。このためＴ２からＴ３の間に分極が反転する。す
なわち、本実施例では読み出しは破壊的である。このと
き、分極値の大きな変化があるためビット線１２０には
大きな電荷が流れ、ビット線１２０の電位の変化は大き
い。相補的なビット線１２５の電位増加は上記と同様の
ためビット線１２０の電位増加はビット線１２５の電位
増加より大きくビット線１２０に現われた電位はＨｉｇ
ｈと判定される。
ル３５２も同様に読み出される。ダミーセルの分極状態
は前述のように常に０”状態とされている。ダミーセル
の強誘電体コンデンサの容量は大きいためビット線１２
５の電位増加はビット線１２０の電位増加より大きく、
これによってビット線１２０はＬｏｗと判定される。′
１”状態は分極の方向と電圧印加の方向が反対となって
いる。このためＴ２からＴ３の間に分極が反転する。す
なわち、本実施例では読み出しは破壊的である。このと
き、分極値の大きな変化があるためビット線１２０には
大きな電荷が流れ、ビット線１２０の電位の変化は大き
い。相補的なビット線１２５の電位増加は上記と同様の
ためビット線１２０の電位増加はビット線１２５の電位
増加より大きくビット線１２０に現われた電位はＨｉｇ
ｈと判定される。
時刻Ｔ３にセンス増幅器３１１が動作し始め、Ｂ１の電
位の場合はＶｏへ、ＢＯの電位の場合は接地電位へ増幅
する。
位の場合はＶｏへ、ＢＯの電位の場合は接地電位へ増幅
する。
時刻Ｔ４にプレート線ユ１６（ＰＬ）の電位が接地電位
にされる。すると、強誘電体コンデンサ１１２が“１”
状態になっていた場合には、上側電極にたいして下側電
極に正の電位が加わることになり、初めの状態が再書き
込みされる。ちなみに、コンデンサ１１２が“Ｏ”状態
になっていた場合は当初の分極方向と反対方向には電界
が加わらないため分極状態は変化しない。
にされる。すると、強誘電体コンデンサ１１２が“１”
状態になっていた場合には、上側電極にたいして下側電
極に正の電位が加わることになり、初めの状態が再書き
込みされる。ちなみに、コンデンサ１１２が“Ｏ”状態
になっていた場合は当初の分極方向と反対方向には電界
が加わらないため分極状態は変化しない。
その後、時刻Ｔ５にワード線１２１（ＷＬ）がＯＦＦと
なりその他の電極も適宜当初の状態にされる。
なりその他の電極も適宜当初の状態にされる。
一連の動作中強誘電体コンデンサ１１２以外のコンデン
サにはｖＯ／２以下の電位しか加わらないためヒステリ
シス特性を角形に制御し、抗電界の値を適宜制御するこ
とによりこれらの分極状態が変化することはない。
サにはｖＯ／２以下の電位しか加わらないためヒステリ
シス特性を角形に制御し、抗電界の値を適宜制御するこ
とによりこれらの分極状態が変化することはない。
本実施例においてはビット線、プレート線へのプリチャ
ージ電圧あるいはタイミングを適宜選択できるため、選
択されていない強誘電体コンデンサに加わる電位を小さ
くでき、情報の保持特性が良好となる。
ージ電圧あるいはタイミングを適宜選択できるため、選
択されていない強誘電体コンデンサに加わる電位を小さ
くでき、情報の保持特性が良好となる。
〔実施例３〕
本実施例においてはプレート線はビット線に平行に配置
される。
される。
第８図は本実施例のプレート線がビット線に平行な構成
の回路結線図を示したものである。第５図と同様に、本
実施例においては、４個のメモリセル、並びに、略記さ
れた相補メモリセル及びダミーセルのみが記されている
。メモリセルは第５図同様４ビツト、即ち４個の強誘電
性コンデンサと１個の選択トランジスタから構成される
としているが、４ビツト以上の多ビットとしてもかまわ
ない。
の回路結線図を示したものである。第５図と同様に、本
実施例においては、４個のメモリセル、並びに、略記さ
れた相補メモリセル及びダミーセルのみが記されている
。メモリセルは第５図同様４ビツト、即ち４個の強誘電
性コンデンサと１個の選択トランジスタから構成される
としているが、４ビツト以上の多ビットとしてもかまわ
ない。
本実施例に示された４ビツトのメモリセルフ０１゜７０
２．７０３，７０４はワード線及びビット線については
第５図同様の結線と成っている。即ち、メモリセルフ０
１，７０３及び７０２，７０４はそれぞれ共通のワード
線７２１及び７２３に結線されている。また、メモリセ
ルフ０１，７０２及び７０３，７０４はそれぞれ共通の
ビット線７１５及び７１７に結線されてシ）：６゜ビッ
ト線７１５゜７１７はそれぞれセンス増幅器７０９，７
１０に結線され、これらのセンス増幅器はビット線７１
５゜７１７と相補的なビット線７１６，７１８が結線さ
れている。ワード線７２１，７２３とビット線７１６及
び７１８の交点にはメモリセルは存在せず、またワード
線７２２，７２４とビット線７１５゜７１７の交点にも
メモリセルは存在しない。ワード線７２２，７２４とビ
ット線７１６，７１８の交点にはメモリセルフ０５，７
０６，７０７゜７０８が存在し、これらは点線の枠のみ
示されているが、これらの回路的構成はメモリセルフ０
１゜７０２．７０３，７０４と同様であり、さらにプレ
ート線が同様に接続されている。ビット線７１５゜７１
６．７１７，７１８には、それぞれ実戦の枠で示された
ダミーセルフ１１，７１２，７１３゜７１４が結線され
、ダミーセルフ１１，７１３は共通のワード線７１９に
、７１２，７１４は共通のワード線７２０に結線されて
いる。ダミーセルフ１１．７１２，７１３，７１４は、
例えば本体のメモリセルと同様であるが、−例としては
ワード線にゲートが接続され、ビット線に一方のソース
（またはドレイン）電極が接続された１個のトランジス
タと１個のコンデンサとから構成される。
２．７０３，７０４はワード線及びビット線については
第５図同様の結線と成っている。即ち、メモリセルフ０
１，７０３及び７０２，７０４はそれぞれ共通のワード
線７２１及び７２３に結線されている。また、メモリセ
ルフ０１，７０２及び７０３，７０４はそれぞれ共通の
ビット線７１５及び７１７に結線されてシ）：６゜ビッ
ト線７１５゜７１７はそれぞれセンス増幅器７０９，７
１０に結線され、これらのセンス増幅器はビット線７１
５゜７１７と相補的なビット線７１６，７１８が結線さ
れている。ワード線７２１，７２３とビット線７１６及
び７１８の交点にはメモリセルは存在せず、またワード
線７２２，７２４とビット線７１５゜７１７の交点にも
メモリセルは存在しない。ワード線７２２，７２４とビ
ット線７１６，７１８の交点にはメモリセルフ０５，７
０６，７０７゜７０８が存在し、これらは点線の枠のみ
示されているが、これらの回路的構成はメモリセルフ０
１゜７０２．７０３，７０４と同様であり、さらにプレ
ート線が同様に接続されている。ビット線７１５゜７１
６．７１７，７１８には、それぞれ実戦の枠で示された
ダミーセルフ１１，７１２，７１３゜７１４が結線され
、ダミーセルフ１１，７１３は共通のワード線７１９に
、７１２，７１４は共通のワード線７２０に結線されて
いる。ダミーセルフ１１．７１２，７１３，７１４は、
例えば本体のメモリセルと同様であるが、−例としては
ワード線にゲートが接続され、ビット線に一方のソース
（またはドレイン）電極が接続された１個のトランジス
タと１個のコンデンサとから構成される。
実施例１の第５図と異なる点は、プレート線７２５．７
２６，７２７，７２８及び７２９゜７３０．７３１，７
３２が、夫々ビット線に平行であって、ビット線に平行
なメモリセルフ０１゜７０２、及び７０３，７０４等に
ついて共通化されている点にある９ 第９図は本実施例のプレート線がビット線に平行な構成
における書き込み波形の一実施例を示したものである。
２６，７２７，７２８及び７２９゜７３０．７３１，７
３２が、夫々ビット線に平行であって、ビット線に平行
なメモリセルフ０１゜７０２、及び７０３，７０４等に
ついて共通化されている点にある９ 第９図は本実施例のプレート線がビット線に平行な構成
における書き込み波形の一実施例を示したものである。
時刻Ｔ１までに選択されでいない強誘電体コンデンサの
プレート線（ＰＬ’）の電位を例えばＶ ｏ ／ ３に
しておく。次に、時刻Ｔ１に選択された強誘電体コンデ
ンサのプレート線（ＰＬ）に電位■０を加える。時刻Ｔ
１と時刻Ｔ２の間には選択された強誘電体コンデンサの
プレート線が共通化されている他の強誘電体コンデンサ
には２個以上の直列接続に２ Ｖ ｏ ／ ３の電位が
かかるので選択されて＞）ｆｚい強誘電体コンデンサに
はＶ ｏ ／ ３程度の電圧しかかからない。次に。
プレート線（ＰＬ’）の電位を例えばＶ ｏ ／ ３に
しておく。次に、時刻Ｔ１に選択された強誘電体コンデ
ンサのプレート線（ＰＬ）に電位■０を加える。時刻Ｔ
１と時刻Ｔ２の間には選択された強誘電体コンデンサの
プレート線が共通化されている他の強誘電体コンデンサ
には２個以上の直列接続に２ Ｖ ｏ ／ ３の電位が
かかるので選択されて＞）ｆｚい強誘電体コンデンサに
はＶ ｏ ／ ３程度の電圧しかかからない。次に。
時刻Ｔ２にワード線（ＷＬ）に電圧がかかる。ビット線
（ＢＬ）の電位は動作中宮に接地電位にされる。このた
め時刻Ｔ２と時刻Ｔ３の間に、選択された強誘電体コン
デンサに（＃ Ｏｊｌ状態が書き込まれる。またこの時
選択されていない強誘電体コンデンサにはＶ ｏ ／
３程度の電圧しかかからない。
（ＢＬ）の電位は動作中宮に接地電位にされる。このた
め時刻Ｔ２と時刻Ｔ３の間に、選択された強誘電体コン
デンサに（＃ Ｏｊｌ状態が書き込まれる。またこの時
選択されていない強誘電体コンデンサにはＶ ｏ ／
３程度の電圧しかかからない。
次に、時刻Ｔ３にワード線（ＷＬ）がＯＦＦとなり。
さらにプレート線（ＰＬ、Ｐ’Ｌ’ ）も元の状態にさ
れる。′０”状態の書き込みはプレート線（ＰＬ）とビ
ット線（ＢＬ）の波形を入れ替えれば良い。
れる。′０”状態の書き込みはプレート線（ＰＬ）とビ
ット線（ＢＬ）の波形を入れ替えれば良い。
第１０図は本実施例のプレート線がビット線に平行な構
成における読み出し波形の一実施例を示したものである
。時刻Ｔ１にワード線（ＷＬ）に電位を加える。次に、
時刻Ｔ２に選択された強誘電体コンデンサのプレート線
（ＰＬ）にｖＯ１選択されない強誘電体コンデンサのプ
レート線（ＰＬ’）にＶ ｏ ／ ３の電位を加える。
成における読み出し波形の一実施例を示したものである
。時刻Ｔ１にワード線（ＷＬ）に電位を加える。次に、
時刻Ｔ２に選択された強誘電体コンデンサのプレート線
（ＰＬ）にｖＯ１選択されない強誘電体コンデンサのプ
レート線（ＰＬ’）にＶ ｏ ／ ３の電位を加える。
すると、ビット線（Ｂ Ｌ）に分極状態に応じてＢｌ（
“１”状態）またはＢＯ（“０″状態）の電位が現れる
。時刻Ｔ２と時刻Ｔ３の間には、選択されていない強誘
電体コンデンサにはＶ ｏ ／ ３程度の電圧しかかか
らない。時刻Ｔ３にセンス増幅器が動作し始め、Ｂ１の
電位をｖＯへ、ＢＯの電位を接地電位へ移行させる。同
時に選択されない強誘電体コンデンサのプレート線（Ｐ
Ｌ’）に２ Ｖ ｏ ／ ３の電位を加える。これによ
って、選択されていない強誘電体コンデンサにはｖｏ／
３程度の電圧しかかからない。時刻Ｔ４にプレート線（
ＰＬ）が接地電位となり、時刻Ｔ４と時刻Ｔ５の間に再
書き込みが行われる。次に１時刻Ｔ５にワード線（ＷＬ
）がＯＦＦとなり、さらにビット線（ＢＬ）、プレート
線（ＰＬ’ ）も元の状態にされる。一連の書き込み、
読み出し動作中選択されていない強誘電体コンデンサに
はｖＯ／３程度の電圧しかかからないため分極状態が破
壊されたくい、また１本構成ではビット線とプレート線
が平行のためビット線とプレート線の電位を同期させる
のが容易である。
“１”状態）またはＢＯ（“０″状態）の電位が現れる
。時刻Ｔ２と時刻Ｔ３の間には、選択されていない強誘
電体コンデンサにはＶ ｏ ／ ３程度の電圧しかかか
らない。時刻Ｔ３にセンス増幅器が動作し始め、Ｂ１の
電位をｖＯへ、ＢＯの電位を接地電位へ移行させる。同
時に選択されない強誘電体コンデンサのプレート線（Ｐ
Ｌ’）に２ Ｖ ｏ ／ ３の電位を加える。これによ
って、選択されていない強誘電体コンデンサにはｖｏ／
３程度の電圧しかかからない。時刻Ｔ４にプレート線（
ＰＬ）が接地電位となり、時刻Ｔ４と時刻Ｔ５の間に再
書き込みが行われる。次に１時刻Ｔ５にワード線（ＷＬ
）がＯＦＦとなり、さらにビット線（ＢＬ）、プレート
線（ＰＬ’ ）も元の状態にされる。一連の書き込み、
読み出し動作中選択されていない強誘電体コンデンサに
はｖＯ／３程度の電圧しかかからないため分極状態が破
壊されたくい、また１本構成ではビット線とプレート線
が平行のためビット線とプレート線の電位を同期させる
のが容易である。
〔実施例４〕
本実施例においては駆動線はワード線と平行ではなく、
またそれぞれの駆動線は互いに平行ではない。即ち、駆
動線のいくつかはワード線方向にもビット線方向にも平
行でない位置のメモリセルと共通化されている。
またそれぞれの駆動線は互いに平行ではない。即ち、駆
動線のいくつかはワード線方向にもビット線方向にも平
行でない位置のメモリセルと共通化されている。
第１１図は本実施例の回路結線図を示したものである。
第１１図ではメモリセルは、１メモリセルあたり４ビツ
トの記憶容量を有し、四角形の枠で示される。ビット線
、ワード線、駆動線のそれぞれは直線で示され、ダミー
セルセンス増幅器（アンプ）などは省略されている。第
１１図（ａ）にはメモリセルとビット線、ワード線のみ
示されており、本実施例でもこれらの結線関係は前述の
実施例と同様である。第１１図（ｂ）はメモリセルあた
り４本のプレート線を含めて示したものである。後述す
るように、駆動線は、好ましくは積層して形成されるの
で、このように平行でなくともよい。駆動線の結線をよ
り明確にするため、各層の駆動線とメモリセルを別々に
示したのが第１１図（ｃ）、（ｄ）、（ｅ）、（ｆ）で
ある。
トの記憶容量を有し、四角形の枠で示される。ビット線
、ワード線、駆動線のそれぞれは直線で示され、ダミー
セルセンス増幅器（アンプ）などは省略されている。第
１１図（ａ）にはメモリセルとビット線、ワード線のみ
示されており、本実施例でもこれらの結線関係は前述の
実施例と同様である。第１１図（ｂ）はメモリセルあた
り４本のプレート線を含めて示したものである。後述す
るように、駆動線は、好ましくは積層して形成されるの
で、このように平行でなくともよい。駆動線の結線をよ
り明確にするため、各層の駆動線とメモリセルを別々に
示したのが第１１図（ｃ）、（ｄ）、（ｅ）、（ｆ）で
ある。
駆動線の積層順番は段差を考慮した上で、駆動線の加工
が容易であって、また配線容量が小さくなるように選定
される。この場合は、前述の実施例で示したように直列
接続された２個あるいは３個の選定されていない強誘電
体コンデンサに電圧Ｖｏが加わることがない。すなわち
、電圧ｖＯはさらに多数の直列接続された選択されてい
ない強誘電体コンデンサに加わることになる。従って、
選択されていない強誘電体コンデンサにかかる電圧がさ
らに小さくなり、分極状態が変化しにくくなる。
が容易であって、また配線容量が小さくなるように選定
される。この場合は、前述の実施例で示したように直列
接続された２個あるいは３個の選定されていない強誘電
体コンデンサに電圧Ｖｏが加わることがない。すなわち
、電圧ｖＯはさらに多数の直列接続された選択されてい
ない強誘電体コンデンサに加わることになる。従って、
選択されていない強誘電体コンデンサにかかる電圧がさ
らに小さくなり、分極状態が変化しにくくなる。
以上説明された実施例では、読出し時にビット線に現わ
れる電位はダミーセルが接続された相補的ビット線の電
位との比較によって判定されたが、たとえば、基準電源
を相補的ビット線に接続して電位を比較する方法でもよ
い。また、ダミーセルは適宜に設定された常誘電性のコ
ンデンサを用いて形成しても構わない。
れる電位はダミーセルが接続された相補的ビット線の電
位との比較によって判定されたが、たとえば、基準電源
を相補的ビット線に接続して電位を比較する方法でもよ
い。また、ダミーセルは適宜に設定された常誘電性のコ
ンデンサを用いて形成しても構わない。
以上説明された記憶容量の大幅な増大を可能とする構成
の素子の駆動は、上記メモリセルがアレイ状に配置され
た領域の庖辺に設けられた電気回路によってなされる。
の素子の駆動は、上記メモリセルがアレイ状に配置され
た領域の庖辺に設けられた電気回路によってなされる。
これらの周辺回路は、基本的には従来と同様である。即
ち通常と同様の人出カバツファに加え、ワード線を選択
するデコーダ回路、ビット線の電位を検出するセンス増
幅器およびビット線を選択するＹ選択回路等である。
ち通常と同様の人出カバツファに加え、ワード線を選択
するデコーダ回路、ビット線の電位を検出するセンス増
幅器およびビット線を選択するＹ選択回路等である。
Ｖ ｏ ／ ２電位の設定やプリチャージ、フローティ
ングなども従来と同様の方法により実現される。
ングなども従来と同様の方法により実現される。
回路はＣＭＯＳ 、 Ｂ ｉ ＣＭＯＳあるいはＢｉｐ
ｏｌａｒのいずれで構成してもよい。
ｏｌａｒのいずれで構成してもよい。
従来と異なるのは駆動線のうち特定の１本を選択するた
めの選択回路を設けた点である。すなわち、前述のよう
に本実施例の記憶容量の大幅な増大を可能とする構成で
は、特定の１ビツトの選択はワード線とビット線と駆動
線の夫々について特定の１本を選択することにより行わ
れる。従って、プレート線選択回路にはデコーダ回路及
びＹ選択回路等と同様にアドレス信号の一部が入力され
る。
めの選択回路を設けた点である。すなわち、前述のよう
に本実施例の記憶容量の大幅な増大を可能とする構成で
は、特定の１ビツトの選択はワード線とビット線と駆動
線の夫々について特定の１本を選択することにより行わ
れる。従って、プレート線選択回路にはデコーダ回路及
びＹ選択回路等と同様にアドレス信号の一部が入力され
る。
したがって、基本的にはこの回路はデコーダ回路と同一
であるが、前述の実施例に示された動作波形を実現する
ための回路構成とされるべきである。
であるが、前述の実施例に示された動作波形を実現する
ための回路構成とされるべきである。
駆動線選択回路は駆動線がワード線に平行の場合はデコ
ーダ回路と同一の領域、あるいは、メモリアレイをはさ
んでデコーダ回路の反対側の領域に配置される。デコー
ダ回路と同一の領域の場合はアドレス信号配線の配置が
容易である。またこの場合駆動線の駆動とワード線の駆
動を同期させることが容易である。メモリアレイをはさ
んでデコーダ回路の反対側の領域の場合は素子および接
続配線の配置が容易である。駆動線がビット線に平行の
場合はセンス増幅器と同一の領域、あるいは、メモリア
レイをはさんでセンス増幅器の反対側の領域に配置され
る。この場合、駆動線の駆動とビット線の駆動を同期さ
せることが容易である。
ーダ回路と同一の領域、あるいは、メモリアレイをはさ
んでデコーダ回路の反対側の領域に配置される。デコー
ダ回路と同一の領域の場合はアドレス信号配線の配置が
容易である。またこの場合駆動線の駆動とワード線の駆
動を同期させることが容易である。メモリアレイをはさ
んでデコーダ回路の反対側の領域の場合は素子および接
続配線の配置が容易である。駆動線がビット線に平行の
場合はセンス増幅器と同一の領域、あるいは、メモリア
レイをはさんでセンス増幅器の反対側の領域に配置され
る。この場合、駆動線の駆動とビット線の駆動を同期さ
せることが容易である。
後述するように望ましくは強誘電体コンデンサ及び駆動
線は積層されるためメモリセル１個あたりの配線数が多
くなってもメモリセル面積は増加しないが、駆動線選択
回路に駆動線を接続する部分ではスルーホールを適宜配
置して各配線を半導体基板上に形成された駆動線選択回
路の電極に接続する必要がある。
線は積層されるためメモリセル１個あたりの配線数が多
くなってもメモリセル面積は増加しないが、駆動線選択
回路に駆動線を接続する部分ではスルーホールを適宜配
置して各配線を半導体基板上に形成された駆動線選択回
路の電極に接続する必要がある。
〔実施例５〕
第１２図は本発明の記憶容量の大幅な増大を可能とする
構造の別の一実施例の断面図を示したものである。
構造の別の一実施例の断面図を示したものである。
ここではメモリセルをおよそ２個分示している。
各メモリセルは４ビツトの記憶容量を実現する構造とな
っている。半導体基板３６１上にたとえばＮＭＯ５ＦＥ
Ｔ３６２ 、３６３が形成され選択トランジスタとなっ
ている。ＦＥＴ３６２，３６３のソースドレイン拡散層
３６４は共通化され、ビット線３６５に接続されている
１本実施例ではビット線シールド構造となっている。
っている。半導体基板３６１上にたとえばＮＭＯ５ＦＥ
Ｔ３６２ 、３６３が形成され選択トランジスタとなっ
ている。ＦＥＴ３６２，３６３のソースドレイン拡散層
３６４は共通化され、ビット線３６５に接続されている
１本実施例ではビット線シールド構造となっている。
ＦＥＴ３６２，３６３のゲート電極３６８゜３６９はワ
ード線となっている。ＦＥＴ３６２゜３６３の他方のソ
ースドレイン拡散層３６６゜３６７は以下に示すように
複数個の強誘電体コンデンサの共通電極部に接続されて
いる。
ード線となっている。ＦＥＴ３６２゜３６３の他方のソ
ースドレイン拡散層３６６゜３６７は以下に示すように
複数個の強誘電体コンデンサの共通電極部に接続されて
いる。
以下、第１２図の左右のメモリセルの構造は同一のため
右側のメモリセルのみについて説明する。
右側のメモリセルのみについて説明する。
層間膜３７０及びコンタクト孔が形成された後、ＦＥＴ
３６３のソースドレイン電極３６７に接続される電極３
７２が形成されている。この後、もし、絶縁膜を形成し
、駆動線電極を積層すると従来の公知のＤＲＡＭの構造
と同一となる。本実施例では、次に、強誘電体絶縁層３
７３が積層されている。強誘電体絶縁膜３７３にコンタ
クト孔３７１があけられ、次に電極３７４，３７６が形
成されている。電極３７４は電極３７２と接続されてい
る。また、電極３７６は駆動線の−っである。次に、強
誘電体絶縁膜３７７が積層されている。強誘電体絶縁膜
３７７にコンタクト孔３７５があけられ、次に電極３７
８，３８３が形成されている。電極３８３は電極３７４
と接続されている。また、電極３７８は駆動線の一つで
ある。同様に、強誘電体絶縁膜３８７が積層されている
。
３６３のソースドレイン電極３６７に接続される電極３
７２が形成されている。この後、もし、絶縁膜を形成し
、駆動線電極を積層すると従来の公知のＤＲＡＭの構造
と同一となる。本実施例では、次に、強誘電体絶縁層３
７３が積層されている。強誘電体絶縁膜３７３にコンタ
クト孔３７１があけられ、次に電極３７４，３７６が形
成されている。電極３７４は電極３７２と接続されてい
る。また、電極３７６は駆動線の−っである。次に、強
誘電体絶縁膜３７７が積層されている。強誘電体絶縁膜
３７７にコンタクト孔３７５があけられ、次に電極３７
８，３８３が形成されている。電極３８３は電極３７４
と接続されている。また、電極３７８は駆動線の一つで
ある。同様に、強誘電体絶縁膜３８７が積層されている
。
強誘電体絶縁膜３８７にコンタクト孔３７９があけられ
、次に電極３８１，３８８が形成されている。電極３８
１は電極３８３と接続されている。
、次に電極３８１，３８８が形成されている。電極３８
１は電極３８３と接続されている。
また、電極３８８は駆動線の−っである。次に、強誘電
体絶縁膜３８９が一積゛層されている。強誘電体絶縁膜
３８９にコンタクト孔３８２があけられ、次に電極３８
４，３９１が形成されている。電極３９１は電極３８１
と接続されている。また、電極３８４は駆動線の−っで
ある。さらに、強誘電体絶縁１Ｉ３９２が積層されてい
る。強誘電体絶縁膜３９２にコンタクト孔３９３があけ
られ、次に電極３９４が形成されている。電極３９４は
電極３９１と接続されている。最後に保護絶縁膜３８６
が形成されている。こうして、電極３７２，３７４．３
８３，３８１，３９１，３９４は接続されて共通電極部
となっており、また、駆動線３７６は強誘電体絶縁膜３
７３，３７７を介して共通電極部と対向して強誘電体コ
ンデンサを形成し、同じく駆動線３７８は強誘電体絶縁
膜３７７．３８７を介して、駆動線３８８は強誘電体絶
縁膜３８７゜３８９を介して、駆動線３８４は強誘電体
絶縁膜３８９．３９２を介してそれぞれ強誘電体コンデ
ンサを形成している。ここで強誘電体絶縁膜は後述する
ように常誘電性の絶縁膜との積層膜としても良い、また
、適宜にプレーナ工程が挿入されていても良い、共通電
極部はメモリセルに固有でそれぞれ孤立しているが、駆
動線は隣接するメモリセルの駆動線と接続されているこ
とに注意すべきである。このような構成によって、従来
ｌビットの１個のメモリセルが占めていた面積に本実施
例の場合４ビツトの１個のメモリセルが形成される。
体絶縁膜３８９が一積゛層されている。強誘電体絶縁膜
３８９にコンタクト孔３８２があけられ、次に電極３８
４，３９１が形成されている。電極３９１は電極３８１
と接続されている。また、電極３８４は駆動線の−っで
ある。さらに、強誘電体絶縁１Ｉ３９２が積層されてい
る。強誘電体絶縁膜３９２にコンタクト孔３９３があけ
られ、次に電極３９４が形成されている。電極３９４は
電極３９１と接続されている。最後に保護絶縁膜３８６
が形成されている。こうして、電極３７２，３７４．３
８３，３８１，３９１，３９４は接続されて共通電極部
となっており、また、駆動線３７６は強誘電体絶縁膜３
７３，３７７を介して共通電極部と対向して強誘電体コ
ンデンサを形成し、同じく駆動線３７８は強誘電体絶縁
膜３７７．３８７を介して、駆動線３８８は強誘電体絶
縁膜３８７゜３８９を介して、駆動線３８４は強誘電体
絶縁膜３８９．３９２を介してそれぞれ強誘電体コンデ
ンサを形成している。ここで強誘電体絶縁膜は後述する
ように常誘電性の絶縁膜との積層膜としても良い、また
、適宜にプレーナ工程が挿入されていても良い、共通電
極部はメモリセルに固有でそれぞれ孤立しているが、駆
動線は隣接するメモリセルの駆動線と接続されているこ
とに注意すべきである。このような構成によって、従来
ｌビットの１個のメモリセルが占めていた面積に本実施
例の場合４ビツトの１個のメモリセルが形成される。
本実施例では積層した共通電極部及び駆動線は垂直方向
に形成されているが斜め上方に積層した構造としてもよ
い。本実施例ではビット線シールド構造を採用している
ため強誘電体コンデンサ形成後にビット線を取り出すコ
ンタントを形成する必要がなく、強誘電体コンデンサの
面積を大きくすることができる。
に形成されているが斜め上方に積層した構造としてもよ
い。本実施例ではビット線シールド構造を採用している
ため強誘電体コンデンサ形成後にビット線を取り出すコ
ンタントを形成する必要がなく、強誘電体コンデンサの
面積を大きくすることができる。
〔実施例６〕
第１３図は本発明の記憶容量の大幅な増大を可能とする
構造の他の実施例の断面図を示したものである。
構造の他の実施例の断面図を示したものである。
第１３図ではメモリセルをおよそ１個分示している。メ
モリセルは４ヒツトを実現する構造となっている。第１
０図の実施６例′と同様に半導体基板４００上に例えば
ＮＭＯ３ＦＥＴ４０１ が形成され選択トランジスタ
となっている、ＦＥＴ４０１のソースドレイン拡散層４
０２は以下に示すように複数個の強誘電体コンデンサの
共通電極部に接続されている。
モリセルは４ヒツトを実現する構造となっている。第１
０図の実施６例′と同様に半導体基板４００上に例えば
ＮＭＯ３ＦＥＴ４０１ が形成され選択トランジスタ
となっている、ＦＥＴ４０１のソースドレイン拡散層４
０２は以下に示すように複数個の強誘電体コンデンサの
共通電極部に接続されている。
本実施例では絶縁膜及び電極を順次積層し、駆動線電極
４０３，４０４，４０５，４０６が形成されている。そ
の後、絶縁膜４１０及び駆動線を突き抜けてコンタクト
孔４１８が形成される。
４０３，４０４，４０５，４０６が形成されている。そ
の後、絶縁膜４１０及び駆動線を突き抜けてコンタクト
孔４１８が形成される。
次に、つきまわりの良い形成法により強誘電体膜を堆積
し、異方性のエツチングによって強誘電体膜４０７，７
０８を形成する。次に電極４０９が形成される。こうし
て、駆動線電極４０３゜４０４．４０５，４０６と電極
４０９の間に強誘電体コンデンサが形成されている。
し、異方性のエツチングによって強誘電体膜４０７，７
０８を形成する。次に電極４０９が形成される。こうし
て、駆動線電極４０３゜４０４．４０５，４０６と電極
４０９の間に強誘電体コンデンサが形成されている。
第１４図は本実施例メモリセルの平面図を示している６
第１３図は第１４図のＡ−Ａ’断面図である。
第１３図は第１４図のＡ−Ａ’断面図である。
素子形成領域４１７にワード線４１５が形成され、選択
トランジスタ４１７が形成されている。
トランジスタ４１７が形成されている。
駆動線電極４１４及び絶縁膜が形成された後、コンタク
ト孔４１３が形成され、その側面に強誘電体膜４１１が
形成される。さらに、電極４１２が形成され、第１１図
と同様の断面構造が実現する。
ト孔４１３が形成され、その側面に強誘電体膜４１１が
形成される。さらに、電極４１２が形成され、第１１図
と同様の断面構造が実現する。
駆動線電極４１４は４層の電極が重なっていると考えて
良い。
良い。
以上に説明された記憶容量の大幅な増大を可能とする構
造に用いられる強誘電体コンデンサは前述のように角形
に近いヒステリシス特性を有していることが望ましい。
造に用いられる強誘電体コンデンサは前述のように角形
に近いヒステリシス特性を有していることが望ましい。
すなわち、分極の値はある一定値以下の電圧に対して変
化しないことが望ましい。これによって、選択されてい
ない強誘電体コンデンサの分極状態が長期にわたって保
持される。すなわち、ある一定値以下の電圧とは選択さ
れていない強誘電体コンデンサに動作中にかかる電圧で
あり、たとえば、読出しあるいは書込み電圧■０の半分
である。一方書込み電圧ｖＯは分極を反転させるのに十
分な電圧であるべきである。
化しないことが望ましい。これによって、選択されてい
ない強誘電体コンデンサの分極状態が長期にわたって保
持される。すなわち、ある一定値以下の電圧とは選択さ
れていない強誘電体コンデンサに動作中にかかる電圧で
あり、たとえば、読出しあるいは書込み電圧■０の半分
である。一方書込み電圧ｖＯは分極を反転させるのに十
分な電圧であるべきである。
すなわち、強誘電体コンデンサの抗電界はＶＯ以下とさ
れる。従って、強誘電体コンデンサは残留分極値が抗電
界の例えば２／３以下の電界に対して変化しないヒステ
リシス特性を有する。
れる。従って、強誘電体コンデンサは残留分極値が抗電
界の例えば２／３以下の電界に対して変化しないヒステ
リシス特性を有する。
むろん、素子の駆動方法あるいは電圧設定法によって、
選択されていない強誘電体コンデンサに動作中にかかる
電圧が小さい場合は、より実現容易な即ち分極値が低い
電圧で変化しやすいヒステリシス特性を有する強誘電体
コンデンサを用いても良いことはいうまでもない。
選択されていない強誘電体コンデンサに動作中にかかる
電圧が小さい場合は、より実現容易な即ち分極値が低い
電圧で変化しやすいヒステリシス特性を有する強誘電体
コンデンサを用いても良いことはいうまでもない。
〔実施例７〕
第１５図は記憶容量の増大を可能とする前記実施例とは
異なった構成のメモリセルの等価回路の一実施例を示し
たものである。
異なった構成のメモリセルの等価回路の一実施例を示し
たものである。
前述の多ビツト強誘電性メモリの構成と同様にトランジ
スタとしてＭＯ５ＦＥＴ４１９が用いられ、ＦＥＴ４１
９の一方のソースドレイン電極はビット線４２１に、ゲ
ート電極はワード線４２０に接続されている。ＦＥＴ４
１９の他方のソースドレイン電極は強誘電体コンデンサ
４２２，４２３゜４２４．４２５の一方の電極に接続さ
れている。
スタとしてＭＯ５ＦＥＴ４１９が用いられ、ＦＥＴ４１
９の一方のソースドレイン電極はビット線４２１に、ゲ
ート電極はワード線４２０に接続されている。ＦＥＴ４
１９の他方のソースドレイン電極は強誘電体コンデンサ
４２２，４２３゜４２４．４２５の一方の電極に接続さ
れている。
また、強誘電体コンデンサ４２２，４２３，４２４゜４
２５の他方の電極は駆動線４３５に接続されている。
２５の他方の電極は駆動線４３５に接続されている。
強誘電体コンデンサ４２２，４２３，４２４゜４２５は
それぞれ異なった抗電界Ｅｃｌ、Ｅｃ２゜Ｅ Ｃ３ｓ
Ｅ ｃ ４を有している。これらの値は例えばＥｃｌ＜
Ｅｃ２＜Ｅｃ３＜Ｅｃ４という大小関係となっている。
それぞれ異なった抗電界Ｅｃｌ、Ｅｃ２゜Ｅ Ｃ３ｓ
Ｅ ｃ ４を有している。これらの値は例えばＥｃｌ＜
Ｅｃ２＜Ｅｃ３＜Ｅｃ４という大小関係となっている。
本実施例では、強誘電体コンデンサは説明のため４個と
したが抗電界がそれぞれ異なっていれば２個以上の何個
でもかまわない。
したが抗電界がそれぞれ異なっていれば２個以上の何個
でもかまわない。
第１６図は本実施例のメモリセルの書き込み波形の一実
施例を示したものである。ここでは、たとえば強誘電体
コンデンサ４２２，４２３，４２４に“１”状態、強誘
電体コンデンサ４２５にｔ′Ｏ”状態を書き込む場合を
示す。
施例を示したものである。ここでは、たとえば強誘電体
コンデンサ４２２，４２３，４２４に“１”状態、強誘
電体コンデンサ４２５にｔ′Ｏ”状態を書き込む場合を
示す。
時刻Ｔ１に駆動線４３５（ＰＬ）に電圧ｖＯを印加する
。ここでＶｏはＥｃ４より大きい値とされる。ビット線
４２１ （ＢＬ）は接地電位にされる６時刻Ｔ２までの
間に選択されないメモリセルのビット線（ＢＬ’）の電
位を同じ＜ Ｖ ｏとしておく。
。ここでＶｏはＥｃ４より大きい値とされる。ビット線
４２１ （ＢＬ）は接地電位にされる６時刻Ｔ２までの
間に選択されないメモリセルのビット線（ＢＬ’）の電
位を同じ＜ Ｖ ｏとしておく。
次に、時刻Ｔ ２ Ｌ： ’７−ド線４２０ （ＷＬ）
Ｌ、：、電圧を印加しＦＥＴ４１９をＯＮする。このと
き、選択されたメモリセルの強誘電体コンデンサには上
側電極すなわち駆動線に正の電圧ｖＯが加わるためこの
メモリセルのすべての強誘電体コンデンサは“０”状態
となる。また、このとき同一のワード線に接続された選
択されないメモリセルの強誘電体コンデンサにはプレー
ト線電位ＰＬとビット線電位ＢＬ’が同一のため、電圧
が加わらない。
Ｌ、：、電圧を印加しＦＥＴ４１９をＯＮする。このと
き、選択されたメモリセルの強誘電体コンデンサには上
側電極すなわち駆動線に正の電圧ｖＯが加わるためこの
メモリセルのすべての強誘電体コンデンサは“０”状態
となる。また、このとき同一のワード線に接続された選
択されないメモリセルの強誘電体コンデンサにはプレー
ト線電位ＰＬとビット線電位ＢＬ’が同一のため、電圧
が加わらない。
従ってこれらのコンデンサの状態は変化しない。
次に、時刻Ｔ３に駆動線４３５（ＰＬ）および選択され
ないメモリセルのビット線（ＢＬ’）の電位を同時に接
地電位とする。このとき選択されたメモリセルの強誘電
体コンデンサおよび選択されないメモリセルの強誘電体
コンデンサのいずれにも電圧は加わらない。
ないメモリセルのビット線（ＢＬ’）の電位を同時に接
地電位とする。このとき選択されたメモリセルの強誘電
体コンデンサおよび選択されないメモリセルの強誘電体
コンデンサのいずれにも電圧は加わらない。
次に、時刻Ｔ４にビット線４２１に電圧ｖ１が印加され
る。電圧ｖ１をＥｃ３＜Ｖｌ＜Ｅｃ４という値に設定さ
れる。これによって強誘電体コンデンサ４２２，４２３
，４２４の分極状態は“Ｏ”から“１”に反転するが強
誘電体コンデンサ４２５は変化しない。
る。電圧ｖ１をＥｃ３＜Ｖｌ＜Ｅｃ４という値に設定さ
れる。これによって強誘電体コンデンサ４２２，４２３
，４２４の分極状態は“Ｏ”から“１”に反転するが強
誘電体コンデンサ４２５は変化しない。
その後、時刻Ｔ５にワード線４２０（ＷＬ）がＯＦＦと
なり、さらに、時刻Ｔ６にビット線４２１（ＢＬ）がＯ
ＦＦとなって一連の書き込み動作が終了する。こうして
強誘電体コンデンサ４２２゜４２３．４２４に“１”状
態、強誘電体コンデンサ４２５に“０”状態が書き込ま
れる。電圧ｖ１の設定によって“ｌ”状態が書き込まれ
る強誘電体コンデンサの個数を設定でき、メモリセル状
態の数は５個存在する。また、駆動線４３５（ＰＬ）と
ビット線４２１ （ＢＬ）の動作波形を逆にすると、は
じめにすべての強誘電体コンデンサに１”状態が書き込
まれ、次に設定電圧に応じて一部の強誘電体コンデンサ
に“０”状態が書き込まれる。
なり、さらに、時刻Ｔ６にビット線４２１（ＢＬ）がＯ
ＦＦとなって一連の書き込み動作が終了する。こうして
強誘電体コンデンサ４２２゜４２３．４２４に“１”状
態、強誘電体コンデンサ４２５に“０”状態が書き込ま
れる。電圧ｖ１の設定によって“ｌ”状態が書き込まれ
る強誘電体コンデンサの個数を設定でき、メモリセル状
態の数は５個存在する。また、駆動線４３５（ＰＬ）と
ビット線４２１ （ＢＬ）の動作波形を逆にすると、は
じめにすべての強誘電体コンデンサに１”状態が書き込
まれ、次に設定電圧に応じて一部の強誘電体コンデンサ
に“０”状態が書き込まれる。
この場合も選択されないメモリセルのビット線（ＢＬ’
）の電位は少なくともワード線がＯＮの期間中には上記
と同様駆動線と同一の波形とされる。こうして、メモリ
セル状態の総数は８個となる。したがって、１個のメギ
リセルに３ビット分の情報が記憶されることとなる。
）の電位は少なくともワード線がＯＮの期間中には上記
と同様駆動線と同一の波形とされる。こうして、メモリ
セル状態の総数は８個となる。したがって、１個のメギ
リセルに３ビット分の情報が記憶されることとなる。
第１７図は本実施例のメモリセルの読出し波形の一実施
例を示したものである。ここでは例えば強誘電体コンデ
ンサ４２２，４２３，４２４に“１”状態２強誘電体コ
ンデンサ４２５に“０”状態が書き込まれている場合を
示す。
例を示したものである。ここでは例えば強誘電体コンデ
ンサ４２２，４２３，４２４に“１”状態２強誘電体コ
ンデンサ４２５に“０”状態が書き込まれている場合を
示す。
時刻Ｔ１に駆動線４３５（ＰＬ）に電圧ｖＯを印加する
。ここではｖＯはＥｃ４より大きい値とされる。ビット
線１２０（ＢＬ）は接地電位にされた後フローティング
状態とされる。時刻Ｔ２までの間に選択されないメモリ
セルのビット線（ＢＬ’）の電位を同じ＜Ｖｏとしてお
く。
。ここではｖＯはＥｃ４より大きい値とされる。ビット
線１２０（ＢＬ）は接地電位にされた後フローティング
状態とされる。時刻Ｔ２までの間に選択されないメモリ
セルのビット線（ＢＬ’）の電位を同じ＜Ｖｏとしてお
く。
次に、時刻Ｔ２にワード線４２０（ＷＬ）に電圧を印加
しＭＯ３ＦＥＴ４１９をＯＮにする。これにより、選択
されたメモリセルの強誘電体コンデンサには正の電圧ｖ
Ｏが加わるためすべての強誘電体コンデンサは“０”状
態に移行するが、このとき強誘電体コンデンサの状態に
よってビット線に流れる電荷量が異なる。すなわち、分
極状態が変わらないときは電荷の移動はわずかだが、′
１”から“０”に反転するときはこれより大きな電荷の
移動があり、この値は抗電界の値によって異なる。
しＭＯ３ＦＥＴ４１９をＯＮにする。これにより、選択
されたメモリセルの強誘電体コンデンサには正の電圧ｖ
Ｏが加わるためすべての強誘電体コンデンサは“０”状
態に移行するが、このとき強誘電体コンデンサの状態に
よってビット線に流れる電荷量が異なる。すなわち、分
極状態が変わらないときは電荷の移動はわずかだが、′
１”から“０”に反転するときはこれより大きな電荷の
移動があり、この値は抗電界の値によって異なる。
従って、４個の強誘電体コンデンサの状態に応じて合計
の電荷量が異なる。このため、ビット線に生じる電位も
強誘電体コンデンサの状態に応じて異なり、記憶された
状態を判定できることになる。
の電荷量が異なる。このため、ビット線に生じる電位も
強誘電体コンデンサの状態に応じて異なり、記憶された
状態を判定できることになる。
このとき、記憶された状態は、相補的ビット線に接続さ
れたダミーメモリセルあるいは基準電源による電位との
比較によって判定されるが、本発明の構成の本実施例で
は８個の状態を判別する必要があるため従来と同一の単
一のセンス増幅器では判定することは困難である。
れたダミーメモリセルあるいは基準電源による電位との
比較によって判定されるが、本発明の構成の本実施例で
は８個の状態を判別する必要があるため従来と同一の単
一のセンス増幅器では判定することは困難である。
本実施例の場合、例えば、ビット線４２１ （ＢＬ）は
７個のセンス増幅器に接続され、それぞれ異なったレベ
ルの相補的ビット線電位との比較により状態が判別され
る。あるいはビット線４２１ （ＢＬ）は３個のセンス
増幅器に接続され、電位判定のタイミングをずらすこと
により状態が判別される。
７個のセンス増幅器に接続され、それぞれ異なったレベ
ルの相補的ビット線電位との比較により状態が判別され
る。あるいはビット線４２１ （ＢＬ）は３個のセンス
増幅器に接続され、電位判定のタイミングをずらすこと
により状態が判別される。
次に、時刻Ｔ３に上記の状態判別結果にもとづきビット
線４２１（ＢＬ）−には再書き込み電圧ｖ１が印加され
る。電圧ｖ１はＥ、ｃ３＜Ｖｌ＜Ｅｃ４という値に設定
されている。次に１時刻Ｔ４に駆動線４３５ （ＰＬ）
および選択されないメモリセルのビット線（ＢＬ’）の
電位を同時に接地電位とする。これによって強誘電体コ
ンデンサ４２２゜４２３．４２４の分極状態は“０”か
ら“１”に反転するが強誘電体コンデンサ４２５は変化
しない。その後、時刻Ｔ５にワード線４２０（ＷＬ）が
ＯＦＦとなり、さらに、時刻Ｔ６にビット線４２１ （
ＢＬ）がＯＦＦとなって一連の読み出し動作が終了する
。こうしてメモリセルの状態が検知されるとともに、強
誘電体コンデンサ４２２゜４２３．４２４に“１”状態
、強誘電体コンデンサ４２５に“０”状態が再書込みさ
れる。抗電界の大きい強誘電体コンデンサ４２５がパ１
”状態でこれより抗電界の小さい強誘電体コンデンサの
いくつかが“０”状態のときには、駆動線とビット線の
波形を適宜設定して逆にすることにより読み出し動作を
行う。
線４２１（ＢＬ）−には再書き込み電圧ｖ１が印加され
る。電圧ｖ１はＥ、ｃ３＜Ｖｌ＜Ｅｃ４という値に設定
されている。次に１時刻Ｔ４に駆動線４３５ （ＰＬ）
および選択されないメモリセルのビット線（ＢＬ’）の
電位を同時に接地電位とする。これによって強誘電体コ
ンデンサ４２２゜４２３．４２４の分極状態は“０”か
ら“１”に反転するが強誘電体コンデンサ４２５は変化
しない。その後、時刻Ｔ５にワード線４２０（ＷＬ）が
ＯＦＦとなり、さらに、時刻Ｔ６にビット線４２１ （
ＢＬ）がＯＦＦとなって一連の読み出し動作が終了する
。こうしてメモリセルの状態が検知されるとともに、強
誘電体コンデンサ４２２゜４２３．４２４に“１”状態
、強誘電体コンデンサ４２５に“０”状態が再書込みさ
れる。抗電界の大きい強誘電体コンデンサ４２５がパ１
”状態でこれより抗電界の小さい強誘電体コンデンサの
いくつかが“０”状態のときには、駆動線とビット線の
波形を適宜設定して逆にすることにより読み出し動作を
行う。
記憶容量のさらに前記とは異なった構成は、第４図の強
誘電性メモリでも実現できる。
誘電性メモリでも実現できる。
すなわち、ａ Ｏｎ状態に対応する分極値ＰＯと“１″
状態に対応する分極値Ｐ１の間に任意の値の残留分極と
して、印加する電界値が、その値に応じて記憶されるこ
とを利用する。
状態に対応する分極値Ｐ１の間に任意の値の残留分極と
して、印加する電界値が、その値に応じて記憶されるこ
とを利用する。
この場合の駆動方法は、基本的に前述の第１６図、ない
し第１７図に例示された駆動方法と同一でよい。
し第１７図に例示された駆動方法と同一でよい。
〔実施例９〕
本実施例では、消費電流を小さくシ１強誘電体コンデン
サの寿命を長くするための改良された構成を第１８図を
用いて説明する。この図は１個のメモリセルの等価回路
を示したものである。本実施例ではトランジスタとして
ＭＯＳＦＥＴが用いられた場合を示している。
サの寿命を長くするための改良された構成を第１８図を
用いて説明する。この図は１個のメモリセルの等価回路
を示したものである。本実施例ではトランジスタとして
ＭＯＳＦＥＴが用いられた場合を示している。
ＭＯＳＦＥＴ４３１のソースドレイン電極に強誘電体コ
ンデンサ４２８、および、常誘電性のコンデンサ４２７
の電極が接続され電極部４２６となっている０強誘電体
コンデンサ４２８の他方の電極は駆動線４２９に接続さ
れている。Ｎ０５ＦＥＴ４３１の他方のソースドレイン
電極はビット線４３３ （ＢＬ）に、ゲート電極はワー
ド線４３２（ＷＬ）に接続される。常誘電性のコンデン
サ４２７の他方の電極は基準線４３０に接続されている
。基準線４３０は、例えば接地電位のような固定電位と
なっている。第４図の強誘電性メモリセルと比較して、
本実施例では強誘電体コンデンサ４２８とＭＯ５ＦＥＴ
４３１とが接続された電極部４２６に常誘電性の容量素
子４２７の一方の電極が接続されている点に特徴がある
。常誘電性の容量素子４２７の容量は強誘電体コンデン
サ４２８の容量に比べて小さくされ１例えば、１７９程
度に十分小さいことが望ましい。
ンデンサ４２８、および、常誘電性のコンデンサ４２７
の電極が接続され電極部４２６となっている０強誘電体
コンデンサ４２８の他方の電極は駆動線４２９に接続さ
れている。Ｎ０５ＦＥＴ４３１の他方のソースドレイン
電極はビット線４３３ （ＢＬ）に、ゲート電極はワー
ド線４３２（ＷＬ）に接続される。常誘電性のコンデン
サ４２７の他方の電極は基準線４３０に接続されている
。基準線４３０は、例えば接地電位のような固定電位と
なっている。第４図の強誘電性メモリセルと比較して、
本実施例では強誘電体コンデンサ４２８とＭＯ５ＦＥＴ
４３１とが接続された電極部４２６に常誘電性の容量素
子４２７の一方の電極が接続されている点に特徴がある
。常誘電性の容量素子４２７の容量は強誘電体コンデン
サ４２８の容量に比べて小さくされ１例えば、１７９程
度に十分小さいことが望ましい。
本実施例のメモリセルの読み出し動作を第１９図を用い
て説明する。従来の読み出し方法が分極状態を反転する
ものであったのに対し、本実施例では読み出し時に分極
状態を反転させない。
て説明する。従来の読み出し方法が分極状態を反転する
ものであったのに対し、本実施例では読み出し時に分極
状態を反転させない。
本実施例においては、まず、時刻Ｔ１にプレート線４２
９ （ＰＬ）に電圧Ｖｏを印加する。電圧Ｖｏが加わっ
たとき共通電極部４２６（Ｎ）の電圧は常誘電性のコン
デンサ４２７の容量と強誘電体コンデンサ４２８の容量
との電圧分担、および、強誘電体コンデンサ１１２の分
極状態によって８１またはＢＯの値をとる。これらの値
はある電圧値ｖ１を中心として、これよりやや大きいか
やや小さい値となっている。常誘電性のコンデンサ４２
７の容量を強誘電体コンデンサ４２８の容量に対し、例
えば１７９程度の値にすると電圧Ｖ。
９ （ＰＬ）に電圧Ｖｏを印加する。電圧Ｖｏが加わっ
たとき共通電極部４２６（Ｎ）の電圧は常誘電性のコン
デンサ４２７の容量と強誘電体コンデンサ４２８の容量
との電圧分担、および、強誘電体コンデンサ１１２の分
極状態によって８１またはＢＯの値をとる。これらの値
はある電圧値ｖ１を中心として、これよりやや大きいか
やや小さい値となっている。常誘電性のコンデンサ４２
７の容量を強誘電体コンデンサ４２８の容量に対し、例
えば１７９程度の値にすると電圧Ｖ。
はほとんど常誘電性のコンデンサ４２７にかかり、強誘
電体コンデンサ４２８にかかる電圧Ｖ ｏ −Ｂ１また
はＶ ｏ −Ｂ ＯはほぼＶ ｏ ／ １０程度になる
。すなわち、強誘電体コンデンサ４２８にかかる電圧は
非常に小さい値となり、この分極状態は反転しない、Ｂ
１およびＢＯの値は強誘電体コンデンサ４２８のヒステ
リシス特性によって決まる。
電体コンデンサ４２８にかかる電圧Ｖ ｏ −Ｂ１また
はＶ ｏ −Ｂ ＯはほぼＶ ｏ ／ １０程度になる
。すなわち、強誘電体コンデンサ４２８にかかる電圧は
非常に小さい値となり、この分極状態は反転しない、Ｂ
１およびＢＯの値は強誘電体コンデンサ４２８のヒステ
リシス特性によって決まる。
すなわち、分極状態が“０″であった場合、電圧印加方
向と分極方向が同一のため分極値はあまり変化しない、
このため、誘電率は比較的小さい値となるため容量値は
小さくなり電圧分担によって決まる電極部４２６の電位
は低くＢＯとなる。−方１分極状態が“１″であった場
合、電圧印加方向と分極方向が逆のため分極値は大きく
変化する。
向と分極方向が同一のため分極値はあまり変化しない、
このため、誘電率は比較的小さい値となるため容量値は
小さくなり電圧分担によって決まる電極部４２６の電位
は低くＢＯとなる。−方１分極状態が“１″であった場
合、電圧印加方向と分極方向が逆のため分極値は大きく
変化する。
このため、誘電率は比較的大きい値となるため容量値は
大きくなり電圧分担によって決まる電極部４２６の電位
は高＜Ｂｌとなる。従ってＢ１とＢＯの中心値ｖ１は強
誘電体コンデンサ４２８のヒステリシス特性から前もっ
て明らかになる値である。時刻Ｔ２までの間にビット線
４３３（ＢＬ）およびその相補的ビット線を含めたその
他のビット線は電圧ｖ１にプリチャージされフローティ
ング状態とされる。ビット線４３３ （ＢＬ）およびそ
の相補的ビット線は公知のイコライズ法によって同電位
とされることが望ましい。
大きくなり電圧分担によって決まる電極部４２６の電位
は高＜Ｂｌとなる。従ってＢ１とＢＯの中心値ｖ１は強
誘電体コンデンサ４２８のヒステリシス特性から前もっ
て明らかになる値である。時刻Ｔ２までの間にビット線
４３３（ＢＬ）およびその相補的ビット線を含めたその
他のビット線は電圧ｖ１にプリチャージされフローティ
ング状態とされる。ビット線４３３ （ＢＬ）およびそ
の相補的ビット線は公知のイコライズ法によって同電位
とされることが望ましい。
時刻Ｔ２に、ワード線４３２（ＷＬ）に電圧が加わりＭ
Ｏ５ＦＥＴ４３１がＯＮとなり、共通電極部４２６（Ｎ
）とビット線４３３（ＢＬ）が接続される。
Ｏ５ＦＥＴ４３１がＯＮとなり、共通電極部４２６（Ｎ
）とビット線４３３（ＢＬ）が接続される。
すると共通電極部４２６（Ｎ）とビット線４３３（Ｂ
Ｌ）の電位差によって電荷の移動すなわちチャージシュ
アが起こり、共通電極部４２６（Ｎ）はｖｌに近いＢｌ
’またはＢＯ’の電位となり、ビット線４３３ （ＮＬ
）はＢｌ’またはＢＯ’の電位となる。相補的ビット線
とワード線４３２（Ｗ Ｌ ）との間にはメモリセルが
存在しないレイアウトとすることにより、相補的ビット
線の電位はｖｌのままであるためＢｌ’またはＢＯ’の
電位はそれぞれ“１”または“０”は判定される。この
際、′１”または“Ｏ”の判定が確実に行われるために
はＢｌ’またはＢＯ’の電位が雑音マージンを考慮して
適宜に設定されている必要がある。
Ｌ）の電位差によって電荷の移動すなわちチャージシュ
アが起こり、共通電極部４２６（Ｎ）はｖｌに近いＢｌ
’またはＢＯ’の電位となり、ビット線４３３ （ＮＬ
）はＢｌ’またはＢＯ’の電位となる。相補的ビット線
とワード線４３２（Ｗ Ｌ ）との間にはメモリセルが
存在しないレイアウトとすることにより、相補的ビット
線の電位はｖｌのままであるためＢｌ’またはＢＯ’の
電位はそれぞれ“１”または“０”は判定される。この
際、′１”または“Ｏ”の判定が確実に行われるために
はＢｌ’またはＢＯ’の電位が雑音マージンを考慮して
適宜に設定されている必要がある。
時刻Ｔ３にセンス増幅器が始動しＢｌ’の電位はＶｏへ
、ＢＯ’の電位は接地電位へ変化される。
、ＢＯ’の電位は接地電位へ変化される。
時刻Ｔ３とＴ４の間には強誘電体コンデンサ４２８の分
極状態が当初“０”であった場合、プレート線４２９
（ＰＬ）にＶｏ、ビット線４３３（ＢＬ）すなわち共通
電極部４２６（Ｎ）に接地電位がかかつているため、当
初の分極方向と電界方向が同じであり状態の変化はない
。また、強誘電体コンデンサ４２８の分極状態が当初“
１”であった場合、プレート線４２９ （ＰＬ）にｖＯ
、ビット線４３３ （ＢＬ）すなわち共通電極部４２６
（Ｎ）にＶｏがかかつているため、電界はかからず状態
の変化はない。時刻Ｔ４に駆動線の電位は接地電位にさ
れる。
極状態が当初“０”であった場合、プレート線４２９
（ＰＬ）にＶｏ、ビット線４３３（ＢＬ）すなわち共通
電極部４２６（Ｎ）に接地電位がかかつているため、当
初の分極方向と電界方向が同じであり状態の変化はない
。また、強誘電体コンデンサ４２８の分極状態が当初“
１”であった場合、プレート線４２９ （ＰＬ）にｖＯ
、ビット線４３３ （ＢＬ）すなわち共通電極部４２６
（Ｎ）にＶｏがかかつているため、電界はかからず状態
の変化はない。時刻Ｔ４に駆動線の電位は接地電位にさ
れる。
すると、時刻Ｔ４とＴ５の間には、強誘電体コンデンサ
４２８の分極状態が当初″０”であった場合、駆動線４
２９ （ＰＬ）に接地電位、ビット線４３３ （ＢＬ）
すなわち共通電極部４２６ （Ｎ）に接地電位がかかつ
ているため、電界はかからず状態の変化はない。また、
強誘電体コンデンサ４２８の分極状態が当初“Ｏ”であ
った場合、駆動線４２９ （ＰＬ）に接地電位、ビット
線４３３（Ｂ Ｌ）すなワチ共通電極部４２６ （Ｎ）
にＶ。
４２８の分極状態が当初″０”であった場合、駆動線４
２９ （ＰＬ）に接地電位、ビット線４３３ （ＢＬ）
すなわち共通電極部４２６ （Ｎ）に接地電位がかかつ
ているため、電界はかからず状態の変化はない。また、
強誘電体コンデンサ４２８の分極状態が当初“Ｏ”であ
った場合、駆動線４２９ （ＰＬ）に接地電位、ビット
線４３３（Ｂ Ｌ）すなワチ共通電極部４２６ （Ｎ）
にＶ。
がかかつているため、当初の分極方向と電界方向が同じ
となり、再書込みが行われる。このとき。
となり、再書込みが行われる。このとき。
読み出し時の電圧がわずかであったため分極値の大きな
変化はなく、従って消費電流は小さい、また、分極値の
大きな変化がないことから強誘電体コンデンサ４２８の
分極状態すなわち結晶状態の大きな変化もないため強誘
電体コンデンサ４２８の劣化が起こりにくく、寿命が長
くなる。次に、時刻Ｔ５にワード線４３２（ＷＬ）がＯ
ＦＦとなり、さらにビット線も適宜初期状態に戻される
。
変化はなく、従って消費電流は小さい、また、分極値の
大きな変化がないことから強誘電体コンデンサ４２８の
分極状態すなわち結晶状態の大きな変化もないため強誘
電体コンデンサ４２８の劣化が起こりにくく、寿命が長
くなる。次に、時刻Ｔ５にワード線４３２（ＷＬ）がＯ
ＦＦとなり、さらにビット線も適宜初期状態に戻される
。
こうして消費電流を小さくし強誘電体コンデンサの寿命
を長くする一連の読出し動作が完了する。
を長くする一連の読出し動作が完了する。
この読み出し法は、第１８図に示された本実施例のみな
らず、本発明の他の実施例の多ビツト強誘電性メモリの
共通電極部に常誘電性のコンデンサを付加した構造のメ
モリセルについても適用できる。常誘電性のコンデンサ
は、従来のＤ ＲＡＭの場合と同様に常誘電性の絶縁膜
を用いて形成して構わない。あるいは、共通電極部４２
６ （Ｎ）に接続された半導体基板中のＭＯ５ＦＥＴ４
３２のソースドレイン電極と半導体基板とのｐｎ接合に
よって形成しても構わない。いずれの場合も容量値を適
宜に設定して、読み出し時に強誘電体コンデンサ４２８
にかかる電圧を小さくし、かつ、ビット線への読み出し
電位の雑音マージンが十分とれるように制御する必要が
あるのは前述の通りである。
らず、本発明の他の実施例の多ビツト強誘電性メモリの
共通電極部に常誘電性のコンデンサを付加した構造のメ
モリセルについても適用できる。常誘電性のコンデンサ
は、従来のＤ ＲＡＭの場合と同様に常誘電性の絶縁膜
を用いて形成して構わない。あるいは、共通電極部４２
６ （Ｎ）に接続された半導体基板中のＭＯ５ＦＥＴ４
３２のソースドレイン電極と半導体基板とのｐｎ接合に
よって形成しても構わない。いずれの場合も容量値を適
宜に設定して、読み出し時に強誘電体コンデンサ４２８
にかかる電圧を小さくし、かつ、ビット線への読み出し
電位の雑音マージンが十分とれるように制御する必要が
あるのは前述の通りである。
〔実施例１０）
第２０図は、本実施例のメモリセルからセンスアンプま
での構成を示す。この回路に使用する同期パルスの波形
を第２１図に示す。第２２図は、本実施例に使用した強
誘電体コンデンサの特性を示す図である。以下、メモリ
セルとダミーセルとを同時に読出し、その時に発生する
電荷量の違いによる電位差を検出する方法を例にとり、
本実施例を説明する。
での構成を示す。この回路に使用する同期パルスの波形
を第２１図に示す。第２２図は、本実施例に使用した強
誘電体コンデンサの特性を示す図である。以下、メモリ
セルとダミーセルとを同時に読出し、その時に発生する
電荷量の違いによる電位差を検出する方法を例にとり、
本実施例を説明する。
ダミーセルの状態は常に第２２＠中の状態りに保持され
ているようにする。この時、選択されたメモリセルの状
態は、状態Ａであるとする。この状態で、φＴのパルス
により選択トランジスタをオンさせ、駆動線に電位ａを
印加したものとする。
ているようにする。この時、選択されたメモリセルの状
態は、状態Ａであるとする。この状態で、φＴのパルス
により選択トランジスタをオンさせ、駆動線に電位ａを
印加したものとする。
この時メモリセルからは、第２２図中の分極ｍに対応し
た電荷がビット線１に流れ込み、一方ビット線２には分
極ｎに関する電荷が流れる。第２２図かられかるように
、ｍ ＞ ｎであるから、ビット線１の電位の方が高く
なる。この電位差をセンスアンプで受け、増幅すれば、
メモリセルの情報を読みだすことができる。
た電荷がビット線１に流れ込み、一方ビット線２には分
極ｎに関する電荷が流れる。第２２図かられかるように
、ｍ ＞ ｎであるから、ビット線１の電位の方が高く
なる。この電位差をセンスアンプで受け、増幅すれば、
メモリセルの情報を読みだすことができる。
次に再書き込み回路を作動させ、これとほぼ同期して駆
動線電位をＯ電位とする。再書込み回路はラッチ回路の
一種で構成し、高い電位側をさらに高くシ（ここではほ
ぼ電源電位まであげる）、低い電位側をさらに低くする
（ここでは０電位とする）。この時、メモリセルの強誘
電体器コンデンサは第２２図の状態Ｃとなり、その後、
選択トランジスタがオフすることにより、状態Ａに戻る
。
動線電位をＯ電位とする。再書込み回路はラッチ回路の
一種で構成し、高い電位側をさらに高くシ（ここではほ
ぼ電源電位まであげる）、低い電位側をさらに低くする
（ここでは０電位とする）。この時、メモリセルの強誘
電体器コンデンサは第２２図の状態Ｃとなり、その後、
選択トランジスタがオフすることにより、状態Ａに戻る
。
一方、ダミーセルは第２２図中状態ＥからＦになり、そ
の後状態りに戻り、初期の状態が保持される。
の後状態りに戻り、初期の状態が保持される。
本実施例では、読出し動作によるエネルギの消費は第２
２図中の斜線の領域であり、従来の強誘電体メモリの場
合のＡ、Ｂ、Ｆ、Ｅ、Ｄ、Ｃで囲まれる領域に対応する
エネルギより少なくなり。
２図中の斜線の領域であり、従来の強誘電体メモリの場
合のＡ、Ｂ、Ｆ、Ｅ、Ｄ、Ｃで囲まれる領域に対応する
エネルギより少なくなり。
低消費電力化が図れる。高速読出しが可能となり、また
強誘電体の劣化も防止できる。
強誘電体の劣化も防止できる。
本実施例ではダミーセルを使用したが、あらかじめビッ
ト線電位を与えた状態で選択トランジスタを開けば、ダ
ミーセルを使用しなくとも良い。
ト線電位を与えた状態で選択トランジスタを開けば、ダ
ミーセルを使用しなくとも良い。
以上の実施例で説明した構成のメモリ素子を応用したも
のとして、以下に述べる３種類のランダムアクセスメモ
リ（ＲＡＭ）が考えられる。
のとして、以下に述べる３種類のランダムアクセスメモ
リ（ＲＡＭ）が考えられる。
まず、第１種は強誘電体のヒステリシス特性を利用した
、電気的なバックアップを必要としない、不揮発性の強
誘電体ＲＡＭ （ＦＲＡＭ）である。
、電気的なバックアップを必要としない、不揮発性の強
誘電体ＲＡＭ （ＦＲＡＭ）である。
その場合のアクセス時間は、遅くともμＳのオーダーで
あり、磁気ディスクや光ディスク等の不揮発性メモリの
アクセス時間（ｍｓのオーダー）の１／１０００と高速
である。さらに、単位面積あたりの記録密度も磁気ディ
スクや光ディスク等の不揮発生メモリに勝っており、よ
り大容量のメモリを提供することも可能である。一方、
ビットコストも従来、磁気ディスクや光ディスク等と比
較して、１０００倍程度であったのが、１０倍から、さ
らには同程度まで下げることができ、その効果が大きい
。特に、多値メモリ動作を採用すれば、より効果が大き
くなる。また、ＥＥＰＲＯＭと比べても、動作速度と記
憶容量、及びプロセスの容易さなど１本実施例の不揮発
生ＲＡ Ｍ （ＦＲＡＭ）メモリの方が優れている。
あり、磁気ディスクや光ディスク等の不揮発性メモリの
アクセス時間（ｍｓのオーダー）の１／１０００と高速
である。さらに、単位面積あたりの記録密度も磁気ディ
スクや光ディスク等の不揮発生メモリに勝っており、よ
り大容量のメモリを提供することも可能である。一方、
ビットコストも従来、磁気ディスクや光ディスク等と比
較して、１０００倍程度であったのが、１０倍から、さ
らには同程度まで下げることができ、その効果が大きい
。特に、多値メモリ動作を採用すれば、より効果が大き
くなる。また、ＥＥＰＲＯＭと比べても、動作速度と記
憶容量、及びプロセスの容易さなど１本実施例の不揮発
生ＲＡ Ｍ （ＦＲＡＭ）メモリの方が優れている。
第２種は、ヒステリシス特性は有しないが、誘電率が極
めて大きいことを利用した、ダイミナツクＲＡＭ （Ｄ
ＲＡＭ）である。
めて大きいことを利用した、ダイミナツクＲＡＭ （Ｄ
ＲＡＭ）である。
この場合揮発性であるから、従来のＤＲＡＭと同様に、
情報のリフレッシュ動作と電気的なバックアップが必要
であるが、１個のメモリ素子としてトレンチ構造等の複
雑な構成を採らなくとも、微細なものが容易に作製でき
、従来よりソフトエラー発生率の少ない大容量のＤＲＡ
Ｍを安価に提供できるという利点がある。
情報のリフレッシュ動作と電気的なバックアップが必要
であるが、１個のメモリ素子としてトレンチ構造等の複
雑な構成を採らなくとも、微細なものが容易に作製でき
、従来よりソフトエラー発生率の少ない大容量のＤＲＡ
Ｍを安価に提供できるという利点がある。
第１種及び第２種を用いたシステムについて、実施例１
１および実施例１２を用いて説明する。
１および実施例１２を用いて説明する。
〔実施例１１〕
第２３図は本発明によるＤＲＡＭあるいは不揮発性ＲＡ
Ｍの構成を示すブロック図である。
Ｍの構成を示すブロック図である。
第２３図において、実線の正方形のブロックは選択トラ
ンジスタ１個と強誘電体コンデンサ１個から成るメモリ
セルあるいはダミーメモリセルを示す、第２３図中右下
く入力出力信号のブロックで示した入力信号により、ワ
ード線と駆動線に電位を印加する。個々のメモリセルか
ら情報を読出すには、上記実施例１０と同様の動作をさ
せれば良い。
ンジスタ１個と強誘電体コンデンサ１個から成るメモリ
セルあるいはダミーメモリセルを示す、第２３図中右下
く入力出力信号のブロックで示した入力信号により、ワ
ード線と駆動線に電位を印加する。個々のメモリセルか
ら情報を読出すには、上記実施例１０と同様の動作をさ
せれば良い。
これによって、放射線に対する耐量の大きなりＲＡＭあ
るいは不揮発性ＲＡＭを製造することができる。
るいは不揮発性ＲＡＭを製造することができる。
〔実施例１２〕
第２４図は一つのメモリセルで多ビットの情報を読み書
きできるようにした、ＤＲＡＭあるいは不揮発性ＲＡＭ
の構成の一実施例を示すブロック図である。
きできるようにした、ＤＲＡＭあるいは不揮発性ＲＡＭ
の構成の一実施例を示すブロック図である。
本実施例では４ビツトの構成とした。第２４図において
、破線の長方形で示したブロックは選択トランジスタ１
個と強誘電体コンデンサ４個から成る多ビツトメモリセ
ルあるいはダミーメモリセルを示す。第２４図中右下に
入出力信号のブロックで示した入力信号により、ワード
線と駆動線に電位を印加する。
、破線の長方形で示したブロックは選択トランジスタ１
個と強誘電体コンデンサ４個から成る多ビツトメモリセ
ルあるいはダミーメモリセルを示す。第２４図中右下に
入出力信号のブロックで示した入力信号により、ワード
線と駆動線に電位を印加する。
個々のメモリセルから情報を読出す動作は、実施例１．
実施例２．実施例３または実施例１０などと同様の動作
をさせれば良い。
実施例２．実施例３または実施例１０などと同様の動作
をさせれば良い。
これによって、放射線に対する耐量の大きく、かつ大容
量のＤＲＡＭあるいは不揮発性ＲＡＭを製造することが
できる。
量のＤＲＡＭあるいは不揮発性ＲＡＭを製造することが
できる。
〔実施例１３〕
第３種のＲＡＭとしては、ＤＲＡＭはど大容量ではない
が、メモリのリフレッシュ動作を必要とせず、また高速
動作が可能なスタティックＲＡＭ（ＳＲＡＭ）が挙げら
れるにの場合も、上記ＤＲＡＭで説明したように、従来
に比べ、高信頼化と大容量化、低コスト化が同時に図れ
るという利点がある。
が、メモリのリフレッシュ動作を必要とせず、また高速
動作が可能なスタティックＲＡＭ（ＳＲＡＭ）が挙げら
れるにの場合も、上記ＤＲＡＭで説明したように、従来
に比べ、高信頼化と大容量化、低コスト化が同時に図れ
るという利点がある。
第２５図は一つのメモリセルで多ビットの情報を読み書
きできるようにしたＳＲＡＭの構成の一実施例を示すブ
ロック図である。本実施例では４ビツトの構成とした。
きできるようにしたＳＲＡＭの構成の一実施例を示すブ
ロック図である。本実施例では４ビツトの構成とした。
第２５図は、ＣＭＯＳタイプのＳＲＡＭで４種メモリと
してものである。４値メモリ以外については、強誘電体
キャパシタＣｎ ＊ Ｃｎと、駆動線ＤＬｎを変えるこ
とで対応できる。
してものである。４値メモリ以外については、強誘電体
キャパシタＣｎ ＊ Ｃｎと、駆動線ＤＬｎを変えるこ
とで対応できる。
ＣＭＯＳタイプ以外にｎ Ｍ ＯＳタイプも考えらられ
るが、消費電力の点では、ＣＭＯＳタイプが望ましい。
るが、消費電力の点では、ＣＭＯＳタイプが望ましい。
〔実施例１４〕
第２６図は１強誘電体コンデンサ５００における強誘電
体結晶５０１の自発分極に平行（もしくは反平行）な方
向の結晶軸５０２を示したものである。
体結晶５０１の自発分極に平行（もしくは反平行）な方
向の結晶軸５０２を示したものである。
強誘電体コンデンサ５００は１例えば、第１図に示した
強誘電体コンデンサ１１２ないし１１５の何れかに該当
し、その一方の電極は、プレート線に接続され、他方の
電極はＭＯＳＦＥＴのドレインに接続されいる。
強誘電体コンデンサ１１２ないし１１５の何れかに該当
し、その一方の電極は、プレート線に接続され、他方の
電極はＭＯＳＦＥＴのドレインに接続されいる。
強誘電体結晶５０１の残留分極の正味の大きさは、結晶
軸５０２の印加電界ベクトルへの射影の総和で決まる。
軸５０２の印加電界ベクトルへの射影の総和で決まる。
従って、結晶軸５０２の方向がばらばらな場合は、正味
の残留分極が小さくなる。
の残留分極が小さくなる。
そのため記憶情報の信頼性を向上させるには、コンデン
サ５００の面積をより大きくする必要がある。また１分
極反転に関与する分極子の数が少ないために、弱い電界
で分極反転を生ずる。すなわち、明療なヒステリシス特
性を示さず、外的撹乱に弱く、磁留分極を利用した不揮
発生のメモリ素子に用いた場合、メモリエラーを発生し
やすい。
サ５００の面積をより大きくする必要がある。また１分
極反転に関与する分極子の数が少ないために、弱い電界
で分極反転を生ずる。すなわち、明療なヒステリシス特
性を示さず、外的撹乱に弱く、磁留分極を利用した不揮
発生のメモリ素子に用いた場合、メモリエラーを発生し
やすい。
そこで１本実施例では、第２７図に示したように、結晶
軸５０２の方向と印加電界のなす角度θが５°以下であ
る部分が、コンデンサ５００を構成する強誘電体結晶５
０１の８０％以上であるようにした。これにより正味の
残留分極は、結晶軸５０２が完全に乱れている場合に比
べ、１．８倍大きくなり、抗電界も大きくなる。
軸５０２の方向と印加電界のなす角度θが５°以下であ
る部分が、コンデンサ５００を構成する強誘電体結晶５
０１の８０％以上であるようにした。これにより正味の
残留分極は、結晶軸５０２が完全に乱れている場合に比
べ、１．８倍大きくなり、抗電界も大きくなる。
従って、第２８図に示したように、明療なヒステリシス
特性が得られる。そのため、記憶情報に対する信頼性が
向上し、メモリエラーも減少する。
特性が得られる。そのため、記憶情報に対する信頼性が
向上し、メモリエラーも減少する。
また、同一の残留分極を得るにも、コンデンサの面積は
６０％で良く、メモリ素子サイズを小さく８来るなど、
効果が大きい、なお、本実施例では、コンデンサ５００
の一方の電極がドレインに接続されていることにしたが
、これはソース電極であっても良い。
６０％で良く、メモリ素子サイズを小さく８来るなど、
効果が大きい、なお、本実施例では、コンデンサ５００
の一方の電極がドレインに接続されていることにしたが
、これはソース電極であっても良い。
強誘電体をコンデンサ５００に用いれば、誘電率が従来
の誘電体（ＳｉＯｚ、Ｔａ２Ｏδ等）より極めて大きい
ため、コンデンサ５００に蓄えられる電荷量が増加し、
電極表面積を著しく小さくできるという利点がある。そ
こで、この効果を強誘電体結晶としてＢａＴｉＯ３を用
いた場合で説明する。
の誘電体（ＳｉＯｚ、Ｔａ２Ｏδ等）より極めて大きい
ため、コンデンサ５００に蓄えられる電荷量が増加し、
電極表面積を著しく小さくできるという利点がある。そ
こで、この効果を強誘電体結晶としてＢａＴｉＯ３を用
いた場合で説明する。
ＢａＴｉＯ３の比誘電率は、室温状態で数千のオーダー
であり、ＳｉＯｚ（比誘電率４．６）の約千倍、Ｔａｘ
ｅｓ（比誘電率１２）の千倍以上である。従って、電極
の表面積は、１／１００〜１／１００で済む。
であり、ＳｉＯｚ（比誘電率４．６）の約千倍、Ｔａｘ
ｅｓ（比誘電率１２）の千倍以上である。従って、電極
の表面積は、１／１００〜１／１００で済む。
誘電体に５ｉＯｚを用いた場合、メモリ素子の微細化に
伴い、コンデンサとして使える面積も減少しており、メ
モリエラ一対策として十分な電荷をコンデンサに蓄える
ために、該コンデンサを絶縁膜を介してＭＯＳＦＥＴの
ゲート電極の上部に形成して３次元化を図ったり、ある
いは、ソース電極もしくはドレイン電極の隣に深い溝部
を設け、上記コンデンサを形成したトレンチ構造を用い
るなど、上記コンデンサの電極表面積を大きくし、該コ
ンデンサに蓄えられる電荷量を増やすための工夫が必要
である。さらには、比誘電率がＳｉＯｚより大きなＴａ
ｘｅ５を用いるなどの工夫が必要である。しかし、この
ような工夫の後でも、メモリ素子全体の平面積に対する
上記コンデンサの割合は５０％を越えている点、作製プ
ロセスも複雑である点などが、さらに微細化を進める上
での障害となっている。
伴い、コンデンサとして使える面積も減少しており、メ
モリエラ一対策として十分な電荷をコンデンサに蓄える
ために、該コンデンサを絶縁膜を介してＭＯＳＦＥＴの
ゲート電極の上部に形成して３次元化を図ったり、ある
いは、ソース電極もしくはドレイン電極の隣に深い溝部
を設け、上記コンデンサを形成したトレンチ構造を用い
るなど、上記コンデンサの電極表面積を大きくし、該コ
ンデンサに蓄えられる電荷量を増やすための工夫が必要
である。さらには、比誘電率がＳｉＯｚより大きなＴａ
ｘｅ５を用いるなどの工夫が必要である。しかし、この
ような工夫の後でも、メモリ素子全体の平面積に対する
上記コンデンサの割合は５０％を越えている点、作製プ
ロセスも複雑である点などが、さらに微細化を進める上
での障害となっている。
これに対し、本実施例のようにＢ ａ Ｔ ｉ Ｏδな
どの強誘電体をコンデンサに用いることにより、ヒステ
リシス・を示さない場合でも、誘電率が極めて大きいた
めに、その電極表面積は著しく減少することから、トレ
ンチ構造などの複雑な構造を用いることなく、十分な電
荷量を保持できるため、作製プロセスが容易になるとい
う利点がある。また、コンデンサの電極面積のメモリ素
子全体の平面積に対する割合は、３０％以下であっても
十分なものとなり、メモリ素子の微細化に極めて有利で
ある。
どの強誘電体をコンデンサに用いることにより、ヒステ
リシス・を示さない場合でも、誘電率が極めて大きいた
めに、その電極表面積は著しく減少することから、トレ
ンチ構造などの複雑な構造を用いることなく、十分な電
荷量を保持できるため、作製プロセスが容易になるとい
う利点がある。また、コンデンサの電極面積のメモリ素
子全体の平面積に対する割合は、３０％以下であっても
十分なものとなり、メモリ素子の微細化に極めて有利で
ある。
〔実施例１５〕
次に１強誘電体の最適な結晶性及び分域構造について、
説明する。
説明する。
第２９図は、強誘電体結晶５１０が多結晶である場合の
、結晶粒界を示した図である。本実施例では１強誘電体
５１０の結晶粒界面５１２が結晶軸５０２に平行である
ようにした。それに対し、第３０図に従来の結晶粒界を
示す。
、結晶粒界を示した図である。本実施例では１強誘電体
５１０の結晶粒界面５１２が結晶軸５０２に平行である
ようにした。それに対し、第３０図に従来の結晶粒界を
示す。
第３０図に示す様に、強誘電体膜５１０の下面から上面
まで結晶粒界面５１２と結晶軸５０２が平行でない場合
は、結晶粒界面５１２に分極が生じることになる。強誘
電体膜５１０に記録された情報を書替えるには、強誘電
体膜５１０の正味の分極が反転する電界を印加するが、
書替えが多数回に及ぶと、結晶粒界面５１２にストレス
が集中し、強誘電体膜５１０の寿命を縮めることになる
。
まで結晶粒界面５１２と結晶軸５０２が平行でない場合
は、結晶粒界面５１２に分極が生じることになる。強誘
電体膜５１０に記録された情報を書替えるには、強誘電
体膜５１０の正味の分極が反転する電界を印加するが、
書替えが多数回に及ぶと、結晶粒界面５１２にストレス
が集中し、強誘電体膜５１０の寿命を縮めることになる
。
このことは１分極方向が乱れていることによる、正味の
残留分極の減少及びヒステリシス特性の劣化より、深刻
な問題である。
残留分極の減少及びヒステリシス特性の劣化より、深刻
な問題である。
これに対し１本実施例のように強誘電体５１０の結晶粒
界面が結晶軸５０２に平行であれば、結晶粒界面５１２
に分極を生じないので、結晶粒界面５１２へのストレス
集中が緩和され、強誘電体膜の長寿命対策として、その
効果が大きく、また分極軸が揃っているので、正味の残
留分極が大きく、かつ良好なヒステリシス特性を得るこ
とが可能である。
界面が結晶軸５０２に平行であれば、結晶粒界面５１２
に分極を生じないので、結晶粒界面５１２へのストレス
集中が緩和され、強誘電体膜の長寿命対策として、その
効果が大きく、また分極軸が揃っているので、正味の残
留分極が大きく、かつ良好なヒステリシス特性を得るこ
とが可能である。
〔実施例１６〕
さらに上記実施例に加え、第３１図に示すように１強誘
電体膜５１０の結晶粒界面５１２を、電界の印加方向と
平行であるようにすれば、ストレス集中の緩和及び、ヒ
ステリシス特性の向上に極めて有効である。結晶粒界面
５１２と電界の印加方向を平行にするには、多結晶を構
成する微小単結晶領域５１１を、一方の電極側から他方
の電極側へ、スパッタ法や真空蒸着法などの方法、さら
にはそれらに加えて膜形成後に熱アニールを施すことな
どにより、分極軸と平行な結晶軸５１２を成長方向とし
て、柱状に成長させれば良い。
電体膜５１０の結晶粒界面５１２を、電界の印加方向と
平行であるようにすれば、ストレス集中の緩和及び、ヒ
ステリシス特性の向上に極めて有効である。結晶粒界面
５１２と電界の印加方向を平行にするには、多結晶を構
成する微小単結晶領域５１１を、一方の電極側から他方
の電極側へ、スパッタ法や真空蒸着法などの方法、さら
にはそれらに加えて膜形成後に熱アニールを施すことな
どにより、分極軸と平行な結晶軸５１２を成長方向とし
て、柱状に成長させれば良い。
〔実施例１７〕
さらには、強誘電体膜が非晶質である場合について説明
する。本実施例においても１分極に関する結晶軸だけが
配向していれば、他の軸が長距離の秩序を保つことなく
全て乱れていても、上記多結晶強誘電体膜の実施例と同
様な構成とすることにより、同様の効果が得られる。
する。本実施例においても１分極に関する結晶軸だけが
配向していれば、他の軸が長距離の秩序を保つことなく
全て乱れていても、上記多結晶強誘電体膜の実施例と同
様な構成とすることにより、同様の効果が得られる。
〔実施例１８〕
強誘電体が単結晶であっても、自発分極の向きに関して
は、分域構造を持っていることが知られている。コンデ
ンサに用いる強誘電体材料としては、分極反転速度の大
きなものが望ましく、また半導体材料（とくにＳｉ）及
びその不純物分布に悪影響を及ぼすことのないものが望
ましい。そのためには、変位−無変位型の相転移を生ず
る、結晶構造がペロブスカイト型の、無機物強誘電体が
好ましい。このような強誘電体は、強誘電性を示す状態
では、その結晶構造が一対の結晶軸方向だけが他の結晶
軸方向に比べて伸びている、わずかにひずんだ立方体と
なっている。
は、分域構造を持っていることが知られている。コンデ
ンサに用いる強誘電体材料としては、分極反転速度の大
きなものが望ましく、また半導体材料（とくにＳｉ）及
びその不純物分布に悪影響を及ぼすことのないものが望
ましい。そのためには、変位−無変位型の相転移を生ず
る、結晶構造がペロブスカイト型の、無機物強誘電体が
好ましい。このような強誘電体は、強誘電性を示す状態
では、その結晶構造が一対の結晶軸方向だけが他の結晶
軸方向に比べて伸びている、わずかにひずんだ立方体と
なっている。
第３２−ａ図及び第３２−ｂ図に示すように、その場合
の強誘電性分域は、分極軸が９０’の角度で接する（９
０°分域構造）、もしくは１８ｏ。
の強誘電性分域は、分極軸が９０’の角度で接する（９
０°分域構造）、もしくは１８ｏ。
で接する（１８０°分域構造）である。上記強誘電体５
２０に外部から電界を印加すると、分域境界面５２５が
移動し、電界の向きに近い向きの方の分極を持つ分極（
上向きと仮定する）が拡がっていく。印加電界が抗電界
に等しいところで上下２種類の分域の面積が等しくなり
、正味の分極はＯになる。さらに電界を印加すれば、上
向きの分域が多くなり、遂にはすべての分域が上向きと
なる。その場合、上記多結晶強誘電体の実施例で述べた
ものと同様の理由により、分極軸と印加電界の方向が平
行である方が望ましい。そこで本実施例では、分域境界
面５２５と印加電界のなす角度が、Ｏ＠（１８０”も同
様）になるようにした。
２０に外部から電界を印加すると、分域境界面５２５が
移動し、電界の向きに近い向きの方の分極を持つ分極（
上向きと仮定する）が拡がっていく。印加電界が抗電界
に等しいところで上下２種類の分域の面積が等しくなり
、正味の分極はＯになる。さらに電界を印加すれば、上
向きの分域が多くなり、遂にはすべての分域が上向きと
なる。その場合、上記多結晶強誘電体の実施例で述べた
ものと同様の理由により、分極軸と印加電界の方向が平
行である方が望ましい。そこで本実施例では、分域境界
面５２５と印加電界のなす角度が、Ｏ＠（１８０”も同
様）になるようにした。
これにより、分極軸５２１は電界と平行（もしくは反平
行）な配置となり、正味の残留分極の向上と良好なヒス
テリシス特性が得られる。なお、分域境界面との印加電
界の、なす角度は、４５°でも良い。
行）な配置となり、正味の残留分極の向上と良好なヒス
テリシス特性が得られる。なお、分域境界面との印加電
界の、なす角度は、４５°でも良い。
以上の実施例では、良好なヒステリシス特性を得る方法
について述べてきた。ヒステリシスが存在する場合、誘
電率には大きな結晶軸異方性も存在する。即ち、分極軸
とそれに垂直な軸方向では誘電率が大きく異なるのであ
る。
について述べてきた。ヒステリシスが存在する場合、誘
電率には大きな結晶軸異方性も存在する。即ち、分極軸
とそれに垂直な軸方向では誘電率が大きく異なるのであ
る。
〔実施例１９〕
ヒステリシス特性を利用しないＤＲＡＭの場合は、誘電
率は等方的であることが望ましい。それゆえ、ＤＲＡＭ
に強誘電体を用いる場合は、自発分極を生じていない方
が良い。即ち、ＤＲＡＭにおいては、完全無配向の非晶
質強誘電体膜であることが望まれる。
率は等方的であることが望ましい。それゆえ、ＤＲＡＭ
に強誘電体を用いる場合は、自発分極を生じていない方
が良い。即ち、ＤＲＡＭにおいては、完全無配向の非晶
質強誘電体膜であることが望まれる。
〔実施例２０）
次に、強誘電体コンデンサの構成について、実施例によ
り説明する０本実施例では、コンデンサを構成する誘電
体が強誘電体と常誘電体との積層である場合について説
明する。第３３図はコンデンサ５３０の断面を示したも
のである。電極５３４゜５３５と強誘電体膜５３１との
化学的な反応を抑制し、あるいは強誘電体膜５３１のリ
ーク電流を押さえ、また電極５３４，５３５との密着性
を向上させ、かつＭＯＳＦＥＴに悪影響を及ぼさず、さ
らに熱処理による悪影響を防ぐためには、強誘電体５３
１と電極５３４，５３５の間に、絶縁膜として常誘電体
５３２，５３３を設けることが望ましい。本実施例では
、強誘電体５３２としてＢａＴｉ０ｇ、常誘電体５３２
，５３３として酸化シリコン（ＳｉＯ）を用いた。Ｓｉ
Ｏ５３２゜５３３の膜は、 Ｂ ａ Ｔ ｉ Ｏａ５３
１ の誘電率から決まる。例えばＢａＴｉＯｓの場合
、その比誘電率は、製法にもよるが、約６０００である
。一方、ＳｉＯの比誘電率が約５であるから、Ｓｉ○膜
５３２．５３３にＢａＴｉＯｓ膜５３１の１０倍の電界
を印加させるには、ＳｉＯ膜５３２ 、５３３の膜厚は
、ＢａＴｉＯ３膜５３１の膜厚の約１７１００−以下と
なる。すなわち、ＢａＴｉＯ３膜５３１が０．１ μｍ
とすると、ＳｉＯ膜５３２゜５３３は０．８ｎｍ
とするのが望ましい。
り説明する０本実施例では、コンデンサを構成する誘電
体が強誘電体と常誘電体との積層である場合について説
明する。第３３図はコンデンサ５３０の断面を示したも
のである。電極５３４゜５３５と強誘電体膜５３１との
化学的な反応を抑制し、あるいは強誘電体膜５３１のリ
ーク電流を押さえ、また電極５３４，５３５との密着性
を向上させ、かつＭＯＳＦＥＴに悪影響を及ぼさず、さ
らに熱処理による悪影響を防ぐためには、強誘電体５３
１と電極５３４，５３５の間に、絶縁膜として常誘電体
５３２，５３３を設けることが望ましい。本実施例では
、強誘電体５３２としてＢａＴｉ０ｇ、常誘電体５３２
，５３３として酸化シリコン（ＳｉＯ）を用いた。Ｓｉ
Ｏ５３２゜５３３の膜は、 Ｂ ａ Ｔ ｉ Ｏａ５３
１ の誘電率から決まる。例えばＢａＴｉＯｓの場合
、その比誘電率は、製法にもよるが、約６０００である
。一方、ＳｉＯの比誘電率が約５であるから、Ｓｉ○膜
５３２．５３３にＢａＴｉＯｓ膜５３１の１０倍の電界
を印加させるには、ＳｉＯ膜５３２ 、５３３の膜厚は
、ＢａＴｉＯ３膜５３１の膜厚の約１７１００−以下と
なる。すなわち、ＢａＴｉＯ３膜５３１が０．１ μｍ
とすると、ＳｉＯ膜５３２゜５３３は０．８ｎｍ
とするのが望ましい。
次に、作製方法について説明する。まず、Ｓｉ基板の所
定の領域に、例えばスパッタ法などで下側の電極５３４
を形成し、ＣＶＤ （化学的気相成長）法などで、Ｓｉ
○膜５３２を形成する。この場合、基板温度は良質のＳ
ｉＯ膜となるように設定する。次に、スパッタ法などで
ＢａＴｉＯ３膜５３１を形成する。その上にＳｉＯ膜５
３３を形成するが、その際、水素等の還元雰囲気中で高
温にすると、ＢａＴｉＯ３膜５３１から酸素が抜けて、
強誘電体としての特性が悪くなったり、さらには誘電率
自体も小さくなる恐れがあるので、上側のＳｉ○膜５３
３形成においては、基板温度を安易に高くしてはならな
い。本実施例では、そのため、低温で良質のＳｉＯ膜が
形成できるように、μ波プラズマＣＶＤ法を用いた。次
に上側の電極５３５をスパッタ法などで形成し、不要な
領域を除去する６さらに、その後も必要なプロセスを通
す。このような方法により、常誘電体膜と強誘電体膜が
積層されたコンデンサ５００を形成することが出来る。
定の領域に、例えばスパッタ法などで下側の電極５３４
を形成し、ＣＶＤ （化学的気相成長）法などで、Ｓｉ
○膜５３２を形成する。この場合、基板温度は良質のＳ
ｉＯ膜となるように設定する。次に、スパッタ法などで
ＢａＴｉＯ３膜５３１を形成する。その上にＳｉＯ膜５
３３を形成するが、その際、水素等の還元雰囲気中で高
温にすると、ＢａＴｉＯ３膜５３１から酸素が抜けて、
強誘電体としての特性が悪くなったり、さらには誘電率
自体も小さくなる恐れがあるので、上側のＳｉ○膜５３
３形成においては、基板温度を安易に高くしてはならな
い。本実施例では、そのため、低温で良質のＳｉＯ膜が
形成できるように、μ波プラズマＣＶＤ法を用いた。次
に上側の電極５３５をスパッタ法などで形成し、不要な
領域を除去する６さらに、その後も必要なプロセスを通
す。このような方法により、常誘電体膜と強誘電体膜が
積層されたコンデンサ５００を形成することが出来る。
常誘電体膜と強誘電体膜を積層する利点として、さらに
、ＢａＴｉＯ３に印加される電界を制御できることがあ
る。すなわち、ＢａＴｉＯ３膜の厚さは、メモリ素子の
大きさから、０．１μｍもしくはそれ以下であることが
要求されるが、外部から印加される電圧は数Ｖであるか
ら、電界は数百ｋ Ｖ ／ ｃｘａにもなり、最悪の場
合は、絶縁破壊を起こす恐れがある。それに対し、本実
施例のように、常誘電体膜で上記強誘電体膜を挾むこと
により、該強誘電体膜に印加される電界を制御できるの
で、絶縁破壊を起こす恐れがなくなり、また、場合によ
っては、印加電界の大きさを抗電界以下に押えることも
可能である。例えば、本実施例において、ＢａＴｉＯ８
膜５３１に印加する電界の大きさを数ｋ Ｖ ／ ａｍ
とするには、Ｓｉ○膜５３２，５３３の厚さを２ａｍ以
下にすれば良い。
、ＢａＴｉＯ３に印加される電界を制御できることがあ
る。すなわち、ＢａＴｉＯ３膜の厚さは、メモリ素子の
大きさから、０．１μｍもしくはそれ以下であることが
要求されるが、外部から印加される電圧は数Ｖであるか
ら、電界は数百ｋ Ｖ ／ ｃｘａにもなり、最悪の場
合は、絶縁破壊を起こす恐れがある。それに対し、本実
施例のように、常誘電体膜で上記強誘電体膜を挾むこと
により、該強誘電体膜に印加される電界を制御できるの
で、絶縁破壊を起こす恐れがなくなり、また、場合によ
っては、印加電界の大きさを抗電界以下に押えることも
可能である。例えば、本実施例において、ＢａＴｉＯ８
膜５３１に印加する電界の大きさを数ｋ Ｖ ／ ａｍ
とするには、Ｓｉ○膜５３２，５３３の厚さを２ａｍ以
下にすれば良い。
上記の実施例では常誘電体膜としてＳｉＯの場合で説明
したが、これは、窒化シリコン（Ｓ ｉ Ｎ）でもよく
、同様の効果を発する。
したが、これは、窒化シリコン（Ｓ ｉ Ｎ）でもよく
、同様の効果を発する。
次に強誘電体薄膜の組成について、以下に述べる実施例
により説明する。
により説明する。
〔実施例２１）
強誘電体薄膜は、ＢａＴｉＯ２とその置換体、およびＰ
ｂ （Ｔ ｉｘＺ ｒｘ−ｘ）Ｏａ系の材料が通常用
いられる。特にＰ ｂ （Ｔ ｉｘＺ ｒｘ−ｘ）０３
系はキュリー点が高く、残留分極が大きいため、本メモ
リの強誘電体コンデンサに適している。またＰｂＴｉ
０ｓ−ＰｂＺｒＯａに（Ａｘ７ｚｅ Ａｚ／ｚ）ＴｉＣ
）ａ。
ｂ （Ｔ ｉｘＺ ｒｘ−ｘ）Ｏａ系の材料が通常用
いられる。特にＰ ｂ （Ｔ ｉｘＺ ｒｘ−ｘ）０３
系はキュリー点が高く、残留分極が大きいため、本メモ
リの強誘電体コンデンサに適している。またＰｂＴｉ
０ｓ−ＰｂＺｒＯａに（Ａｘ７ｚｅ Ａｚ／ｚ）ＴｉＣ
）ａ。
ｐ ｂ （Ｂ ｌ／＋１． Ｂ ２／８）○ａ、 Ｐ
ｂ（Ｂｘ／ｚ、 Ｂｔ／ｚ）Ｏｎ。
ｂ（Ｂｘ／ｚ、 Ｂｔ／ｚ）Ｏｎ。
Ｐ ｂ （Ｂｔ／ｚ＋ Ｂｔ／ｚ）Ｏａ、 Ｐ ｂ （
Ｂｌ／４１ Ｂ３／４）０３を加えた三元系にすること
により、さらに優れた誘電特性の強誘電薄膜を得ること
ができる。ここで、上記の複合化合物のＡ”： Ｌｉ、
Ｎａ、Ｋ。
Ｂｌ／４１ Ｂ３／４）０３を加えた三元系にすること
により、さらに優れた誘電特性の強誘電薄膜を得ること
ができる。ここで、上記の複合化合物のＡ”： Ｌｉ、
Ｎａ、Ｋ。
Ａ ｇ ＋ Ａ ” ： Ｂ ｉ ｔ
Ｌ ａ ＋ Ｃｅ ｔ Ｎ ｄ
ｔ Ｂ ” ：Ｌｉ、Ｃｕ、Ｂ”；Ｍｇｔ
Ｎｉ、Ｚｎ、Ｍｎ。
Ｌ ａ ＋ Ｃｅ ｔ Ｎ ｄ
ｔ Ｂ ” ：Ｌｉ、Ｃｕ、Ｂ”；Ｍｇｔ
Ｎｉ、Ｚｎ、Ｍｎ。
Ｃｏ、 Ｓｎ、 Ｆｅ、 Ｃｄ、 Ｃｕ、
Ｂ”：Ｍｎ。
Ｂ”：Ｍｎ。
Ｓｂ、Ａｌ２ｔ Ｙｂ、Ｉｎ、Ｆｅ、Ｃｏ、Ｓｃ、Ｙ。
Ｓｎ、Ｂ”： Ｎｂ、Ｓｎ、Ｔａ、Ｂｉ、Ｂ”：Ｗ。
Ｔｅ、Ｒｅを用いることができる。これらのうち、Ｐｂ
Ｔｉ０ａ−ＰｂＺｒＯａ −Ｐｂ（Ｍｇｘ／ｓ、 Ｎｂ
ｚ／ａ）０８の三成分系の薄膜は優れた誘電特性を示す
。またＰ ｂ （Ｔ ｉｘＺ ｒｚ−ｘ）Ｏａ系および
上記の三成分系に、Ｌａ２０ａ、 Ｎ ｄ ｚｏａ、
Ｎ ｂ ２０！ｌ、 Ｔ ａ ｚｏａ。
Ｔｉ０ａ−ＰｂＺｒＯａ −Ｐｂ（Ｍｇｘ／ｓ、 Ｎｂ
ｚ／ａ）０８の三成分系の薄膜は優れた誘電特性を示す
。またＰ ｂ （Ｔ ｉｘＺ ｒｚ−ｘ）Ｏａ系および
上記の三成分系に、Ｌａ２０ａ、 Ｎ ｄ ｚｏａ、
Ｎ ｂ ２０！ｌ、 Ｔ ａ ｚｏａ。
５ｂ２０ｓ、Ｂｉｚ○ａ、ＷＯｇ等を数ｍｏ１２％含ま
せることによって、メモリ素子において特に重要な分域
壁の移動が容易になり分極させやすくなるという特長が
得られる。すなわち、メモリ素子の書き込みと消去の過
程において、分極において生じる内部歪が分散しやすく
なり、経時変化を低減することができる。
せることによって、メモリ素子において特に重要な分域
壁の移動が容易になり分極させやすくなるという特長が
得られる。すなわち、メモリ素子の書き込みと消去の過
程において、分極において生じる内部歪が分散しやすく
なり、経時変化を低減することができる。
上記の強誘電体薄膜は、マグネトロンスパッタ。
マイクロ波プラズマスパッタ、イオンビームスパッタ等
のスパッタリング法、また減圧ＣＶＤ、高周波プラズマ
ＣＶＤ、マイクロ波プラズマＣＶＤ等のＣＶＤ法、ある
いはゾル・ゲル法（ｐｂやＴｉ等を含む有機化合物であ
るアルキレートを有機溶剤に混入し薄く基板に塗布し、
それを熱処理若しくは光照射して固化させ膜形成する方
法、）によって形成することができる。前記の通り、こ
れらの強誘電体は酸化物であるため薄膜を形成する時の
酸素の状態が極めて重要である。したがって励起状態の
酸素ラジカルおよび酸素イオンを高密度で形成する高周
波マグネトロンスパッタやＥ ＣＲ（： Ｅｌｅｃｔｒ
ｏｎ Ｃｙｃｌｏｔｒｏｎ Ｒｅ５ｏｎａｎｃｅ）マイ
クロ波プラズマスパッタ法によれば結晶軸のそろった強
誘電性多結晶薄膜を形成することができる。
のスパッタリング法、また減圧ＣＶＤ、高周波プラズマ
ＣＶＤ、マイクロ波プラズマＣＶＤ等のＣＶＤ法、ある
いはゾル・ゲル法（ｐｂやＴｉ等を含む有機化合物であ
るアルキレートを有機溶剤に混入し薄く基板に塗布し、
それを熱処理若しくは光照射して固化させ膜形成する方
法、）によって形成することができる。前記の通り、こ
れらの強誘電体は酸化物であるため薄膜を形成する時の
酸素の状態が極めて重要である。したがって励起状態の
酸素ラジカルおよび酸素イオンを高密度で形成する高周
波マグネトロンスパッタやＥ ＣＲ（： Ｅｌｅｃｔｒ
ｏｎ Ｃｙｃｌｏｔｒｏｎ Ｒｅ５ｏｎａｎｃｅ）マイ
クロ波プラズマスパッタ法によれば結晶軸のそろった強
誘電性多結晶薄膜を形成することができる。
これらのスパッタ法によって形成する場合、温度は４５
０℃以下が望ましい。温度が高くなると、ｐｂや○の付
着係数が小さくなり化学量論比からズしてしまう。前記
した様に、拡散層を直接電極にする場合、常誘電体薄膜
を下層に形成する方法として、上記のマグネトロンスパ
ッタやＥＣＲマイクロ波プラズマスパッタ法によればス
パッタ時のプラズマ中の酸素によってＳｉ表面の酸化が
進み絶縁耐圧等の優れたＳｉＯ２膜を形成できるため大
変有利な方法である。このように強誘電体薄膜および常
誘電体薄膜（Ｓ ｉ Ｏｘ ）の界面から拡散して形成
されたＳ ｉ Ｏｘ膜は絶縁耐圧や誘電特性が安定して
いるという特長がある。
０℃以下が望ましい。温度が高くなると、ｐｂや○の付
着係数が小さくなり化学量論比からズしてしまう。前記
した様に、拡散層を直接電極にする場合、常誘電体薄膜
を下層に形成する方法として、上記のマグネトロンスパ
ッタやＥＣＲマイクロ波プラズマスパッタ法によればス
パッタ時のプラズマ中の酸素によってＳｉ表面の酸化が
進み絶縁耐圧等の優れたＳｉＯ２膜を形成できるため大
変有利な方法である。このように強誘電体薄膜および常
誘電体薄膜（Ｓ ｉ Ｏｘ ）の界面から拡散して形成
されたＳ ｉ Ｏｘ膜は絶縁耐圧や誘電特性が安定して
いるという特長がある。
また上記のゾル・ゲル法によればＭＯＳのソース・ドレ
イン電極のコンタクト部の側壁にも被覆性のよい強誘電
体薄膜を形成することができる。
イン電極のコンタクト部の側壁にも被覆性のよい強誘電
体薄膜を形成することができる。
Ｐ ｂ （ＯＲｚ）ｚ、 Ｔ ｉ （ＯＲｚ）ａ、
Ｚ ｎ （ＯＲ３）４ （ここでＲ１１Ｒ２，ＲａはＣ
ａ Ｈ７ｔ Ｃ４Ｈｓなどのアルキル基）からなる金属
アルコキシドを所定の混合比で混合し、濃度が０．１〜
Ｏ，Ｏ１ｍｏ１２／Ｑのアルコール等の有機溶媒液を作
成し、この液を塗布・乾燥をくり返した後、電気炉中で
アニールすることによって強誘電体薄膜を形成すること
ができる。この乾燥の際、１５０’Ｃ程度で０２雰囲気
中で紫外線照射することによって絶縁耐圧のよい強誘電
体コンデンサを形成することができる。低圧水銀ランプ
の紫外線によってアルコキシドの反応が促進すること、
およびオゾンが生成することによって強誘電体薄膜の酸
素欠陥の生成が少なくなるためである。このようにして
得られた膜を６００〜８００℃に酸素雰囲気中でアニー
ルするが、このアニールの工程によって先に述べたＳｉ
の拡散層の界面に酸化膜が形成され、これによって界面
が安定な常誘電体／強誘電体薄膜の積層膜を形成するこ
とができる。
Ｚ ｎ （ＯＲ３）４ （ここでＲ１１Ｒ２，ＲａはＣ
ａ Ｈ７ｔ Ｃ４Ｈｓなどのアルキル基）からなる金属
アルコキシドを所定の混合比で混合し、濃度が０．１〜
Ｏ，Ｏ１ｍｏ１２／Ｑのアルコール等の有機溶媒液を作
成し、この液を塗布・乾燥をくり返した後、電気炉中で
アニールすることによって強誘電体薄膜を形成すること
ができる。この乾燥の際、１５０’Ｃ程度で０２雰囲気
中で紫外線照射することによって絶縁耐圧のよい強誘電
体コンデンサを形成することができる。低圧水銀ランプ
の紫外線によってアルコキシドの反応が促進すること、
およびオゾンが生成することによって強誘電体薄膜の酸
素欠陥の生成が少なくなるためである。このようにして
得られた膜を６００〜８００℃に酸素雰囲気中でアニー
ルするが、このアニールの工程によって先に述べたＳｉ
の拡散層の界面に酸化膜が形成され、これによって界面
が安定な常誘電体／強誘電体薄膜の積層膜を形成するこ
とができる。
〔実施例２２〕
次に、単一のメモリ素子の構造例について、第３４図を
もちいて、説明する。
もちいて、説明する。
本実施例では、ＭＯＳＦＥＴのドレイン領域の上側に、
コンデンサを形成した。その作製方法について、簡単に
説明する。まずＳｉ基板５４０上にソース領域５４１及
びドレイン領域５４２を形成する。
コンデンサを形成した。その作製方法について、簡単に
説明する。まずＳｉ基板５４０上にソース領域５４１及
びドレイン領域５４２を形成する。
そして、ゲート酸化膜及びゲート電極５４３を形成し、
絶縁膜５４８で覆い、ソース領域上にコンタクト部のホ
ールを開け、ソース電極５４４を形成し、不要な部分を
除去後、絶縁膜５４８で覆う。
絶縁膜５４８で覆い、ソース領域上にコンタクト部のホ
ールを開け、ソース電極５４４を形成し、不要な部分を
除去後、絶縁膜５４８で覆う。
次にドレイン側にコンタクトホールを形成し、電極５４
５を形成し、その上に強誘電体５４６を成長させ、さら
にその上に電極５４７を形成しコンデンサとし、不要な
部分を除去し、さらに絶縁膜５４８で覆った。
５を形成し、その上に強誘電体５４６を成長させ、さら
にその上に電極５４７を形成しコンデンサとし、不要な
部分を除去し、さらに絶縁膜５４８で覆った。
このような構造とすることで、通常のメモリ作製プロセ
スで容易に強誘電体をコンデンサに用いたメモリ素子を
作製することができる。集積度を向上させるには、ソー
ス領域５４１を２つのメモリ素子で共通化する方が望ま
しく、その場合は、ソース電極５４４を挾んで左右対称
な構造となる。
スで容易に強誘電体をコンデンサに用いたメモリ素子を
作製することができる。集積度を向上させるには、ソー
ス領域５４１を２つのメモリ素子で共通化する方が望ま
しく、その場合は、ソース電極５４４を挾んで左右対称
な構造となる。
また、強誘電体５４７を電極５４６を介在させずに、直
接ドレイン領域５４７上に形成する場合も考えられる。
接ドレイン領域５４７上に形成する場合も考えられる。
なお、本実施例では、ドレイン上にコンデンサを形成し
たが、ソース側に形成しても良い。
たが、ソース側に形成しても良い。
以下、上記の実施例で説明したメモリ素子を用いた装置
システムについて、以下の実施例により説明する。
システムについて、以下の実施例により説明する。
〔実施例２３〕
第３５図は、本実施例のＦＲＡＭ、ＤＲＡＭ。
ＳＲＡＭをキャッシュメモリとして内蔵した論理素子（
マイクロプロセッサ）である。本実施例のように、本実
施例のメモリ素子を内蔵キャッシュメモリとして用いれ
ば、先に述べたように大容量かつ低消費電力であるので
、高度な機能をもつ論理素子を低消費電力で構成するこ
とができるという利点がある。
マイクロプロセッサ）である。本実施例のように、本実
施例のメモリ素子を内蔵キャッシュメモリとして用いれ
ば、先に述べたように大容量かつ低消費電力であるので
、高度な機能をもつ論理素子を低消費電力で構成するこ
とができるという利点がある。
さらに、ソフトエラー多二強いマイクロプロセッサが得
られるという効果もある。
られるという効果もある。
〔実施例２４〕
さらに、第３６図に示したように、本実施例のＦＲＡＭ
、ＤＲＡＭ、ＳＲＡＭを半導体ディスクとして用いれば
、先述した説明より明らかであるが、安価で大容量の固
体記録媒体として、極めて有用である。特にＦＲＡＭデ
ィスクを用いれば、不揮発性であるため、停電時も電気
的バックアップが不要であり、記憶内容を他の不揮発性
記憶媒体（磁気ディスクや磁気テープなど）にバックア
ンプとしてコピーする必要がなく、また可動部場がない
ため、衝撃に強く、消費電力も極めて少ないなどの利点
がある。
、ＤＲＡＭ、ＳＲＡＭを半導体ディスクとして用いれば
、先述した説明より明らかであるが、安価で大容量の固
体記録媒体として、極めて有用である。特にＦＲＡＭデ
ィスクを用いれば、不揮発性であるため、停電時も電気
的バックアップが不要であり、記憶内容を他の不揮発性
記憶媒体（磁気ディスクや磁気テープなど）にバックア
ンプとしてコピーする必要がなく、また可動部場がない
ため、衝撃に強く、消費電力も極めて少ないなどの利点
がある。
さらに、ソフトエラーに強い半導体ディスクが得られる
という効果もある。
という効果もある。
〔実施例２５〕
さらに、強誘電体を用いたＦＲＡＭ及びＳＲＡＭは半導
体ディスクのみならず、第３７図に示したように、メモ
リカードにも応用できる。
体ディスクのみならず、第３７図に示したように、メモ
リカードにも応用できる。
特に、ＦＲＡＭを用いたカード（ＦＲＡＭカード）は、
従来のメモリカードのように記憶保持用の電池をカード
内に内蔵させる必要がないので、従来のフロッピディス
クと同様の使い方ができ、かつ該フロッピディスクに比
べ、大容量、高速アクセスが可能であるという利点があ
る。
従来のメモリカードのように記憶保持用の電池をカード
内に内蔵させる必要がないので、従来のフロッピディス
クと同様の使い方ができ、かつ該フロッピディスクに比
べ、大容量、高速アクセスが可能であるという利点があ
る。
従って、上記ＦＲＡＭ及びＳＲＡＭを用いたメモリカー
ドを、従来のフロッピディスクのように、ワークステー
ション以下の小型及び携帯用のコンピュータシステムに
おける交換可能な補助記憶媒体として利用すれば、ディ
スクを回転させる必要がないので、回転機構などの装置
が不要であり、システム全体を小型化でき、かつ消費電
力を低減でき、さらに大容量の情報を高速に読み書きで
きるので、システム全体としての処理能力が向上すると
いう利点がある。
ドを、従来のフロッピディスクのように、ワークステー
ション以下の小型及び携帯用のコンピュータシステムに
おける交換可能な補助記憶媒体として利用すれば、ディ
スクを回転させる必要がないので、回転機構などの装置
が不要であり、システム全体を小型化でき、かつ消費電
力を低減でき、さらに大容量の情報を高速に読み書きで
きるので、システム全体としての処理能力が向上すると
いう利点がある。
また、従来のＳＲＡＭを用いたメモリカードと比べれば
、より大容量かつ安価にメモリカードを提供できるとい
う利点である。さらに、ＦＲＡＭをメモリカードに用い
れば、従来のＳＲＡＭメモリカードのような記憶保−持
′用の電源をカード内に内蔵させる必要がないので信頼
性が向上し、また、保持容量も大きく、かつ安価である
など、その効果が大きい。
、より大容量かつ安価にメモリカードを提供できるとい
う利点である。さらに、ＦＲＡＭをメモリカードに用い
れば、従来のＳＲＡＭメモリカードのような記憶保−持
′用の電源をカード内に内蔵させる必要がないので信頼
性が向上し、また、保持容量も大きく、かつ安価である
など、その効果が大きい。
〔実施例２６〕
上記論理素子（マイクロプロセッサ）、及び本発明によ
るメモリ素子（ＦＲＡＭ、ＤＲＡＭ。
るメモリ素子（ＦＲＡＭ、ＤＲＡＭ。
ＳＲＡＭ）、さらに本発明による半導体ディスクや本発
明によるメモリカードは、スーパーコンピュータ、大型
、汎用、中小型コンピュータやワークステーション、さ
らには、パーソナルコンピュータ、ポータブルコンピュ
ータ、ラップトツブコンピュータ、ノート型（ブック型
）パーソナルコンピュータに用いるとその効果が大きい
。
明によるメモリカードは、スーパーコンピュータ、大型
、汎用、中小型コンピュータやワークステーション、さ
らには、パーソナルコンピュータ、ポータブルコンピュ
ータ、ラップトツブコンピュータ、ノート型（ブック型
）パーソナルコンピュータに用いるとその効果が大きい
。
本実施例を説明するコンピュータシステムを第３８図に
示す。第３８図において、半導体ディスクとして、ＤＲ
ＡＭ及びＳＲＡＭディスクは従来と同様の使い方である
が、従来に比べ大容量かつ安価であるため、システム全
体の価格を上昇させることなく、処理能力などの性能を
高めることができるという利点がある。これらは、特に
中小型以上の機種で大きな効果を発する。
示す。第３８図において、半導体ディスクとして、ＤＲ
ＡＭ及びＳＲＡＭディスクは従来と同様の使い方である
が、従来に比べ大容量かつ安価であるため、システム全
体の価格を上昇させることなく、処理能力などの性能を
高めることができるという利点がある。これらは、特に
中小型以上の機種で大きな効果を発する。
また、ＦＲＡＭディスクは、従来の半導体ディスクに比
べ、不揮発、大容量、低消費電力、などの利点を持つ。
べ、不揮発、大容量、低消費電力、などの利点を持つ。
特に不揮発性であるため、電気的なバックアップを必要
としないので、中小型以上の機種に見られるような、停
電対策としての専用のバッテリ電源が不要であり、シス
テム全体を小型化できるという利点がある。また、記憶
内容をアクセス速度の遅い磁気ディスクなどにコピーす
る必要がなく、従来のシステムより高速にかつ大容量の
情報を処理できるので、システム全体の高速化、性能ア
ップ、小型化、低価格化が容易に図れるという利点があ
る。
としないので、中小型以上の機種に見られるような、停
電対策としての専用のバッテリ電源が不要であり、シス
テム全体を小型化できるという利点がある。また、記憶
内容をアクセス速度の遅い磁気ディスクなどにコピーす
る必要がなく、従来のシステムより高速にかつ大容量の
情報を処理できるので、システム全体の高速化、性能ア
ップ、小型化、低価格化が容易に図れるという利点があ
る。
さらに、携帯用のパーソナルコンピュータからノート型
コンピュータに関しても、磁気ディスクなどを必要とし
ないので、振動に強いシステムを構成でき、また、消費
電力も少ないので、長時間バッテリ動作させることがで
き、携帯により便利になり、また移動している車内でも
安心して使用できるという利点がある。
コンピュータに関しても、磁気ディスクなどを必要とし
ないので、振動に強いシステムを構成でき、また、消費
電力も少ないので、長時間バッテリ動作させることがで
き、携帯により便利になり、また移動している車内でも
安心して使用できるという利点がある。
さらに、本発明による論理素子（マイクロプロッサ）を
信号処理部に用い、あるいは本発明によるメモリ素子を
主記憶部に用いれば、大容量の情報に高速アクセスでき
るので、極めて高度かつ複雑な情報処理を短時間に行う
ことができるという利点がある。
信号処理部に用い、あるいは本発明によるメモリ素子を
主記憶部に用いれば、大容量の情報に高速アクセスでき
るので、極めて高度かつ複雑な情報処理を短時間に行う
ことができるという利点がある。
〔実施例２７〕
さらに、本発明による論理素子（マイクロプロッサ）、
本発明によるメモリ素子、及び半導体ディスクやメモリ
カード用いたシステムとしては。
本発明によるメモリ素子、及び半導体ディスクやメモリ
カード用いたシステムとしては。
上記コンピュータシステムに留まらず、ワードプロセッ
サなどのＯＡ種機器ある。
サなどのＯＡ種機器ある。
第３９図は本実施例を説明するワードプロセッサの構成
例である。
例である。
第４０図はプリンタの構成図である。
上記ＯＡ種機器おいても、上記小型から携帯用のコンピ
ュータシステムと同様に、従来は、大容量の補助記憶装
置として、磁気ディスクシステムが使われ、また交換可
能な小容量の補助記憶装置としてフロッピディスクシス
テムが使われている。
ュータシステムと同様に、従来は、大容量の補助記憶装
置として、磁気ディスクシステムが使われ、また交換可
能な小容量の補助記憶装置としてフロッピディスクシス
テムが使われている。
従って、上記コンピュータシステムにおいて述べたこと
と同様の理由にして、本発明によるメモリ素子、及び半
導体ディスクやメモリカードを用いることにより、シス
テム全体の高速化が図られ、機能アップや、小型化、低
価格化、高信頼化が容易になるという利点がある。
と同様の理由にして、本発明によるメモリ素子、及び半
導体ディスクやメモリカードを用いることにより、シス
テム全体の高速化が図られ、機能アップや、小型化、低
価格化、高信頼化が容易になるという利点がある。
〔実施例２８〕
さらに１本発明の応用実施例として、第４１図に示すよ
うにゲーム用コンピュータシステムがある０本発明を適
応することにより、大容量のメモリを安価に提供できる
ので、高度な内容のゲームも容易にデザインでき、かつ
そのプログラムが高速に動作するという利点がある。こ
の効果は、携帯用のゲーム機でとくに大きい。
うにゲーム用コンピュータシステムがある０本発明を適
応することにより、大容量のメモリを安価に提供できる
ので、高度な内容のゲームも容易にデザインでき、かつ
そのプログラムが高速に動作するという利点がある。こ
の効果は、携帯用のゲーム機でとくに大きい。
〔実施例２９〕
さらに、本発明の応用実施例として、第４２図で示した
電子卓上計算機や、第４３図で示した電子手帳、及び第
４４図で示した計測機器など、従来のＤＲＡＭやＳＲＡ
Ｍなどの半導体記憶素子を用いた製品や、あるいはメモ
リカードなどの外部補助記憶装置を用いたシステムが考
えられるが、本発明を応用した場合の効果は、これまで
に述べてきたことと同様に、極めて大きい。
電子卓上計算機や、第４３図で示した電子手帳、及び第
４４図で示した計測機器など、従来のＤＲＡＭやＳＲＡ
Ｍなどの半導体記憶素子を用いた製品や、あるいはメモ
リカードなどの外部補助記憶装置を用いたシステムが考
えられるが、本発明を応用した場合の効果は、これまで
に述べてきたことと同様に、極めて大きい。
〔実施例３０〕
さらに、本発明の応用実施例として、テレビなどの家電
製品がある。家電製品においても、電子化が進められて
おり、性能の向上にともない。使用されるメモリ容量も
増加しているが、従来のＤＲＡＭでは、ビット価格が高
いために高性能なシステムでは、製品価格が高くなって
しまう。それに対し、第４５図に示したオーディオビデ
オシステムや、第４６図に示した家電製品の模式的構成
例のように、本発明によるメモリ素子を使用すれば、ビ
ット価格が極めて低いために、高性能なシステムであっ
ても、比較的低価格で家電製品を提供できるという利点
がある。
製品がある。家電製品においても、電子化が進められて
おり、性能の向上にともない。使用されるメモリ容量も
増加しているが、従来のＤＲＡＭでは、ビット価格が高
いために高性能なシステムでは、製品価格が高くなって
しまう。それに対し、第４５図に示したオーディオビデ
オシステムや、第４６図に示した家電製品の模式的構成
例のように、本発明によるメモリ素子を使用すれば、ビ
ット価格が極めて低いために、高性能なシステムであっ
ても、比較的低価格で家電製品を提供できるという利点
がある。
〔実施例３１〕
さらに、第４７図に模式的に示したように、自動車のエ
ンジンやサスペンションなどを電子的に制御するシステ
ムが考えられる。このようなシステムでは、記憶内容に
対する信頼性が問題となるが、本発明における強誘電体
の高誘電率を用いたＤＲＡＭを使用することにより、外
的擾乱に対する耐性が高くできる（ソフトエラーに強い
）ので、信頼性に対する問題を解決することができる。
ンジンやサスペンションなどを電子的に制御するシステ
ムが考えられる。このようなシステムでは、記憶内容に
対する信頼性が問題となるが、本発明における強誘電体
の高誘電率を用いたＤＲＡＭを使用することにより、外
的擾乱に対する耐性が高くできる（ソフトエラーに強い
）ので、信頼性に対する問題を解決することができる。
また、大容量のメモリを提供できるので、上記制御シス
テムにも、少ない部品数で、高度な処理能力を持たせる
ことができるという利点がある。
テムにも、少ない部品数で、高度な処理能力を持たせる
ことができるという利点がある。
さらにＦＲＡＭを用いれば、消費電力が少ないので、上
記制御システムに消費される全波費電力も低く抑えるこ
とができ、燃費が向上するという利点がある。
記制御システムに消費される全波費電力も低く抑えるこ
とができ、燃費が向上するという利点がある。
〔実施例３２〕
さらに、第４８図に模式的に示した航空機、第４９図に
模式的に示した人工衛星、宇宙ステーションや、第５０
図に模式的に示したロケットなどにおける制御システム
にも、上記自動車における制御システムに対する記述と
同様の理由により、本発明におけるメモリ素子を適用す
ることができる。とくに、人工衛星や宇宙ステーション
１．及びロケットなどの場合は、宇宙空間という放射線
濃度が地球上の場合に比べ、極めて高い状況でそれらの
制御システムを動作せねばならないが、従来のメモリ装
置では、放射線に対する信頼性が高くないため、大容量
のＲＡＭなどを搭載できず、システム全体が大きな物に
なってしまうという問題があった。こ九にたいし、本発
明によるＤＲＡＭやＦＲＡＭなどを用いれば、放射線耐
性が高いので、大容量であっても、宇宙環境で動作させ
るのに支障がないという利点がある。また、高度な処理
能力を持ち、小型軽量で、かつ低消費電力の制御システ
ムを提供することができるので、航空機。
模式的に示した人工衛星、宇宙ステーションや、第５０
図に模式的に示したロケットなどにおける制御システム
にも、上記自動車における制御システムに対する記述と
同様の理由により、本発明におけるメモリ素子を適用す
ることができる。とくに、人工衛星や宇宙ステーション
１．及びロケットなどの場合は、宇宙空間という放射線
濃度が地球上の場合に比べ、極めて高い状況でそれらの
制御システムを動作せねばならないが、従来のメモリ装
置では、放射線に対する信頼性が高くないため、大容量
のＲＡＭなどを搭載できず、システム全体が大きな物に
なってしまうという問題があった。こ九にたいし、本発
明によるＤＲＡＭやＦＲＡＭなどを用いれば、放射線耐
性が高いので、大容量であっても、宇宙環境で動作させ
るのに支障がないという利点がある。また、高度な処理
能力を持ち、小型軽量で、かつ低消費電力の制御システ
ムを提供することができるので、航空機。
人工衛星、宇宙ステーションや、ロケットなどにおける
制御システムに好適なものとなる。
制御システムに好適なものとなる。
本発明によれば、不揮発性のメモリ機能を有する半導体
装置の容量の増大が容易となる構造及び駆動方法を提供
できる。
装置の容量の増大が容易となる構造及び駆動方法を提供
できる。
本発明によれば、不揮発性のメモリ機能を有する半導体
装置の長寿命化が可能となる構造及び駆動方法を提供で
きる。
装置の長寿命化が可能となる構造及び駆動方法を提供で
きる。
本発明によれば、メモリ機能を有する半導体装置の耐環
境性を高めることが可能となる構造及び駆動方法を提供
できる。
境性を高めることが可能となる構造及び駆動方法を提供
できる。
また、上記の半導体装置を利用した応用システムを提案
できる。
できる。
第１図は、本発明の実施例１のメモリセルの等価回路図
である。 第２図は、従来の強誘電体に印加される電界と分極の関
係を示す図である。 第３図は、従来の強誘電体コンデンサを回路表示法によ
り示した図である。 第４図は、従来のメモリセルの等価回路の図である。 第５図は、本発明の実施例１のメモリセル群の等価回路
図である。 第６図は、本発明の実施例１のメモリセルの書き込み動
作波形を示す図である。 第７図は、本発明の実施例゛２のメモリセルの読み出し
波形を示す図である。 第８図は、本発明の実施例３のメモリセル群の等価回路
図である。 第９図は、本発明の実施例３のメモリセルの書き込み動
作波形を示す図である。 第１０図は、本発明の実施例３のメモリセルの読み出し
波形を示す図である。 第１１図は、本発明の実施例４の回路路線図である。 第１２図は、本発明の実施例５のメモリセルの装置断面
図である。 第１３図は、本発明の実施例６のメモリセルの装置断面
図である。 第１４図は、第１３図の装置の平面図である。 第１５図は、本発明の実施例７のメモリセルの等価回路
図である。 第１６図は、本発明の実施例７のメモリセルの書き込み
動作波形を示す図である。 第１７図は、本発明の実施例７のメモリセルの読み出し
波形を示す図である。 第１８図は、本発明の実施例９のメモリセルの等価回路
図である。 第１９図は、本発明の実施例９のメモリセルの読み出し
波形を示す図である。 第２０図は、本発明の実施例１０のメモリセルからセン
スアンプまでの等価回路図。 第２１図は、第２０図の回路に使用する同期パルスを示
す図である。 第２２図は、本発明の実施例１０に使用する強誘電体コ
ンデンサの特性を示す図である。 第２３図は、本発明の実施例１１のＲＡＭを示すブロッ
ク図である。 第２４図は１本発明の実施例１２のＲＡＭを示すブロッ
ク図である。 第２５図は、本発明の実施例１３の説明図である。 第２６図は、本発明の実施例１４に使用する強誘電体コ
ンデンサの結晶軸を示す図である。 第２７図は、本発明の実施例１４に使用する強誘電体コ
ンデンサの結晶軸と電界の関係を示す図である。 第２８図は、本発明の実施例１４に使用する強誘電体コ
ンデンサのヒステリシス特性を示す図である。 第２９図は、本発明の実施例１５に使用する強誘電体の
結晶粒界を示す図である。 第３０図は、従来の強誘電体の結晶粒界を示す図である
。 第３１図は、本発明の実施例１６に使用する強誘電体の
結晶粒界を示す図である。 第３２図は、本発明の実施例１８に使用する強誘電体の
強誘電性分域を示す図である。 第３３図は、本発明の実施例２０に使用する強誘電体コ
ンデンサの断面図である。 第３４図は、本発明の実施例２２のメモリセルの装置断
面図である。 第３５図は、本発明の実施例２３のキャッシュメモリを
内蔵した論理素子を示す図である。 第３６図は、本発明の実施例２４の半導体ディスクを示
す図である。 第３７図は、本発明の実施例２５のメモリカードを示す
図である。 第３８図は、本発明の実施例２６のコンピュータシステ
ムを示す図である。 第３９図は、本発明の実施例２７のワードプロセッサを
示す図である。 第４０図は、本発明の実施例２７のプリンタを示す図で
ある。 第４１図は、本発明の実施例２８のゲーム用コンピュー
タシステムを示す図である。 第４２図は、本発明の実施例２９の電子卓上計算機を示
す図である。 第４３図は、本発明の実施例２９の電子手帳を示す図で
ある。 第４４図は、本発明の実施例２９の計測機器を示す図で
ある。 第４５図は、本発明の実施例３０のオーディオビデオシ
ステムを示す図である。 第４６図は、本発明の実施例３０の家庭製品を示す図で
ある。 第４７図は、本発明の実施例３１の自動車制御システム
を示す図である。 第４８図は、本発明の実施例３２の飛行機制御システム
を示す図である。 第４９図は、本発明の実施例３２の人工衛星制御システ
ムを示す図である。 第５０図は、本発明の実施例３２のロケット制御システ
ムを示す図である。 １１１．１４１・・・ＭＯＳＦＥＴ、１１２〜１１５，
１４１・・・強誘電体コンデンサ、１１６・・・プレー
ト線、１２０．１２２，１２５，１２６・・・ビット線
、１２１．１２３，１２７，１２８・・・ワード線、１
５１．１５２・・・ダミーワード線、３０１〜３０４゜
３４１〜３４４・・・メモリセル、３０５〜３０８・・
・共通電極部、３１１・・・センス増幅器、３５１〜３
５４・・・ダミーセル。 代理人 弁理± ４１，１１□（ 第１図 Ｌ 第２図 第３図 第 図 第 図 第 図 第 ア 図 第 図 第 １Ｑ図 第１１ 図 ＋８） （ｄ） （ｂ） ｌｅ） （Ｃ） （ｆ） 第１３図 第１４図 第１２図 第 図 第 図 第 図 ■４ ■５ 第 図 第 図 第 図 ■３ ■４ 丁６ 第 図 第 図 第 図 第 図 第２６ 図 第２７図 第２８図 第３１ 図 第３２−ａ図 第３２−ｂ図 （１８０’″力４匿） 第２９図 第３０図 第３３図 第３４図 第３６ 図 半導体ディスク基板 第３７ 図 プラスチックプレート 第３５図 第４１ 図 第４２図 第４３図 電子午― 第４４図 第４５図 第４８図 第４９図
である。 第２図は、従来の強誘電体に印加される電界と分極の関
係を示す図である。 第３図は、従来の強誘電体コンデンサを回路表示法によ
り示した図である。 第４図は、従来のメモリセルの等価回路の図である。 第５図は、本発明の実施例１のメモリセル群の等価回路
図である。 第６図は、本発明の実施例１のメモリセルの書き込み動
作波形を示す図である。 第７図は、本発明の実施例゛２のメモリセルの読み出し
波形を示す図である。 第８図は、本発明の実施例３のメモリセル群の等価回路
図である。 第９図は、本発明の実施例３のメモリセルの書き込み動
作波形を示す図である。 第１０図は、本発明の実施例３のメモリセルの読み出し
波形を示す図である。 第１１図は、本発明の実施例４の回路路線図である。 第１２図は、本発明の実施例５のメモリセルの装置断面
図である。 第１３図は、本発明の実施例６のメモリセルの装置断面
図である。 第１４図は、第１３図の装置の平面図である。 第１５図は、本発明の実施例７のメモリセルの等価回路
図である。 第１６図は、本発明の実施例７のメモリセルの書き込み
動作波形を示す図である。 第１７図は、本発明の実施例７のメモリセルの読み出し
波形を示す図である。 第１８図は、本発明の実施例９のメモリセルの等価回路
図である。 第１９図は、本発明の実施例９のメモリセルの読み出し
波形を示す図である。 第２０図は、本発明の実施例１０のメモリセルからセン
スアンプまでの等価回路図。 第２１図は、第２０図の回路に使用する同期パルスを示
す図である。 第２２図は、本発明の実施例１０に使用する強誘電体コ
ンデンサの特性を示す図である。 第２３図は、本発明の実施例１１のＲＡＭを示すブロッ
ク図である。 第２４図は１本発明の実施例１２のＲＡＭを示すブロッ
ク図である。 第２５図は、本発明の実施例１３の説明図である。 第２６図は、本発明の実施例１４に使用する強誘電体コ
ンデンサの結晶軸を示す図である。 第２７図は、本発明の実施例１４に使用する強誘電体コ
ンデンサの結晶軸と電界の関係を示す図である。 第２８図は、本発明の実施例１４に使用する強誘電体コ
ンデンサのヒステリシス特性を示す図である。 第２９図は、本発明の実施例１５に使用する強誘電体の
結晶粒界を示す図である。 第３０図は、従来の強誘電体の結晶粒界を示す図である
。 第３１図は、本発明の実施例１６に使用する強誘電体の
結晶粒界を示す図である。 第３２図は、本発明の実施例１８に使用する強誘電体の
強誘電性分域を示す図である。 第３３図は、本発明の実施例２０に使用する強誘電体コ
ンデンサの断面図である。 第３４図は、本発明の実施例２２のメモリセルの装置断
面図である。 第３５図は、本発明の実施例２３のキャッシュメモリを
内蔵した論理素子を示す図である。 第３６図は、本発明の実施例２４の半導体ディスクを示
す図である。 第３７図は、本発明の実施例２５のメモリカードを示す
図である。 第３８図は、本発明の実施例２６のコンピュータシステ
ムを示す図である。 第３９図は、本発明の実施例２７のワードプロセッサを
示す図である。 第４０図は、本発明の実施例２７のプリンタを示す図で
ある。 第４１図は、本発明の実施例２８のゲーム用コンピュー
タシステムを示す図である。 第４２図は、本発明の実施例２９の電子卓上計算機を示
す図である。 第４３図は、本発明の実施例２９の電子手帳を示す図で
ある。 第４４図は、本発明の実施例２９の計測機器を示す図で
ある。 第４５図は、本発明の実施例３０のオーディオビデオシ
ステムを示す図である。 第４６図は、本発明の実施例３０の家庭製品を示す図で
ある。 第４７図は、本発明の実施例３１の自動車制御システム
を示す図である。 第４８図は、本発明の実施例３２の飛行機制御システム
を示す図である。 第４９図は、本発明の実施例３２の人工衛星制御システ
ムを示す図である。 第５０図は、本発明の実施例３２のロケット制御システ
ムを示す図である。 １１１．１４１・・・ＭＯＳＦＥＴ、１１２〜１１５，
１４１・・・強誘電体コンデンサ、１１６・・・プレー
ト線、１２０．１２２，１２５，１２６・・・ビット線
、１２１．１２３，１２７，１２８・・・ワード線、１
５１．１５２・・・ダミーワード線、３０１〜３０４゜
３４１〜３４４・・・メモリセル、３０５〜３０８・・
・共通電極部、３１１・・・センス増幅器、３５１〜３
５４・・・ダミーセル。 代理人 弁理± ４１，１１□（ 第１図 Ｌ 第２図 第３図 第 図 第 図 第 図 第 ア 図 第 図 第 １Ｑ図 第１１ 図 ＋８） （ｄ） （ｂ） ｌｅ） （Ｃ） （ｆ） 第１３図 第１４図 第１２図 第 図 第 図 第 図 ■４ ■５ 第 図 第 図 第 図 ■３ ■４ 丁６ 第 図 第 図 第 図 第 図 第２６ 図 第２７図 第２８図 第３１ 図 第３２−ａ図 第３２−ｂ図 （１８０’″力４匿） 第２９図 第３０図 第３３図 第３４図 第３６ 図 半導体ディスク基板 第３７ 図 プラスチックプレート 第３５図 第４１ 図 第４２図 第４３図 電子午― 第４４図 第４５図 第４８図 第４９図
Claims (1)
- 【特許請求の範囲】 １、少なくとも２個の一対の電極端子を有する容量素子
と、 制御端子と前記制御端子へ入力される制御信号によつて
、その接続状態が制御される一対の端子を有する能動素
子とを具備し、 前記少なくとも２個の容量素子の一方の電極端子が前記
能動素子の一方の端子に共通接続され、 前記少なくとも２個の容量素子の他方の電極端子及び前
記能動素子の他方の端子の各々が外部回路との端子であ
ることを特徴とした半導体装置。 ２、前記容量素子は強誘電体コンデンサであり、前記能
動素子はＭＯＳＦＥＴであり、 前記容量素子の他方の電極端子が複数のプレート線に各
々接続され、 前記能動素子へ制御端子にはワード線が接続され、 前記能動素子の他方の端子にはビット線が接続されたこ
とを特徴とする請求項１記載の半導体装置。 ３、前記プレート線は前記ワード線に略平行である ことを特徴とする請求項２記載の半導体装置。 ４、前記プレート線は前記ビット線に略平行である ことを特徴とする請求項２記載の半導体装置。 ５、前記プレート線またその延長線は、互いに交わる ことを特徴とする請求項２記載の半導体装置。 ６、前記容量素子の少なくとも一部は、前記能動素子上
に延在すること を特徴とする請求項１記載の半導体装置。 ７、結晶構造の変化によって分極状態が指定される少な
くとも２個の誘電性素子と、 前記誘電性素子の一方の電極へ共通接続された１個のス
イッチ素子とよりなるメモリセルを含むことを特徴とす
る半導体装置。 ８、所定の半導体基板と、 前記半導体素子上に離間して設けられた一導電型の一対
の不純物拡散領域と、 前記一対の不純物拡散領域の間の半導体基板上に絶縁膜
を介して設けられた制御電極と、前記一対の不純物拡散
領域のうち、一方の不純物拡散領域に低抵抗接続し、か
つ前記制御電極上に延在する様に設けられた第１導電体
と、前記第１導電体上に絶縁膜を介して設けられた複数
の第２導電体とを有し、 前記複数の第２導電体は、互いに絶縁されたことを特徴
とする半導体装置。 ９、請求項８記載の半導体装置において、 前記第１導電体は、導電体と層間絶縁膜とが複数層に積
層され、かつ前記層間絶縁膜に設けられたスルーホール
を介して接続された構造を有することを特徴とする半導
体装置。 １０、請求項８記載の半導体装置において、前記一対の
不純物拡散領域のうち、他方の不純物拡散領域には、ビ
ット線が接続されたことを特徴とする半導体装置。 １１、所定の半導体基板と、 前記半導体素子上に離間して設けられた一導電型の３個
以上の不純物拡散領域と、 前記３個以上の不純物拡散領域の間の半導体基板上に絶
縁膜を介して設けられた２個以上の制御電極と、 前記３個以上の不純物拡散領域には、前記制御電極上に
延在する様に設けられた第１導電体と 前記制御電極上に延在する様に設けられたビット線とが
、交互に低抵抗接続されたことを特徴とする半導体装置
。 １２、第１の容量素子と、 前記第１の容量素子の一方の電極に電荷を入出力する電
極が接続された能動素子と、 前記第１の容量素子の電極と前記能動素子の電荷を入出
力する電極とが接続された部分に一方の電極が接続され
た第２の容量素子と、 前記第１の容量素子の他方の電極に接続された前記プレ
ート線と、 前記能動素子の電荷を入出力する他方の電極に接続され
た前記ビット線と。 前記能動素子の電荷の入出力を制御する電極に接続され
た前記ワード線と、 前記第２の容量素子の他方の電極に接続された基準線と
によつて構成された半導体装置。１３、前記第１の容量
素子の一方の電極が共通化された部分に前記第２の容量
素子が接続されたことを特徴とする請求項第１２項記載
の半導体装置。 １４、前記第２の容量素子は半導体基板中のｐｎ接合に
よつて形成されていることを特徴とする請求項第１２項
記載の半導体装置。 １５、請求項１２、１３、または１４記載の半導体装置
において、前記第１の容量素子は強誘電性コンデンサで
あり、前記第２の容量素子は常誘電性コンデンサであり
、前記能動素子はＭＯＳＦＥＴである。 １６、多結晶または単結晶の強誘電体薄膜を誘電体とし
て用いたコンデンサと能動素子を電気回路的に組み合わ
せて構成される半導体装置において、上記強誘電体薄膜
の分極方向に平行もしくは反平行な向きの結晶軸が、該
強誘電体薄膜に印加される電界の向きに対し５°以下で
ある領域の全面積が、該強誘電体薄膜の８０％以上であ
ることを特徴とする半導体装置。 １７、多結晶の強誘電体薄膜を誘電体として用いたコン
デンサと能動素子を電気回路的に組み合わせて構成され
る半導体装置において、上記強誘電体多結晶の結晶粒界
面が該強誘電体の分極方向に平行もしくは反平行である
ことを特徴とする半導体装置。 １８、強誘電体薄膜を誘電体として用いたコンデンサと
能動素子を電気回路的に組み合わせて構成される半導体
装置において、上記強誘電体薄膜が、該強誘電体に印加
される電界方向に柱状をなす多結晶で構成されているこ
とを特徴とする半導体装置。 １９、強誘電体薄膜を誘電体として用いたコンデンサと
能動素子を電気回路的に組み合わせて構成される半導体
装置において、上記強誘電体薄膜が、非晶質となつてい
ることを特徴とする半導体装置。 ２０、強誘電体薄膜を誘電体として用いたコンデンサと
能動素子を電気回路的に組み合わせて構成される半導体
装置において、強誘電成分域の境界面が、印加電界方向
にたいし、０°±５°であることを特徴とする半導体装
置。 ２１、強誘電体薄膜を誘電体として用いたコンデンサと
能動素子を電気回路的に組み合わせて構成される半導体
装置において、強誘電成分域の境界面が、印加電界方向
にたいし、４５°±５°であることを特徴とする半導体
装置。 ２２、強誘電体薄膜を誘電体として用いたコンデンサと
能動素子を電気回路的に組み合わせて構成される半導体
装置において、上記コンデンサの電極表面積が、上記半
導体装置の平面積の３０％以下であることを特徴とする
半導体装置。 ２３、強誘電体薄膜を誘電体として用いたコンデンサと
能動素子を電気回路的に組み合わせて構成される半導体
装置において、上記コンデンサを構成する強誘電体と電
極の間には、酸化シリコン膜が挿入されていることを特
徴とする半導体装置。 ２４、強誘電体薄膜を誘電体として用いたコンデンサと
能動素子を電気回路的に組み合わせて構成される半導体
装置において、上記コンデンサを構成する強誘電体と電
極の間には、窒化シリコン膜が挿入されていることを特
徴とする半導体装置。 ２５、強誘電体薄膜を誘電体として用いたコンデンサと
能動素子を電気回路的に組み合わせて構成される半導体
装置において、上記強誘電体がＰｂ（Ｚｒ＿ｘ、Ｔｉ＿
１＿−＿ｘ）Ｏ＿３を主成分とする材料であることを特
徴とする半導体装置。 ２６、強誘電体薄膜を誘電体として用いたコンデンサと
能動素子を電気回路的に組み合わせて構成される半導体
装置において、上記強誘電体がＢａＴｉＯ＿３を主成分
とする材料であることを特徴とする半導体装置。 ２７、強誘電体薄膜を誘電体として用いたコンデンサと
能動素子を電気回路的に組み合わせて構成される半導体
装置において、上記コンデンサが、上記能動素子の一部
を覆うように形成されていることを特徴とする半導体装
置。 ２８、強誘電体薄膜を誘電体として用いたコンデンサと
能動素子を電気回路的に組み合わせて構成される半導体
装置において、上記コンデンサの一方の電極が、上記能
動素子の拡散層で構成されていることを特徴する半導体
装置。 ２９、強誘電体薄膜を誘電体として用いたコンデンサと
能動素子を電気回路的に組み合わせて構成される半導体
装置において、電極がＳｉ、Ｗ、Ｍｏ、Ａｌ、ＷＳｉ、
ＴｉＷ、ＴｉＳｉのうちの少なくとも一つから構成され
ていることを特徴とする半導体装置。 ３０、強誘電体薄膜を誘電体として用いたコンデンサと
能動素子を電気回路的に組み合わせて構成される半導体
装置の製造方法において、上記強誘電体がゾル−ゲル法
で作製されることを特徴とする半導体装置の製造方法。 ３１、請求項第３０項において、前記ゾル−ゲル法が光
を用いていることを特徴とする半導体装置の製造方法。 ３２、強誘電体薄膜を誘電体として用いたコンデンサと
能動素子を電気回路的に組み合わせて構成される半導体
装置の製造方法において、上記強誘電体がスパッタ法で
作製されることを特徴とする半導体装置の製造方法。 ３３、強誘電体薄膜を誘電体として用いたコンデンサと
能動素子を電気回路的に組み合わせて構成される半導体
装置の製造方法において、上記強誘電体が４５０°以下
の温度で作製されることを特徴とする半導体装置の製造
方法。 ３４、少なくとも２個の容量素子と、前記容量素子の一
方の電極に電荷信号を入出力する電極が共通接続された
能動素子と、前記容量素子の他方の電極に各々接続され
たプレート線と、前記能動素子の他の電荷信号を入出力
する電極に接続された電荷信号を受けるビット線と、 前記能動素子の電荷信号の入出力を制御する電極に接続
されたワード線とによつて構成されたメモリセルを有す
る半導体装置の駆動方法において、 前記容量素子のうち選択された１個の前記容量素子の状
態を読み書きする際に、選択されない前記容量素子の各
々独立したプレート線またはビット線を所定電位にプリ
チャージされたフローティング状態にしたことを特徴と
する半導体装置の駆動方法。 ３５、前記所定電位は、選択された前記容量素子を読み
書きする際に印加される電位の半分以下であることを特
徴とする請求項第３４項記載の半導体装置の駆動方法。 ３６、前記選択された容量素子の読み出しは、前記容量
素子と前記常誘電性のコンデンサの電圧分担と、これら
のコンデンサの間の電極とビット線とのチャージシュア
によつて行われることを特徴とする請求項第３４項また
は第３５項記載の半導体装置の駆動方法。 ３７、読み出し時の電圧を書き込み時より小さくしたこ
とを特徴とする請求項第３４項、第３５項または第３６
項記載の半導体装置の駆動方法。 ３８、少なくとも２個の容量素子と、前記容量素子の一
方の電極に電荷信号を入出力する電極が共通接続された
能動素子と、前記容量素子の他方の電極に各々接続され
たプレート線と、 前記能動素子の他の電荷信号を入出力する電極に接続さ
れた電荷信号を受けるビット線と、前記能動素子の電荷
信号の入出力を制御する電極に接続されたワード線とに
よつて構成されたメモリセルを有する半導体装置の配置
方法において、前記ワード線と前記ビット線との交差部
に前記メモリセルが存在する場合には前記ビット線と共
通のセンス増幅器に接続され相補的関係となつているビ
ット線とワード線との交差部には前記メモリセルが存在
しないことを特徴とする半導体装置の配置方法。 ３９、前記ビット線には前記メモリセル内の１個の容量
素子の容量より大きな容量を有する容量素子が接続され
たダミーメモリセルが接続さていることを特徴とする請
求項３８項記載の半導体装置の配置方法。 ４０、前記強誘電体薄膜を誘電体として用いた前記コン
デンサと前記能動素子を電気回路的に組み合わせて構成
されたメモリセルと、前記ダミセルと前記センスアンプ
、及びそれらに結合された前記ビット線と前記ワード線
と前記プレート線からなる半導体装置の読みだし方法に
おいて、前記メモリセル及び前記ダミーセルに印加する
読出し電界強度を上記強誘電体薄膜の抗電界未満とし、
該強誘電体薄膜に分極反転を生じさせないようにし、情
報をセンスアンプにより増幅して検出することを特徴と
する半導体装置の読みだし方法。４１、請求項第１項乃
至第２９項記載の半導体装置を用いたことを特徴とする
ランダムアクセスメモリ。 ４２、請求項第４１項に記載のランダムアクセスメモリ
を用いたことを特徴とする半導体ディスク装置。 ４３、請求項第４１項に記載のランダムアクセスメモリ
を用いたことを特徴とする半導体メモリーカード。 ４４、請求項第４１項に記載のランダムアクセスメモリ
を、内蔵キャッシュメモリとして用いたことを特徴とす
るマイクロプロセツサ。 ４５、請求項第４１項に記載のランダムアクセスメモリ
及び請求項第４２項に記載の半導体ディスク装置、請求
項第４３項に記載の半導体メモリーカード、及び請求項
第４４項に記載のマイクロプロセッサを用いたことを特
徴とするコンピュータ。 ４６、請求項第４５項に記載のコンピュータが、スーパ
ーコンピュータ、大型コンピュータ、汎用コンピュータ
、中型コンピュータ、小型コンピュータ、ワークステー
ション、パーソナルコンピュータ、ポータブルコンピュ
ータ、ノート型コンピュータあるいはブック型コンピュ
ータであることを特徴とするコンピュータシステム。 ４７、請求項第４６項に記載のコンピュータシステムを
用いたことを特徴とするＯＡ製品、ゲームシステム、卓
上電子計算機、電子手帳、オーディオ、ビデオシステム
、または家庭用電気製品。 ４８、請求項第４６項に記載のコンピュータシステムを
用いたことを特徴とする計測システム。 ４９、請求項第４６項に記載のコンピュータシステムを
用いたことを特徴とする自動車用、航空機用、人工衛星
用、またはロケット用制御システム。
Priority Applications (15)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20500490A JP3169599B2 (ja) | 1990-08-03 | 1990-08-03 | 半導体装置、その駆動方法、その読み出し方法 |
| TW080105841A TW230259B (ja) | 1990-08-03 | 1991-07-26 | |
| US07/738,601 US5307304A (en) | 1990-08-03 | 1991-07-31 | Semiconductor memory device and method of operation thereof |
| EP00106044A EP1024498A3 (en) | 1990-08-03 | 1991-08-02 | Semiconductor memory device and method of operation |
| EP91307157A EP0469934B1 (en) | 1990-08-03 | 1991-08-02 | Semiconductor memory device and method of operation thereof |
| DE69132859T DE69132859T2 (de) | 1990-08-03 | 1991-08-02 | Betriebsverfahren und Anordnung eines Halbleiterspeichers |
| EP00106045A EP1024499A3 (en) | 1990-08-03 | 1991-08-02 | Semiconductor memory device and method of operation |
| KR1019910013408A KR100236994B1 (ko) | 1990-08-03 | 1991-08-02 | 반도체 메모리장치와 그것의 구동방법 |
| EP00106043A EP1024497A3 (en) | 1990-08-03 | 1991-08-02 | Semiconductor memory device and method of operation |
| CN91108568A CN1035291C (zh) | 1990-08-03 | 1991-08-03 | 半导体存贮器件及其操作方法 |
| US08/182,503 US5629888A (en) | 1990-08-03 | 1994-01-18 | Semiconductor memory device and method of operation thereof |
| US08/790,055 US5936832A (en) | 1990-08-03 | 1997-01-28 | Semiconductor memory device and method of operation thereof |
| US10/095,537 US20020101757A1 (en) | 1990-08-03 | 2002-03-13 | Semiconductor memory device and method of operation thereof |
| US10/302,953 US20030174553A1 (en) | 1990-08-03 | 2002-11-25 | Semiconductor memory device and method of operation thereof |
| US10/807,272 US6940741B2 (en) | 1990-08-03 | 2004-03-24 | Semiconductor memory device and methods of operation thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20500490A JP3169599B2 (ja) | 1990-08-03 | 1990-08-03 | 半導体装置、その駆動方法、その読み出し方法 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21838199A Division JP3404330B2 (ja) | 1999-08-02 | 1999-08-02 | 半導体装置及びその駆動方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0490189A true JPH0490189A (ja) | 1992-03-24 |
| JP3169599B2 JP3169599B2 (ja) | 2001-05-28 |
Family
ID=16499860
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20500490A Expired - Fee Related JP3169599B2 (ja) | 1990-08-03 | 1990-08-03 | 半導体装置、その駆動方法、その読み出し方法 |
Country Status (7)
| Country | Link |
|---|---|
| US (6) | US5307304A (ja) |
| EP (4) | EP1024497A3 (ja) |
| JP (1) | JP3169599B2 (ja) |
| KR (1) | KR100236994B1 (ja) |
| CN (1) | CN1035291C (ja) |
| DE (1) | DE69132859T2 (ja) |
| TW (1) | TW230259B (ja) |
Cited By (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5487029A (en) * | 1992-08-27 | 1996-01-23 | Hitachi, Ltd. | Semiconductor memory device having a non-volatile memory composed of ferroelectric capacitors which are selectively addressed |
| US5524093A (en) * | 1994-02-24 | 1996-06-04 | Hitachi, Ltd. | Semiconductor memory device having an arrangement to reduce stresses on non-selected ferroelectric capacitors while achieving high integration |
| JPH08180673A (ja) * | 1994-12-27 | 1996-07-12 | Nec Corp | 強誘電体メモリセル及びそのアクセス装置 |
| JPH1049256A (ja) * | 1996-07-31 | 1998-02-20 | Matsushita Electric Ind Co Ltd | 電気配線材処理構造 |
| JPH1093030A (ja) * | 1996-09-17 | 1998-04-10 | Toshiba Corp | 強誘電体不揮発性メモリ |
| JP2002197857A (ja) * | 2000-05-26 | 2002-07-12 | Sony Corp | 強誘電体型不揮発性半導体メモリ及びその駆動方法 |
| JP2003503857A (ja) * | 1999-06-25 | 2003-01-28 | インフィニオン テクノロジーズ ノース アメリカ コーポレイション | マルチビット・トレンチキャパシタ |
| WO2003032323A1 (fr) * | 2001-10-01 | 2003-04-17 | Sony Corporation | Memoire ferrodielectrique non volatile a semi-conducteur |
| US6940740B2 (en) | 2001-06-22 | 2005-09-06 | Matsushita Electric Industrial Co., Ltd. | Multilevel semiconductor memory device and method for driving the same as a neuron element in a neural network computer |
| WO2006046579A1 (ja) * | 2004-10-26 | 2006-05-04 | Elpida Memory Inc. | 不揮発性半導体記憶装置及び相変化メモリ |
| KR100691659B1 (ko) * | 1999-06-04 | 2007-03-09 | 소니 가부시끼 가이샤 | 강유전체 메모리 및 그 액세스 방법 |
| JP2007116180A (ja) * | 2006-11-09 | 2007-05-10 | Fujitsu Ltd | 半導体記憶装置及びその製造方法 |
| JP2007273990A (ja) * | 2006-03-31 | 2007-10-18 | Seiko Epson Corp | 交差型単純マトリクス素子のインクジェット印刷 |
| JP2012129512A (ja) * | 2010-11-24 | 2012-07-05 | Semiconductor Energy Lab Co Ltd | 半導体記憶装置 |
| JP2021532607A (ja) * | 2018-08-13 | 2021-11-25 | ウーシー ペタバイト テクノロジ カンパニー リミテッドWuxi Petabyte Technologies Co., Ltd. | 三次元強誘電体メモリ装置 |
Families Citing this family (97)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6002614A (en) | 1991-02-08 | 1999-12-14 | Btg International Inc. | Memory apparatus including programmable non-volatile multi-bit memory cell, and apparatus and method for demarcating memory states of the cell |
| JP3207227B2 (ja) * | 1991-11-08 | 2001-09-10 | ローム株式会社 | 不揮発性半導体記憶装置 |
| US5434742A (en) * | 1991-12-25 | 1995-07-18 | Hitachi, Ltd. | Capacitor for semiconductor integrated circuit and method of manufacturing the same |
| US5401680A (en) * | 1992-02-18 | 1995-03-28 | National Semiconductor Corporation | Method for forming a ceramic oxide capacitor having barrier layers |
| US5329486A (en) * | 1992-04-24 | 1994-07-12 | Motorola, Inc. | Ferromagnetic memory device |
| EP0571948B1 (en) * | 1992-05-29 | 2000-02-09 | Texas Instruments Incorporated | Donor doped perovskites for thin film dielectrics |
| US5350705A (en) * | 1992-08-25 | 1994-09-27 | National Semiconductor Corporation | Ferroelectric memory cell arrangement having a split capacitor plate structure |
| JPH06302179A (ja) * | 1993-04-13 | 1994-10-28 | Casio Comput Co Ltd | 電子機器 |
| JP2576425B2 (ja) * | 1994-10-27 | 1997-01-29 | 日本電気株式会社 | 強誘電体メモリ装置 |
| US5504330A (en) * | 1994-11-22 | 1996-04-02 | Texas Instruments Incorporated | Lead substitured perovskites for thin-film pyroelectric devices |
| US6353554B1 (en) * | 1995-02-27 | 2002-03-05 | Btg International Inc. | Memory apparatus including programmable non-volatile multi-bit memory cell, and apparatus and method for demarcating memory states of the cell |
| US5625529A (en) * | 1995-03-28 | 1997-04-29 | Samsung Electronics Co., Ltd. | PZT thin films for ferroelectric capacitor and method for preparing the same |
| DE69621293T2 (de) * | 1995-08-02 | 2002-12-12 | Matsushita Electric Ind Co Ltd | Ferroelektrische Speichervorrichtung |
| US5808929A (en) * | 1995-12-06 | 1998-09-15 | Sheikholeslami; Ali | Nonvolatile content addressable memory |
| JP3607032B2 (ja) * | 1996-06-03 | 2005-01-05 | 東芝マイクロエレクトロニクス株式会社 | 不揮発性強誘電体メモリ及びその駆動方法 |
| US6320782B1 (en) * | 1996-06-10 | 2001-11-20 | Kabushiki Kaisha Toshiba | Semiconductor memory device and various systems mounting them |
| JP3766181B2 (ja) * | 1996-06-10 | 2006-04-12 | 株式会社東芝 | 半導体記憶装置とそれを搭載したシステム |
| US6094370A (en) * | 1996-06-10 | 2000-07-25 | Kabushiki Kaisha Toshiba | Semiconductor memory device and various systems mounting them |
| JP3629099B2 (ja) * | 1996-06-28 | 2005-03-16 | 株式会社東芝 | 半導体記憶装置 |
| EP0837504A3 (en) * | 1996-08-20 | 1999-01-07 | Ramtron International Corporation | Partially or completely encapsulated ferroelectric device |
| US6027947A (en) * | 1996-08-20 | 2000-02-22 | Ramtron International Corporation | Partially or completely encapsulated top electrode of a ferroelectric capacitor |
| JP3542002B2 (ja) * | 1996-09-24 | 2004-07-14 | 株式会社ルネサステクノロジ | システム |
| US5891798A (en) | 1996-12-20 | 1999-04-06 | Intel Corporation | Method for forming a High dielectric constant insulator in the fabrication of an integrated circuit |
| KR100234877B1 (ko) * | 1997-01-13 | 1999-12-15 | 윤종용 | 강유전체 랜덤 억세스 반도체 메모리 장치 및 그 동작 방법 |
| WO1998033184A1 (en) * | 1997-01-27 | 1998-07-30 | Radiant Technologies, Inc. | Reference cell system for memories based on ferroelectric memory cells |
| KR100269314B1 (ko) * | 1997-02-17 | 2000-10-16 | 윤종용 | 플라즈마처리를이용한반도체장치의커패시터제조방법 |
| CA2198839C (en) * | 1997-02-28 | 2004-11-02 | Richard C. Foss | Enhanced asic process cell |
| JP3003628B2 (ja) * | 1997-06-16 | 2000-01-31 | 日本電気株式会社 | 強誘電体メモリとその書き込み方法 |
| JP3196824B2 (ja) * | 1997-07-16 | 2001-08-06 | 日本電気株式会社 | 強誘電体メモリ装置 |
| US5959878A (en) * | 1997-09-15 | 1999-09-28 | Celis Semiconductor Corporation | Ferroelectric memory cell with shunted ferroelectric capacitor and method of making same |
| JPH11110976A (ja) * | 1997-10-02 | 1999-04-23 | Mitsubishi Electric Corp | 不揮発性半導体記憶装置 |
| US6074885A (en) * | 1997-11-25 | 2000-06-13 | Radiant Technologies, Inc | Lead titanate isolation layers for use in fabricating PZT-based capacitors and similar structures |
| JP3741852B2 (ja) * | 1998-01-22 | 2006-02-01 | ローム株式会社 | データ記憶装置 |
| JP2000036568A (ja) * | 1998-07-17 | 2000-02-02 | Toshiba Corp | 半導体記憶装置及びその製造方法 |
| JP3717097B2 (ja) * | 1998-07-29 | 2005-11-16 | 富士通株式会社 | 強誘電体メモリ |
| JP3239109B2 (ja) * | 1998-08-28 | 2001-12-17 | 株式会社半導体理工学研究センター | 強誘電体不揮発性メモリとその読み出し方法 |
| KR100324594B1 (ko) * | 1999-06-28 | 2002-02-16 | 박종섭 | 강유전체 메모리 장치 |
| JP4350222B2 (ja) * | 1999-08-26 | 2009-10-21 | Ｏｋｉセミコンダクタ株式会社 | 強誘電体メモリ装置の動作方法 |
| US6838718B2 (en) | 1999-09-28 | 2005-01-04 | Rohm Co., Ltd. | Ferroelectric capacitor and ferroelectric memory |
| JP3596746B2 (ja) * | 1999-09-28 | 2004-12-02 | ローム株式会社 | 強誘電体キャパシタおよびこれを用いた強誘電体メモリ |
| US6392916B1 (en) * | 1999-10-01 | 2002-05-21 | Samsung Electronics Co., Ltd. | Circuit for providing an adjustable reference voltage for long-life ferroelectric random access memory device |
| US6497925B1 (en) | 1999-12-14 | 2002-12-24 | Seagate Technology Llc | Surface treatment on solgel coated substrate to improve glide height performance |
| DE10008617A1 (de) * | 2000-02-24 | 2001-09-06 | Infineon Technologies Ag | Verfahren zur Herstellung einer ferroelektrischen Schicht |
| US6720596B2 (en) * | 2000-10-17 | 2004-04-13 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device and method for driving the same |
| DE10056159C2 (de) | 2000-11-13 | 2002-10-24 | Infineon Technologies Ag | MRAM-Anordnung mit Auswahltransistoren großer Kanalweite |
| DE10058965B4 (de) * | 2000-11-28 | 2007-10-11 | Infineon Technologies Ag | RAM-Speicher |
| US6781865B2 (en) * | 2001-06-06 | 2004-08-24 | Matsushita Electric Industrial Co., Ltd. | Nonvolatile selector, and integrated circuit device |
| KR100487417B1 (ko) * | 2001-12-13 | 2005-05-03 | 주식회사 하이닉스반도체 | 불휘발성 강유전체 메모리 장치 및 그를 이용한멀티플-비트 데이타의 라이트 및 리드 방법 |
| US6590797B1 (en) * | 2002-01-09 | 2003-07-08 | Tower Semiconductor Ltd. | Multi-bit programmable memory cell having multiple anti-fuse elements |
| JP3770171B2 (ja) * | 2002-02-01 | 2006-04-26 | ソニー株式会社 | メモリ装置およびそれを用いたメモリシステム |
| JP2003263899A (ja) * | 2002-03-08 | 2003-09-19 | Fujitsu Ltd | 半導体記憶装置 |
| JP3987389B2 (ja) * | 2002-07-10 | 2007-10-10 | 株式会社東芝 | 半導体記憶装置 |
| JP4376495B2 (ja) * | 2002-08-13 | 2009-12-02 | 富士通マイクロエレクトロニクス株式会社 | 半導体メモリ |
| US6920060B2 (en) * | 2002-08-14 | 2005-07-19 | Intel Corporation | Memory device, circuits and methods for operating a memory device |
| JP4141767B2 (ja) * | 2002-08-27 | 2008-08-27 | 富士通株式会社 | 強誘電体キャパシタを使用した不揮発性データ記憶回路 |
| US20040088481A1 (en) * | 2002-11-04 | 2004-05-06 | Garney John I. | Using non-volatile memories for disk caching |
| US6800890B1 (en) * | 2002-12-30 | 2004-10-05 | Infineon Technologies Aktiengesellschaft | Memory architecture with series grouped by cells |
| US6886484B2 (en) * | 2003-02-12 | 2005-05-03 | Georg K. Thomas | Composite tension rod terminal systems |
| US7291878B2 (en) * | 2003-06-03 | 2007-11-06 | Hitachi Global Storage Technologies Netherlands B.V. | Ultra low-cost solid-state memory |
| JP4159095B2 (ja) * | 2003-12-03 | 2008-10-01 | インターナショナル・ビジネス・マシーンズ・コーポレーション | 磁気記憶装置 |
| KR100583114B1 (ko) * | 2003-12-10 | 2006-05-23 | 주식회사 하이닉스반도체 | 하이브리드 스위치 셀 및 이를 이용한 메모리 장치 |
| US7558911B2 (en) * | 2003-12-18 | 2009-07-07 | Intel Corporation | Maintaining disk cache coherency in multiple operating system environment |
| DE102004002204A1 (de) * | 2004-01-15 | 2005-08-11 | Epcos Ag | Keramikmaterial |
| JP2005236135A (ja) * | 2004-02-20 | 2005-09-02 | Elpida Memory Inc | 半導体装置の製造方法 |
| US7328304B2 (en) * | 2004-02-27 | 2008-02-05 | Intel Corporation | Interface for a block addressable mass storage system |
| DE102004044413A1 (de) * | 2004-09-14 | 2006-03-16 | Infineon Technologies Ag | Halbleiterspeicherbauelement |
| US20060065916A1 (en) * | 2004-09-29 | 2006-03-30 | Xubai Zhang | Varactors and methods of manufacture and use |
| JP4446179B2 (ja) * | 2005-02-02 | 2010-04-07 | エルピーダメモリ株式会社 | 半導体装置の製造方法 |
| JP4591821B2 (ja) * | 2005-02-09 | 2010-12-01 | エルピーダメモリ株式会社 | 半導体装置 |
| KR100682218B1 (ko) * | 2005-05-30 | 2007-02-12 | 주식회사 하이닉스반도체 | 비휘발성 반도체 메모리 장치 |
| US7605410B2 (en) * | 2006-02-23 | 2009-10-20 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method thereof |
| TWI301201B (en) | 2006-03-15 | 2008-09-21 | Au Optronics Corp | Display circuits |
| JP4932341B2 (ja) * | 2006-06-23 | 2012-05-16 | ルネサスエレクトロニクス株式会社 | 半導体記憶装置及び半導体記憶装置の動作方法 |
| KR100859587B1 (ko) * | 2007-03-07 | 2008-09-23 | 삼성전자주식회사 | 강유전체 기록매체 및 그의 제조 방법과 이를 이용한정보저장장치 |
| JP4535076B2 (ja) * | 2007-03-14 | 2010-09-01 | セイコーエプソン株式会社 | 強誘電体キャパシタとその製造方法 |
| CN101101314B (zh) * | 2007-08-23 | 2011-07-06 | 友达光电股份有限公司 | 显示面板的测试治具及测试方法 |
| US9390857B2 (en) * | 2008-09-30 | 2016-07-12 | General Electric Company | Film capacitor |
| US9846664B2 (en) | 2010-07-09 | 2017-12-19 | Cypress Semiconductor Corporation | RFID interface and interrupt |
| US8723654B2 (en) | 2010-07-09 | 2014-05-13 | Cypress Semiconductor Corporation | Interrupt generation and acknowledgment for RFID |
| US9092582B2 (en) | 2010-07-09 | 2015-07-28 | Cypress Semiconductor Corporation | Low power, low pin count interface for an RFID transponder |
| US8760907B2 (en) * | 2010-11-30 | 2014-06-24 | Radiant Technologies, Inc. | Analog memories utilizing ferroelectric capacitors |
| KR101429160B1 (ko) | 2013-06-21 | 2014-09-23 | 한국과학기술원 | 멀티비트 메모리 소자 |
| JP6617394B2 (ja) * | 2015-12-18 | 2019-12-11 | ローム株式会社 | 半導体装置 |
| KR102314663B1 (ko) | 2016-08-31 | 2021-10-21 | 마이크론 테크놀로지, 인크. | 2 트랜지스터-1 커패시터 메모리를 포함하고 이를 액세스하기 위한 장치 및 방법 |
| CN109643570B (zh) | 2016-08-31 | 2023-11-21 | 美光科技公司 | 包括铁电存储器且用于操作铁电存储器的装置及方法 |
| KR102369776B1 (ko) | 2016-08-31 | 2022-03-03 | 마이크론 테크놀로지, 인크. | 강유전 메모리 셀 |
| KR102188490B1 (ko) | 2016-08-31 | 2020-12-09 | 마이크론 테크놀로지, 인크. | 강유전체 메모리를 포함하며 강유전체 메모리에 액세스하기 위한 장치 및 방법 |
| US10867675B2 (en) * | 2017-07-13 | 2020-12-15 | Micron Technology, Inc. | Apparatuses and methods for memory including ferroelectric memory cells and dielectric memory cells |
| US10083973B1 (en) * | 2017-08-09 | 2018-09-25 | Micron Technology, Inc. | Apparatuses and methods for reading memory cells |
| CN108110007A (zh) * | 2017-11-03 | 2018-06-01 | 中国科学院微电子研究所 | 铁电存储器及其访问方法 |
| US10762944B2 (en) * | 2017-12-18 | 2020-09-01 | Micron Technology, Inc. | Single plate configuration and memory array operation |
| US10529410B2 (en) | 2017-12-18 | 2020-01-07 | Micron Technology, Inc. | Techniques for accessing an array of memory cells to reduce parasitic coupling |
| US11017831B2 (en) | 2019-07-15 | 2021-05-25 | Micron Technology, Inc. | Ferroelectric memory cell access |
| CN110706732B (zh) * | 2019-10-14 | 2021-04-13 | 长江存储科技有限责任公司 | 存储器芯片的失效分析方法 |
| KR20230093493A (ko) * | 2020-11-04 | 2023-06-27 | 후아웨이 테크놀러지 컴퍼니 리미티드 | 강유전체 메모리 및 저장 장치 |
| CN116935912A (zh) * | 2022-04-11 | 2023-10-24 | 华为技术有限公司 | 铁电存储器 |
| US20230395134A1 (en) * | 2022-06-03 | 2023-12-07 | Kepler Computing Inc. | Write disturb mitigation for non-linear polar material based multi-capacitor bit-cell |
Family Cites Families (34)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| NL243983A (ja) * | 1959-10-02 | 1964-02-05 | ||
| US3132326A (en) * | 1960-03-16 | 1964-05-05 | Control Data Corp | Ferroelectric data storage system and method |
| US3710353A (en) * | 1971-12-30 | 1973-01-09 | Ibm | Thermal capacitative-ferroelectric storage device |
| US3866189A (en) * | 1973-02-16 | 1975-02-11 | Judo Lewis Berger | Recording and playback device without moving parts |
| US3832700A (en) * | 1973-04-24 | 1974-08-27 | Westinghouse Electric Corp | Ferroelectric memory device |
| JPS5323487Y2 (ja) * | 1973-10-19 | 1978-06-17 | ||
| JPS5636518B2 (ja) * | 1974-02-04 | 1981-08-25 | ||
| US4158433A (en) | 1976-11-22 | 1979-06-19 | Glen Peterson | Method of and apparatus for securing and storing personal information |
| US4437139A (en) * | 1982-12-17 | 1984-03-13 | International Business Machines Corporation | Laser annealed dielectric for dual dielectric capacitor |
| DE3502147A1 (de) | 1984-01-23 | 1985-08-08 | Hitachi Microcomputer Engineering Ltd., Kodaira, Tokio/Tokyo | Datenverarbeitungssystem mit verbesserter pufferspeichersteuerung |
| JP2573561B2 (ja) | 1985-04-04 | 1997-01-22 | 日本電気株式会社 | 高密度メモリ素子 |
| US4772985A (en) * | 1986-09-24 | 1988-09-20 | Kabushiki Kaisha Toshiba | Thick film capacitor |
| US4873664A (en) | 1987-02-12 | 1989-10-10 | Ramtron Corporation | Self restoring ferroelectric memory |
| US4807085A (en) * | 1987-05-28 | 1989-02-21 | Iwasaki Electric Co., Ltd. | Nonlinear capacitor for generating high-voltage pulses |
| DE3887924T3 (de) | 1987-06-02 | 1999-08-12 | Nat Semiconductor Corp | Nichtflüchtige Speicheranordnung mit einem kapazitiven ferroelektrischen Speicherelement. |
| US4914627A (en) * | 1987-07-02 | 1990-04-03 | Ramtron Corporation | One transistor memory cell with programmable capacitance divider |
| JPH01251760A (ja) | 1988-03-31 | 1989-10-06 | Seiko Epson Corp | 強誘電体記憶装置 |
| US4893272A (en) * | 1988-04-22 | 1990-01-09 | Ramtron Corporation | Ferroelectric retention method |
| JPH0294473A (ja) | 1988-09-30 | 1990-04-05 | Toshiba Corp | 不揮発性半導体装置 |
| JPH0713877B2 (ja) * | 1988-10-19 | 1995-02-15 | 株式会社東芝 | 半導体メモリ |
| JPH088339B2 (ja) * | 1988-10-19 | 1996-01-29 | 株式会社東芝 | 半導体メモリ |
| US5006843A (en) | 1988-12-01 | 1991-04-09 | Werner Hauer | Security module to preclude unauthorized users to operate motor driven equipment and to protect valuable parts of the motor from unauthorized exchange |
| JPH02158173A (ja) | 1988-12-12 | 1990-06-18 | Seiko Epson Corp | 記憶装置 |
| US5604881A (en) | 1988-12-22 | 1997-02-18 | Framdrive | Ferroelectric storage device emulating a rotating disk drive unit in a computer system and having a multiplexed optical data interface |
| JPH02183569A (ja) | 1989-01-10 | 1990-07-18 | Seiko Epson Corp | 強誘電体記憶装置 |
| KR950000156B1 (ko) | 1989-02-08 | 1995-01-10 | 세이꼬 엡슨 가부시끼가이샤 | 반도체 장치 |
| JPH02232973A (ja) | 1989-03-07 | 1990-09-14 | Seiko Epson Corp | 半導体装置 |
| JPH02301093A (ja) | 1989-05-16 | 1990-12-13 | Mitsubishi Electric Corp | 不揮発性半導体記憶装置 |
| JPH03142973A (ja) | 1989-10-30 | 1991-06-18 | Seiko Epson Corp | 半導体記憶装置 |
| DE4119248A1 (de) | 1990-06-21 | 1992-01-02 | Seiko Instr Inc | Integrierter halbleiterschaltkreis |
| JPH04228191A (ja) | 1990-06-21 | 1992-08-18 | Seiko Instr Inc | 半導体集積回路 |
| US5663901A (en) | 1991-04-11 | 1997-09-02 | Sandisk Corporation | Computer memory cards using flash EEPROM integrated circuit chips and memory-controller systems |
| KR100339415B1 (ko) | 1999-09-08 | 2002-05-31 | 박종섭 | 불휘발성 강유전체 메모리 장치 |
| JP2001102465A (ja) | 1999-09-30 | 2001-04-13 | Rohm Co Ltd | 不揮発性メモリ |
-
1990
- 1990-08-03 JP JP20500490A patent/JP3169599B2/ja not_active Expired - Fee Related
-
1991
- 1991-07-26 TW TW080105841A patent/TW230259B/zh active
- 1991-07-31 US US07/738,601 patent/US5307304A/en not_active Expired - Lifetime
- 1991-08-02 EP EP00106043A patent/EP1024497A3/en not_active Withdrawn
- 1991-08-02 EP EP00106045A patent/EP1024499A3/en not_active Withdrawn
- 1991-08-02 EP EP91307157A patent/EP0469934B1/en not_active Expired - Lifetime
- 1991-08-02 DE DE69132859T patent/DE69132859T2/de not_active Expired - Fee Related
- 1991-08-02 EP EP00106044A patent/EP1024498A3/en not_active Withdrawn
- 1991-08-02 KR KR1019910013408A patent/KR100236994B1/ko not_active IP Right Cessation
- 1991-08-03 CN CN91108568A patent/CN1035291C/zh not_active Expired - Fee Related
-
1994
- 1994-01-18 US US08/182,503 patent/US5629888A/en not_active Expired - Lifetime
-
1997
- 1997-01-28 US US08/790,055 patent/US5936832A/en not_active Expired - Lifetime
-
2002
- 2002-03-13 US US10/095,537 patent/US20020101757A1/en not_active Abandoned
- 2002-11-25 US US10/302,953 patent/US20030174553A1/en not_active Abandoned
-
2004
- 2004-03-24 US US10/807,272 patent/US6940741B2/en not_active Expired - Fee Related
Cited By (21)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5487029A (en) * | 1992-08-27 | 1996-01-23 | Hitachi, Ltd. | Semiconductor memory device having a non-volatile memory composed of ferroelectric capacitors which are selectively addressed |
| US5550770A (en) * | 1992-08-27 | 1996-08-27 | Hitachi, Ltd. | Semiconductor memory device having ferroelectric capacitor memory cells with reading, writing and forced refreshing functions and a method of operating the same |
| US5524093A (en) * | 1994-02-24 | 1996-06-04 | Hitachi, Ltd. | Semiconductor memory device having an arrangement to reduce stresses on non-selected ferroelectric capacitors while achieving high integration |
| JPH08180673A (ja) * | 1994-12-27 | 1996-07-12 | Nec Corp | 強誘電体メモリセル及びそのアクセス装置 |
| JPH1049256A (ja) * | 1996-07-31 | 1998-02-20 | Matsushita Electric Ind Co Ltd | 電気配線材処理構造 |
| JPH1093030A (ja) * | 1996-09-17 | 1998-04-10 | Toshiba Corp | 強誘電体不揮発性メモリ |
| KR100691659B1 (ko) * | 1999-06-04 | 2007-03-09 | 소니 가부시끼 가이샤 | 강유전체 메모리 및 그 액세스 방법 |
| JP2003503857A (ja) * | 1999-06-25 | 2003-01-28 | インフィニオン テクノロジーズ ノース アメリカ コーポレイション | マルチビット・トレンチキャパシタ |
| JP2002197857A (ja) * | 2000-05-26 | 2002-07-12 | Sony Corp | 強誘電体型不揮発性半導体メモリ及びその駆動方法 |
| US6940740B2 (en) | 2001-06-22 | 2005-09-06 | Matsushita Electric Industrial Co., Ltd. | Multilevel semiconductor memory device and method for driving the same as a neuron element in a neural network computer |
| US6956759B2 (en) | 2001-10-01 | 2005-10-18 | Sony Corporation | Ferrodielectric non-volatile semiconductor memory |
| WO2003032323A1 (fr) * | 2001-10-01 | 2003-04-17 | Sony Corporation | Memoire ferrodielectrique non volatile a semi-conducteur |
| WO2006046579A1 (ja) * | 2004-10-26 | 2006-05-04 | Elpida Memory Inc. | 不揮発性半導体記憶装置及び相変化メモリ |
| US7502252B2 (en) | 2004-10-26 | 2009-03-10 | Elpida Memory Inc. | Nonvolatile semiconductor memory device and phase change memory device |
| JP2007273990A (ja) * | 2006-03-31 | 2007-10-18 | Seiko Epson Corp | 交差型単純マトリクス素子のインクジェット印刷 |
| JP2007116180A (ja) * | 2006-11-09 | 2007-05-10 | Fujitsu Ltd | 半導体記憶装置及びその製造方法 |
| JP2012129512A (ja) * | 2010-11-24 | 2012-07-05 | Semiconductor Energy Lab Co Ltd | 半導体記憶装置 |
| US9218870B2 (en) | 2010-11-24 | 2015-12-22 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor memory device |
| JP2016122852A (ja) * | 2010-11-24 | 2016-07-07 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| US9786670B2 (en) | 2010-11-24 | 2017-10-10 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor memory device |
| JP2021532607A (ja) * | 2018-08-13 | 2021-11-25 | ウーシー ペタバイト テクノロジ カンパニー リミテッドWuxi Petabyte Technologies Co., Ltd. | 三次元強誘電体メモリ装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR100236994B1 (ko) | 2000-01-15 |
| EP0469934B1 (en) | 2001-12-12 |
| EP1024499A3 (en) | 2002-05-02 |
| US6940741B2 (en) | 2005-09-06 |
| EP0469934A2 (en) | 1992-02-05 |
| EP1024497A3 (en) | 2002-05-08 |
| JP3169599B2 (ja) | 2001-05-28 |
| EP1024499A2 (en) | 2000-08-02 |
| DE69132859T2 (de) | 2002-05-16 |
| US5307304A (en) | 1994-04-26 |
| US5936832A (en) | 1999-08-10 |
| EP1024498A2 (en) | 2000-08-02 |
| CN1035291C (zh) | 1997-06-25 |
| EP1024498A3 (en) | 2002-05-08 |
| EP1024497A2 (en) | 2000-08-02 |
| KR920005328A (ko) | 1992-03-28 |
| US5629888A (en) | 1997-05-13 |
| US20020101757A1 (en) | 2002-08-01 |
| US20030174553A1 (en) | 2003-09-18 |
| CN1059798A (zh) | 1992-03-25 |
| DE69132859D1 (de) | 2002-01-24 |
| US20040174731A1 (en) | 2004-09-09 |
| EP0469934A3 (en) | 1992-09-09 |
| TW230259B (ja) | 1994-09-11 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH0490189A (ja) | 半導体装置、その駆動方法、その読み出し方法 | |
| US8072790B2 (en) | High speed FRAM including a deselect circuit | |
| US6717838B2 (en) | Semiconductor storage device with ferroelectric capacitor and read transistor having gate communicating with bit line | |
| US20120307545A1 (en) | Interleaved Bit Line Architecture for 2T2C Ferroelectric Memories | |
| US11790972B1 (en) | Writing scheme for multi-element gain ferroelectric memory bit-cell with plate-lines parallel to a bit-line and with individual switches and control on the plate-lines of the bit-cell | |
| JP3591790B2 (ja) | 強誘電体メモリおよびこれを用いたカードおよびカードシステム | |
| US6690599B2 (en) | Ferroelectric memory device | |
| JPH06104447A (ja) | 強誘電体トランジスタ | |
| KR100745938B1 (ko) | 강유전체 메모리 및 그 동작 방법 | |
| JP3404330B2 (ja) | 半導体装置及びその駆動方法 | |
| JPH0676562A (ja) | 強誘電体メモリ | |
| US7057221B2 (en) | Semiconductor memory device | |
| JP3497154B2 (ja) | 強誘電体メモリの製造方法及び強誘電体メモリ | |
| WO2023240416A1 (zh) | 存储阵列及其制备方法、存储器、电子设备 | |
| JPH08249876A (ja) | 強誘電体デバイス |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080316 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090316 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100316 Year of fee payment: 9 |
|
| LAPS | Cancellation because of no payment of annual fees |