JP3741852B2 - データ記憶装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
この発明は、データ記憶装置に関し、特に、データ記憶装置の大容量化に関する。
【０００２】
【従来の技術】
データ記憶装置として、強誘電体コンデンサを用いた強誘電体メモリ１０が知られている。図９に、従来の強誘電体メモリの回路構成の一部を示す。
【０００３】
従来の強誘電体メモリにおいては、一対のビットラインＢＬ，ＢＬＢに複数のメモリセルＭＣ０，ＭＣ１，ＭＣ２，・・・、および、ひとつのセンスアンプＳＡが接続されている。また、ビットラインＢＬＢにはダミーセルＤＣ０が接続され、ビットラインＢＬにはダミーセルＤＣ１が接続されている。
【０００４】
メモリセルＭＣ０は、いわゆる１トランジスタ１キャパシタ型の記憶素子である。すなわち、メモリセルＭＣ０は、強誘電体コンデンサ２を備えており、強誘電体コンデンサ２の一端はトランジスタ４を介してビットラインＢＬに接続されている。メモリセルＭＣ０は、強誘電体コンデンサ２の分極状態に対応させてデータを記憶している。
【０００５】
図１０Ａは、強誘電体コンデンサ２の分極状態とデータとの対応関係を例示した図面である。たとえば、強誘電体コンデンサ２の分極状態がＰ１である場合に記憶データが”１”であり、分極状態がＰ２である場合に記憶データが”０”であると定義する。
【０００６】
他のメモリセルＭＣ１，ＭＣ２，・・・も、同様の構成である。
【０００７】
ダミーセルＤＣ０は、強誘電体コンデンサ６を備えており、強誘電体コンデンサ６の一端はトランジスタ８を介してビットラインＢＬＢに接続されている。強誘電体コンデンサ６は、メモリセルの強誘電体コンデンサ２よりも大きい面積を持つよう構成されている（図１０Ａ，図１０Ｂ参照）。
【０００８】
他のダミーセルＤＣ１も、同様の構成である。
【０００９】
図９に示すように、強誘電体メモリ１０は、上述の構成を有する列要素１２を、図中Ｘ方向に複数配置した構成（図示せず）を有している。
【００１０】
たとえば、メモリセルＭＣ０に記憶されているデータを読み出すには、まず、ラインＥＱを”Ｈ”にして、ビットラインＢＬ，ＢＬＢを接地電位Ｇでプリチャージしておく。
【００１１】
つぎに、ワードラインＷＬ０を”Ｈ”にすることによりメモリセルＭＣ０を選択するとともに、ダミーワードラインＤＷＬ０を”Ｈ”にすることによりダミーセルＤＣ０を選択する。この状態で、プレートラインＰＬおよびダミープレートラインＤＰＬに所定の読み出し電圧を印加し、ビットラインＢＬ，ＢＬＢに現れる電圧をセンスアンプＳＡにより検出する。
【００１２】
図１０Ａに示すように、メモリセルＭＣ０に記憶されているデータが”１”であれば、強誘電体コンデンサ４からはΔＱ１の電荷が放出され、メモリセルＭＣ０に記憶されているデータが”０”であれば、強誘電体コンデンサ４からはΔＱ０の電荷が放出される。したがって、ビットラインＢＬには、強誘電体コンデンサ４から放出された電荷量に対応した電圧が現れる。
【００１３】
一方、図１０Ｂに示すように、ダミーセルＤＣ０の強誘電体コンデンサ６からはΔＱｓの電荷が放出される。ビットラインＢＬＢには、強誘電体コンデンサ６から放出された電荷ΔＱｓに対応した電圧が現れる。なお、電荷ΔＱｓは、上述の電荷ΔＱ０より大きく、かつ、電荷ΔＱ１より小さくなるよう設定されている。
【００１４】
センスアンプＳＡは、ビットラインＢＬに現れる電圧が、ビットラインＢＬＢに現れる電圧（基準電圧）より高いか低いかを知ることにより、メモリセルＭＣ０に記憶されているデータが”１”であるか、”０”であるかを知る。このようにして、メモリセルＭＣ０に記憶されているデータを読み出すことができる。
【００１５】
【発明が解決しようとする課題】
しかしながら、上記のような従来の強誘電体メモリには、次のような問題点があった。上述の強誘電体メモリ１０の記憶容量を増やすためには、図９に示す列要素１２の数を増やすことによってＸ方向のメモリセルの数を増やすと同時に、Ｙ方向のメモリセルの数を増やす必要がある。
【００１６】
しかし、ひとつの列要素１２に接続されるメモリセルＭＣ０，ＭＣ１，ＭＣ２，・・・の数をあまり多くすると、ビットラインＢＬ、ＢＬＢの長さが長くなり、上述の読出し動作において、ビットラインＢＬ、ＢＬＢに現れる信号電圧が低下したり、動作速度が遅くなったりする。
【００１７】
そこで、強誘電体メモリ１０を、図１０に示す折返し線αで折返した構造の強誘電体メモリ（図示せず）が提案されている。このようにすれば、ひとつの列要素１２に接続されるメモリセルＭＣ０，ＭＣ１，ＭＣ２，・・・の数を増やすことなく、Ｙ方向のメモリセルの数を倍増することができる。すなわち、ビットラインＢＬ、ＢＬＢに現れる信号電圧が低下したり動作速度が遅くなったりすることなく、Ｙ方向のメモリセルの数を倍増することができる。
【００１８】
しかし、従来の強誘電体メモリ１０を折返し線αで折返しただけでは、装置の大きさが、メモリセルの数にほぼ比例して大きくなる。
【００１９】
この発明はこのような問題を解決し、装置の寸法の増加を抑制しつつ、記憶容量を増大させることができるデータ記憶装置を提供することを目的とする。
【００２０】
【課題を解決するための手段】
この発明のデータ記憶装置は、独立した一対のデータ線と、一対のデータ線のうち一方のデータ線に選択的に接続される１以上の記憶素子と、他方のデータ線に接続される基準用素子と、を有する素子ブロックを２つ備えるとともに、一対の検出端子に入力される入力値の大小関係を判定するとともに、判定結果に基づいて、相互に異なる一対の出力値を当該一対の検出端子に出力するセンスアンプを備え、前記センスアンプの一対の検出端子のうち一方の検出端子に、選択された記憶素子の属する素子ブロックに属する前記一方のデータ線を接続するとともに、他方の検出端子に、双方の素子ブロックにそれぞれ属する前記他方のデータ線をともに接続することにより、一対の前記基準用素子により生成される基準値を基準として前記選択された記憶素子に記憶されているデータの内容を判定するデータ記憶装置であって、前記センスアンプの前記一方の検出端子に、前記選択された記憶素子の属する素子ブロックに属する前記一方のデータ線および選択された記憶素子の属しない素子ブロックに属する前記他方のデータ線を接続するとともに、前記他方の検出端子に、選択された記憶素子の属する素子ブロックに属する前記他方のデータ線を接続した状態で再書き込み動作を行うことにより、選択された記憶素子の属しない素子ブロックに属する基準用素子に記憶されるデータを選択された記憶素子と同一のデータとするとともに、選択された記憶素子の属する素子ブロックに属する基準用素子に記憶されるデータを選択された記憶素子と異なるデータとすること、を特徴とする。
【００２５】
この発明のデータ記憶装置は、前記各素子ブロックに属する前記各記憶素子は、それぞれ、トランジスタを介して属する素子ブロックの前記一方のデータ線に接続されるコンデンサを備え、各素子ブロックに属する前記基準用素子は、それぞれ、トランジスタを介して属する素子ブロックの前記他方のデータ線に接続されるコンデンサを備え、前記各コンデンサは、実質的に同一の電圧・電荷特性を有するコンデンサであること、を特徴とする。
【００２６】
この発明のデータ記憶装置は、前記各コンデンサは、強誘電体コンデンサであり、前記各記憶素子は、それぞれ、強誘電体コンデンサの２種類の分極状態に対応した２種類のデータのいずれかを記憶し、前記２つの基準用素子は、それぞれ、前記２種類の分極状態のうち相互に異なる分極状態を保持していること、を特徴とする。
【００４２】
【発明の作用および効果】
この発明のデータ記憶装置においては、独立した一対のデータ線と、一対のデータ線のうち一方のデータ線に選択的に接続される１以上の記憶素子と、他方のデータ線に接続される基準用素子と、を有する素子ブロックを２つ備えることを特徴とする。
【００４３】
したがって、独立した一対のデータ線を有する素子ブロックを２つ設けることにより、各データ線の長さを変えずに、記憶素子の数を増やすことができる。このため、アクセス速度の低下を抑制しつつ、記憶容量を増大させることができる。
【００４４】
また、センスアンプの一対の検出端子のうち一方の検出端子に、選択された記憶素子の属する素子ブロックに属する前記一方のデータ線を接続することを特徴とする。
【００４５】
したがって、ひとつのセンスアンプを、２つの素子ブロックで兼用することができる。このため、各素子ブロックにそれぞれ専用のセンスアンプを設ける必要がないので、装置を小型化することができる。
【００４６】
また、センスアンプの他方の検出端子に、双方の素子ブロックにそれぞれ属する他方のデータ線をともに接続することにより、一対の基準用素子により生成される基準値を基準として選択された記憶素子に記憶されているデータの内容を判定することを特徴とする。
【００４７】
したがって、一対の基準用素子を、２つの素子ブロックで兼用することができる。このため、各素子ブロックにそれぞれ専用の一対の基準用素子を設ける必要がないので、装置を小型化することができる。
【００４８】
すなわち、アクセス速度の低下を抑制し、かつ、データ記憶装置の寸法の増加を抑制しつつ、記憶容量を増大させることができる。
【００４９】
この発明のデータ記憶装置においては、各素子ブロックに属する各記憶素子は、それぞれ、トランジスタを介して属する素子ブロックの一方のデータ線に接続されるコンデンサを備え、各素子ブロックに属する基準用素子は、それぞれ、トランジスタを介して属する素子ブロックの他方のデータ線に接続されるコンデンサを備え、各コンデンサは、実質的に同一の電圧・電荷特性を有するコンデンサであることを特徴とする。
【００５０】
したがって、記憶素子と基準用素子とを区別することなく、同一寸法のコンデンサおよびトランジスタを備えた素子として製造することができる。このため、素子をレイアウトする際に無駄スペースが生じにくい。すなわち、データ記憶装置の寸法の増加を、さらに抑制することができる。
【００５１】
この発明のデータ記憶装置においては、各コンデンサは強誘電体コンデンサであり、各記憶素子は、それぞれ、強誘電体コンデンサの２種類の分極状態に対応した２種類のデータのいずれかを記憶することを特徴とする。
【００５２】
したがって、強誘電体コンデンサを用いて記憶素子を構成することにより、いわゆる１キャパシタ１トランジスタ型の不揮発性のデータ記憶装置を容易に実現することができる。
【００５３】
また、２つの基準用素子は、それぞれ、２種類の分極状態のうち相互に異なる分極状態を保持していることを特徴とする。
【００５４】
したがって、２つの基準用素子により生成されるそれぞれの基準値の平均値を基準値とすることにより、容易に基準値を生成することができる。
【００５５】
また、各基準用素子がとり得る２つの分極状態と、各記憶素子がとり得る２つの分極状態とはそれぞれ等しい。したがって、各基準用素子を分極させる際の回路や手順を、記憶素子へデータを書込む際のそれと兼用することが可能となる。このため、データ記憶装置の寸法の増加をいっそう抑制することができるとともに、書込み等アクセスに要する一連の時間を短縮することができる。
【００５６】
この発明のデータ記憶装置においては、センスアンプの一方の検出端子に、選択された記憶素子の属する素子ブロックに属する一方のデータ線および選択された記憶素子の属しない素子ブロックに属する他方のデータ線を接続することにより、選択された記憶素子の属しない素子ブロックに属する基準用素子の分極状態を選択された記憶素子の分極状態と同一の分極状態とするようにしている。
【００５７】
したがって、選択された記憶素子にデータを書込む際に、同時に、選択された記憶素子の属しない素子ブロックに属する基準用素子の分極状態を、選択された記憶素子と同じ分極状態にすることができる。
【００５８】
また、センスアンプの他方の検出端子に、選択された記憶素子の属する素子ブロックに属する他方のデータ線を接続することにより、選択された記憶素子の属する素子ブロックに属する基準用素子の分極状態を選択された記憶素子の分極状態と異なる分極状態とするようにしている。
【００５９】
したがって、選択された記憶素子にデータを書込む際に、同時に、選択された記憶素子の属する素子ブロックに属する基準用素子の分極状態を、選択された記憶素子と異なる分極状態にすることができる。
【００６０】
このため、選択された記憶素子にデータを書込む際に、同時に、一対の基準用素子の分極状態を相互に異なる分極状態とすることができる。すなわち、書込み等アクセスに要する一連の時間を、容易に短縮することができる。
【００６１】
さらに、異なる内容のデータを読み出したり書込んだりする度に、一対の基準用素子の分極状態が変化する。このため、基準用素子にくせ付け（インプリント効果）が生ずることを、容易に防止することができる。すなわち、長期にわたり、正確な基準値を生成することができる。
【００６２】
【発明の実施の形態】
図１に、この発明の一実施形態によるデータ記憶装置である強誘電体メモリ２０の回路構成の一部を示す。強誘電体メモリ２０は、いわゆる１トランジスタ１キャパシタ型のメモリセルを、複数個、行列配置した構成を有している。したがって、実際の回路では、図中Ｘ方向に複数の列要素が配置されるが、ここでは説明の便宜上、一つの列要素２２のみを描いている。
【００６３】
強誘電体メモリ２０の一つの列要素２２は、一対の素子ブロックＣＢ０，ＣＢ１と、判定部であるセンスアンプＳＡとを備えている。
【００６４】
まず、第１の素子ブロックである素子ブロックＣＢ０について説明する。素子ブロックＣＢ０は、一対のデータ線である一対の上部ビットラインＢＬＵ，ＢＬＢＵ、複数の記憶素子であるメモリセルＭＣ００，ＭＣ０１，・・・、基準用素子であるダミーセルＤＣ００，ＤＣ０１を備えている。
【００６５】
メモリセルＭＣ００は、一つの強誘電体コンデンサＭＦ００と一つのトランジスタＭＱ００とを備えている。強誘電体コンデンサＭＦ００の一端は、トランジスタＭＱ００を介して、上部ビットラインＢＬＵに接続されている。トランジスタＭＱ００のゲートは、ワードラインＷＬ０に接続されている。強誘電体コンデンサＭＦ００の他端は、プレートラインＰＬに接続されている。
【００６６】
メモリセルＭＣ００は、強誘電体コンデンサＭＦ００の分極状態に対応させてデータを記憶している。図３は、メモリセルＭＣ００，・・・を構成する強誘電体コンデンサＭＦ００，・・・およびダミーセルＤＣ００，・・・を構成する強誘電体コンデンサＤＦ００，・・・の電圧・電荷特性を示す図面である。強誘電体コンデンサＭＦ００の分極状態が図３に示すＰ１である場合に記憶データが”１”であり、分極状態がＰ２である場合に記憶データが”０”であると定義する。
【００６７】
他のメモリセルＭＣ０１，・・・、およびダミーセルＤＣ００，ＤＣ０１も、メモリセルＭＣ００と同様の構成である。すなわち、いずれのセルも同様の履歴特性（電圧・電荷特性）を有する同一構成の強誘電体コンデンサとトランジスタとを備えている。このように、メモリセルおよびダミーセルを同一の構成とすることで、セルをレイアウトする際に無駄スペースが生じにくい。
【００６８】
一対の上部ビットラインＢＬＵ，ＢＬＢＵは、それぞれ、トランジスタＰＱ００，ＰＱ０１を介して接地されるとともに、トランジスタＥＱＱ０を介して相互に接続されるよう構成されている。
【００６９】
上部ビットラインＢＬＵはトランジスタＩＱ０を介してセンスアンプＳＡの一方の検出端子２４に接続され、上部ビットラインＢＬＢＵはトランジスタＩＱ１を介してセンスアンプＳＡの他方の検出端子２６に接続されるよう構成されている。
【００７０】
第２の素子ブロックである素子ブロックＣＢ１も、素子ブロックＣＢ０と同様の構成である。すなわち、素子ブロックＣＢ１は、素子ブロックＣＢ０を折返し線βで折返した構成を有している。したがって、一対の素子ブロックＣＢ０、ＣＢ１で、センスアンプＳＡを共有することになる。このため、一対の素子ブロックＣＢ０、ＣＢ１に、それぞれ専用のセンスアンプを設ける場合に比し、装置のＹ方向の寸法を小さくすることができる。
【００７１】
たとえば、メモリセルＭＣ００にアクセスする場合、すなわち、メモリセルＭＣ００が選択された記憶素子となる場合を例に説明すれば、素子ブロックＣＢ０が、選択された記憶素子の属する素子ブロックに該当し、素子ブロックＣＢ１が、選択された記憶素子の属しない素子ブロックに該当する。
【００７２】
上部ビットラインＢＬＵが、選択された記憶素子の属する素子ブロックに属する一方のデータ線に該当し、上部ビットラインＢＬＢＵが、選択された記憶素子の属する素子ブロックに属する他方のデータ線に該当する。
【００７３】
図１に示す素子ブロックＣＢ１の下部ビットラインＢＬＤが、選択された記憶素子の属しない素子ブロックに属する一方のデータ線に該当し、下部ビットラインＢＬＢＤが、選択された記憶素子の属しない素子ブロックに属する他方のデータ線に該当する。
【００７４】
また、第１の基準用素子であるダミーセルＤＣ００が、選択された記憶素子の属する素子ブロックに属する基準用素子に該当し、第２の基準用素子であるダミーセルＤＣ１０が、選択された記憶素子の属しない素子ブロックに属する基準用素子に該当する。つまり、素子ブロックＣＢ０のダミーセルＤＣ００と素子ブロックＣＢ１のダミーセルＤＣ１０とにより、基準値生成部を構成している。すなわち、一対の素子ブロックＣＢ０、ＣＢ１で、基準値生成部を兼用することになる。したがって、一対の素子ブロックＣＢ０、ＣＢ１に、それぞれ専用の基準値生成部を設ける場合に比し、装置のＹ方向の寸法を小さくすることができる。
【００７５】
なお、後述するように、基準値生成部を構成する一対のダミーセルＤＣ００、ＤＣ１０は、それぞれ、２種類の分極状態のうち相互に異なる分極状態Ｐ１，Ｐ２（図３参照）を保持するよう構成されている。
【００７６】
ちなみに、メモリセルＭＣ０１にアクセスする場合、すなわち、メモリセルＭＣ０１が選択された記憶素子となる場合には、図１に示す素子ブロックＣＢ０の上部ビットラインＢＬＢＵが、選択された記憶素子の属する素子ブロックに属する一方のデータ線に該当し、上部ビットラインＢＬＵが、選択された記憶素子の属する素子ブロックに属する他方のデータ線に該当する。
【００７７】
素子ブロックＣＢ１の下部ビットラインＢＬＢＤが、選択された記憶素子の属しない素子ブロックに属する一方のデータ線に該当し、下部ビットラインＢＬＤが、選択された記憶素子の属しない素子ブロックに属する他方のデータ線に該当する。
【００７８】
また、第１の基準用素子であるダミーセルＤＣ０１が、選択された記憶素子の属する素子ブロックに属する基準用素子に該当し、第２の基準用素子であるダミーセルＤＣ１１が、選択された記憶素子の属しない素子ブロックに属する基準用素子に該当する。つまり、メモリセルＭＣ０１にアクセスする場合には、素子ブロックＣＢ０のダミーセルＤＣ０１と素子ブロックＣＢ１のダミーセルＤＣ１１とにより、基準値生成部を構成することになる。
【００７９】
図２は、メモリセルＭＣ００に記憶されたデータを読み出す場合における各ラインの状態を表わすタイミングチャートである。図４〜図８は、データの読出動作を説明するための回路図である。図２、図３を参照しつつ、図４〜図８に基づいて、メモリセルＭＣ００に記憶されたデータを読み出す場合の１サイクルの動作を説明する。
【００８０】
まず、図４に示すように、ラインＩＳＯ０Ｂ，ＩＳＯ１Ｂ，ＩＳＯ２Ｂ，ＩＳＯ３Ｂを全て”Ｈ”にすることにより（図２、（ａ）参照）トランジスタＩＱ０，ＩＱ１，ＩＱ２，ＩＱ３を全て”ＯＮ”にする。同時に、ラインＥＱ０，ＥＱ１を”Ｈ”にすることにより（図２、（ｂ）参照）トランジスタＥＱＱ０，ＥＱＱ１を”ＯＮ”にし、ラインＰＣを”Ｈ”にすることにより（図２、（ｃ）参照）トランジスタＰＱ００，ＰＱ０１，ＰＱ１０，ＰＱ１１を”ＯＮ”にする。
【００８１】
これにより、一対の上部ビットラインＢＬＵ，ＢＬＢＵ、および一対の下部ビットラインＢＬＤ，ＢＬＢＤが相互に接続されるとともに、接地される。したがって全てのビットラインが等電位（接地電位）になるとともに、各ビットラインが有する寄生容量Ｃbが接地電位にプリチャージされる（図２、（ｄ）参照）。
【００８２】
プリチャージ終了後、図５に示すように、ラインＥＱ０，ＥＱ１を”Ｌ”にすることにより（図２、（ｅ）参照）トランジスタＥＱＱ０，ＥＱＱ１を”ＯＦＦ”にする。これにより、一対の上部ビットラインＢＬＵ，ＢＬＢＵが相互に切り離されるとともに、下部ビットラインＢＬＤ，ＢＬＢＤが相互に切り離される。
【００８３】
また、ラインＩＳＯ０Ｂ，ＩＳＯ１Ｂ，ＩＳＯ２Ｂ，ＩＳＯ３ＢのうちラインＩＳＯ２Ｂのみを”Ｌ”にすることにより（図２、（ｆ）参照）トランジスタＩＱ０，ＩＱ１，ＩＱ２，ＩＱ３のうちトランジスタＩＱ２のみを”ＯＦＦ”にする。
【００８４】
これにより、上部ビットラインＢＬＵと下部ビットラインＢＬＤとが切り離された状態となり、上部ビットラインＢＬＢＵと下部ビットラインＢＬＢＤとが接続された状態となる。
【００８５】
同時に、ラインＰＣを”Ｌ”にすることにより（図２、（ｇ）参照）トランジスタＰＱ００，ＰＱ０１，ＰＱ１０，ＰＱ１１を”ＯＦＦ”にする。これにより、各ビットラインがフローティング状態となる。これまでの動作が、プリチャージステップ（図２参照）である。
【００８６】
つぎに、図６に示すように、ワードラインＷＬ０を”Ｈ”にすることにより（図２、（ｈ）参照）トランジスタＭＱ００を”ＯＮ”にする。これにより、強誘電体コンデンサＭＦ００が上部ビットラインＢＬＵに接続される。すなわち、メモリセルＭＣ００が選択される。
【００８７】
また、ダミーワードラインＤＷＬ０を”Ｈ”にすることにより（図２、（ｉ）参照）トランジスタＤＱ００およびトランジスタＤＱ１０を”ＯＮ”にする。これにより、強誘電体コンデンサＤＦ００が上部ビットラインＢＬＢＵに接続されるとともに、強誘電体コンデンサＤＦ１０が下部ビットラインＢＬＢＤに接続される。すなわち、ダミーセルＤＣ００およびダミーセルＤＣ１０が、上部ビットラインＢＬＢＵおよび下部ビットラインＢＬＢＤに、それぞれ接続される。
【００８８】
同時に、プレートラインＰＬおよびダミープレートラインＤＰＬの電位を一旦”Ｈ”にした後、”Ｌ”に戻す（図２、（ｊ）参照）。プレートラインＰＬの電位を一旦”Ｈ”にした後”Ｌ”に戻すことにより、メモリセルＭＣ００の強誘電体コンデンサＭＦ００から、記憶データの内容すなわち分極状態に対応した電荷が放出される。
【００８９】
ここでは、メモリセルＭＣ００の記憶データが”１”である（すなわち、強誘電体コンデンサＭＦ００の分極状態が図３に示す”Ｐ１”である）ものとして説明する。この場合、図３に示すように、電荷ΔＱ１＝２Ｑｒ（Ｑｒは、強誘電体コンデンサＭＦ００の残留分極である）が上部ビットラインＢＬＵに放出される。これは、読み出し動作において、強誘電体コンデンサＭＦ００の分極状態がＰ１からＰ３を経てＰ２に至るためである。
【００９０】
したがって、上部ビットラインＢＬＵの電位（データ対応値）Ｖ１は、
ただし、
Ｃb：ビットラインの寄生容量
Ｃc：強誘電体コンデンサの容量
となる（図２、（ｋ）参照）。
【００９１】
なお、メモリセルＭＣ００の記憶データが”０”であれば、図３に示すように、ΔＱ０＝０の電荷が上部ビットラインＢＬＵに放出される。これは、読み出し動作において、強誘電体コンデンサＭＦ００の分極状態がＰ２からＰ３を経てＰ２に戻るためである。
【００９２】
したがって、メモリセルＭＣ００の記憶データが”０”の場合には、上部ビットラインＢＬＵの電位（データ対応値）Ｖ０は、
となる（図２、（ｌ）参照）
一方、ダミープレートラインＤＰＬの電位を一旦”Ｈ”にした後”Ｌ”に戻すことにより、ダミーセルＤＣ００の強誘電体コンデンサＤＦ００およびダミーセルＤＣ１０の強誘電体コンデンサＤＦ１０から、それぞれの分極状態に対応した電荷が放出される。
【００９３】
上述のように、一対のダミーセルＤＣ００、ＤＣ１０は、それぞれ、２種類の分極状態のうち相互に異なる分極状態Ｐ１，Ｐ２（図３参照）を保持するよう構成されている。ここでは、ダミーセルＤＣ００の強誘電体コンデンサＤＦ００の分極状態が図３に示すＰ１であり、ダミーセルＤＣ１０の強誘電体コンデンサＤＦ１０の分極状態がＰ２であるとする。
【００９４】
したがってこの場合、図３に示すように、強誘電体コンデンサＤＦ００から、電荷ΔＱＤ１＝２Ｑｒが上部ビットラインＢＬＢＵに放出されるとともに、強誘電体コンデンサＤＦ１０から、電荷ΔＱＤ０＝０が下部ビットラインＢＬＢＤに放出される。
【００９５】
このため、相互に接続された上部ビットラインＢＬＢＵおよび下部ビットラインＢＬＢＤの電位（基準値）Ｖrefは、
となる。
【００９６】
言い換えれば、上述の電位Ｖrefは、上部ビットラインＢＬＢＵに生ずる電位Ｖref１、
と、下部ビットラインＢＬＢＤに生ずる電位Ｖref２、
との平均電位と考えることができる。
【００９７】
上述の電位Ｖref１が第１の基準値に対応し、電位Ｖref２が第２の基準値に対応する。
【００９８】
つぎに、図７に示すように、ラインＳＡＥＮを”Ｈ”にするとともに、ラインＳＡＥＮＢを”Ｌ”にすることにより（図２、（ｍ）参照）センスアンプＳＡを”ＯＮ”にする。
【００９９】
センスアンプＳＡは、上部ビットラインＢＬＵの電位と、相互に接続された上部ビットラインＢＬＢＵおよび下部ビットラインＢＬＢＤの電位、すなわち、基準値Ｖrefとを比較し、電位の高い方のビットラインの電位を強制的に”Ｈ”とし、電位の低い方のビットラインの電位を強制的に”Ｌ”にする。
【０１００】
この例では、メモリセルＭＣ００の記憶データが”１”であるから、上部ビットラインＢＬＵの電位がＶ１となり、基準値Ｖref（＝Ｖ１／２）よりも高くなる。したがって、センスアンプＳＡは、上部ビットラインＢＬＵの電位を強制的に”Ｈ”とし（図２、（ｎ）参照）、相互に接続された上部ビットラインＢＬＢＵおよび下部ビットラインＢＬＢＤの電位を強制的に”Ｌ”にする。
【０１０１】
なお、メモリセルＭＣ００の記憶データが”０”であれば、上部ビットラインＢＬＵの電位が０となり、基準値Ｖref（＝Ｖ１／２）よりも低くなる。したがって、センスアンプＳＡは、逆に、上部ビットラインＢＬＵの電位を強制的に”Ｌ”とし（図２、（ｏ）参照）、相互に接続された上部ビットラインＢＬＢＵおよび下部ビットラインＢＬＢＤの電位を強制的に”Ｈ”にする。
【０１０２】
このようにして得られた上部ビットラインＢＬＵの電位”Ｈ”（または”Ｌ”）は、入出力ライン（図示せず）を介して外部に読み出される。これらの動作が、読出ステップ（図２参照）である。
【０１０３】
つぎに、図８に示すように、プレートラインＰＬおよびダミープレートラインＤＰＬの電位を一旦”Ｈ”にした後、”Ｌ”に戻す（図２、（ｒ）参照）。上述のように、上部ビットラインＢＬＵの電位は”Ｈ”に保たれている。このため、プレートラインＰＬの電位を一旦”Ｈ”にした後”Ｌ”に戻すことにより、メモリセルＭＣ００の強誘電体コンデンサＭＦ００の分極状態は、読み出し動作前の分極状態に戻される。この場合、図３の分極状態Ｐ１に戻る。すなわち、メモリセルＭＣ００のデータが、”１”に書き戻される。
【０１０４】
一方、ダミープレートラインＤＰＬの電位を一旦”Ｈ”にした後”Ｌ”に戻すことにより、ダミーセルＤＣ００の強誘電体コンデンサＤＦ００およびダミーセルＤＣ１０の強誘電体コンデンサＤＦ１０も、所定の分極状態になる。これについて、さらに説明する。
【０１０５】
上述の再書込動作にあたり、ラインＩＳＯ２Ｂを”Ｈ”にすることによりトランジスタＩＱ２を”ＯＮ”にするとともに、ラインＩＳＯ３Ｂを”Ｌ”にすることによりトランジスタＩＱ３を”ＯＦＦ”にしている（図２、（ｐ）参照）。他のトランジスタＩＱ０，ＩＱ１は”ＯＮ”のままである。
【０１０６】
また、ラインＥＱ１を”Ｈ”にすることにより（図２、（ｑ）参照）、トランジスタＥＱＱ１を”ＯＮ”にしている。
【０１０７】
これにより、上部ビットラインＢＬＵ，下部ビットラインＢＬＤおよび下部ビットラインＢＬＢＤが相互に接続された状態となり、上部ビットラインＢＬＢＵと下部ビットラインＢＬＢＤとが切り離された状態となる。このため、上部ビットラインＢＬＢＵは”Ｌ”電位のままであるが、”Ｈ”電位の上部ビットラインＢＬＵに接続された下部ビットラインＢＬＢＤの電位は”Ｈ”になる。
【０１０８】
したがって、上述の再書込動作によって、”Ｌ”電位の上部ビットラインＢＬＢＵに接続されているダミーセルＤＣ００の強誘電体コンデンサＤＦ００は、分極状態Ｐ２になり、”Ｈ”電位の下部ビットラインＢＬＢＤに接続されているダミーセルＤＣ１０の強誘電体コンデンサＤＦ１０は、分極状態Ｐ１になる。
【０１０９】
すなわち、再書込動作により、強誘電体コンデンサＤＦ００の分極状態は、メモリセルＭＣ００の強誘電体コンデンサＭＦ００の分極状態と反対の分極状態となり、強誘電体コンデンサＤＦ１０の分極状態は、メモリセルＭＣ００の強誘電体コンデンサＭＦ００の分極状態と同一の分極状態となる。
【０１１０】
したがって、この実施形態のような場合、すなわち、前回読み出したデータと異なるデータを同一のビットラインに読み出すような場合には、再書込動作により、強誘電体コンデンサＤＦ００および強誘電体コンデンサＤＦ１０の分極状態が、読出前の分極状態（図６参照）と反転することになる。
【０１１１】
このように、選択されたメモリセルのデータの内容に対応して、一対のダミーセルを構成する各強誘電体コンデンサの分極状態を決定するよう構成したので、異なるデータを記憶したメモリセルを読み出すごとに、一対のダミーセルを構成する各強誘電体コンデンサの分極状態が変化する。このため、ダミーセルを構成する強誘電体コンデンサのインプリント効果は、ほとんど生じない。
【０１１２】
なお、この実施形態においては、再書込動作において、図２に示すように、ワードラインＷＬ０，ダミーワードラインＤＷＬ０，ラインＥＱ１，ラインＩＳＯ０Ｂ，ＩＳＯ１Ｂ，ＩＳＯ２Ｂを、”Ｈ”電位よりも高い電位に設定している（ブーストをかけている）が、これは、該各ラインに接続されている各トランジスタのしきい値による電圧低下分を補償して、各強誘電体コンデンサに十分な再書込電圧を印加するためである。これらの動作が、再書込ステップ（図２参照）である。
【０１１３】
最後に、図２に示すように、各ラインの状態を、プリチャージステップの状態に戻し、読出の１サイクルを終了する。
【０１１４】
なお、上述の実施形態においては、各強誘電体コンデンサと各ビットラインとを接続するためにトランジスタを用いたが、強誘電体コンデンサとビットラインとを接続するためにトランジスタ以外のスイッチング素子を用いるように構成してもよい。
【０１１５】
また、上述の実施形態においては、各強誘電体コンデンサが同一の電圧・電荷特性を有するよう構成したが、この発明はこれに限定されるものではない。たとえば、記憶素子に用いる強誘電体コンデンサの電圧・電荷特性と、基準用素子に用いる強誘電体コンデンサの電圧・電荷特性とが異なるよう構成することもできる。
【０１１６】
また、上述の実施形態においては、各コンデンサを全て強誘電体コンデンサとしたが、この発明はこれに限定されるものではない。たとえば、記憶素子に用いるコンデンサを強誘電体コンデンサとし、基準用素子に用いるコンデンサを常誘電体コンデンサとすることもできるし、逆に、記憶素子に用いるコンデンサを常誘電体コンデンサとし、基準用素子に用いるコンデンサを強誘電体コンデンサとすることもできる。さらに、各コンデンサを全て常誘電体コンデンサとすることもできる。
【０１１７】
また、上述の実施形態においては、記憶素子および基準用素子が全てコンデンサを備えた素子である場合を例に説明したが、この発明はこれに限定されるものではない。たとえば、記憶素子および基準用素子のうち一部または全部の素子が、コンデンサ以外の電気素子、たとえば、強誘電体トランジスタを備えている場合にも、この発明を適用することができる。
【０１１８】
なお、上述の実施形態においては、素子ブロックとして２つの素子ブロック（実施形態では、素子ブロックＣＢ０および素子ブロックＣＢ１）のみを備えたデータ記憶装置を例に説明したが、この発明はこれに限定されるものではない。素子ブロックとして３つ以上の素子ブロックを備えたデータ記憶装置にも、この発明を適用することができる。３つ以上の素子ブロックを備えたデータ記憶装置の場合には、そのうち少なくとも２つの素子ブロックが、上述の構成を有していればよい。
【図面の簡単な説明】
【図１】この発明の一実施形態によるデータ記憶装置である強誘電体メモリ２０の回路構成の一部を示す図面である。
【図２】メモリセルＭＣ００に記憶されたデータを読み出す場合における各ラインの状態を表わすタイミングチャートである。
【図３】強誘電体コンデンサＭＦ００などの電圧・電荷特性を示す図面である。
【図４】データの読出動作を説明するための図面である。
【図５】データの読出動作を説明するための図面である。
【図６】データの読出動作を説明するための図面である。
【図７】データの読出動作を説明するための図面である。
【図８】データの読出動作を説明するための図面である。
【図９】従来の強誘電体メモリの回路構成の一部を示す図面である。
【図１０】図１０Ａは、従来の強誘電体メモリにおけるメモリセルに用いる強誘電体コンデンサの電圧・電荷特性を示す図面である。図１０Ｂは、従来の強誘電体メモリにおけるダミーセルに用いる強誘電体コンデンサの電圧・電荷特性を示す図面である。
【符号の説明】
ＣＢ０・・・・・・・素子ブロック
ＣＢ１・・・・・・・素子ブロック
ＤＣ００・・・・・・ダミーセル
ＤＣ１０・・・・・・ダミーセル
ＭＣ００・・・・・・メモリセル
ＳＡ・・・・・・・・センスアンプ
【発明の属する技術分野】
この発明は、データ記憶装置に関し、特に、データ記憶装置の大容量化に関する。
【０００２】
【従来の技術】
データ記憶装置として、強誘電体コンデンサを用いた強誘電体メモリ１０が知られている。図９に、従来の強誘電体メモリの回路構成の一部を示す。
【０００３】
従来の強誘電体メモリにおいては、一対のビットラインＢＬ，ＢＬＢに複数のメモリセルＭＣ０，ＭＣ１，ＭＣ２，・・・、および、ひとつのセンスアンプＳＡが接続されている。また、ビットラインＢＬＢにはダミーセルＤＣ０が接続され、ビットラインＢＬにはダミーセルＤＣ１が接続されている。
【０００４】
メモリセルＭＣ０は、いわゆる１トランジスタ１キャパシタ型の記憶素子である。すなわち、メモリセルＭＣ０は、強誘電体コンデンサ２を備えており、強誘電体コンデンサ２の一端はトランジスタ４を介してビットラインＢＬに接続されている。メモリセルＭＣ０は、強誘電体コンデンサ２の分極状態に対応させてデータを記憶している。
【０００５】
図１０Ａは、強誘電体コンデンサ２の分極状態とデータとの対応関係を例示した図面である。たとえば、強誘電体コンデンサ２の分極状態がＰ１である場合に記憶データが”１”であり、分極状態がＰ２である場合に記憶データが”０”であると定義する。
【０００６】
他のメモリセルＭＣ１，ＭＣ２，・・・も、同様の構成である。
【０００７】
ダミーセルＤＣ０は、強誘電体コンデンサ６を備えており、強誘電体コンデンサ６の一端はトランジスタ８を介してビットラインＢＬＢに接続されている。強誘電体コンデンサ６は、メモリセルの強誘電体コンデンサ２よりも大きい面積を持つよう構成されている（図１０Ａ，図１０Ｂ参照）。
【０００８】
他のダミーセルＤＣ１も、同様の構成である。
【０００９】
図９に示すように、強誘電体メモリ１０は、上述の構成を有する列要素１２を、図中Ｘ方向に複数配置した構成（図示せず）を有している。
【００１０】
たとえば、メモリセルＭＣ０に記憶されているデータを読み出すには、まず、ラインＥＱを”Ｈ”にして、ビットラインＢＬ，ＢＬＢを接地電位Ｇでプリチャージしておく。
【００１１】
つぎに、ワードラインＷＬ０を”Ｈ”にすることによりメモリセルＭＣ０を選択するとともに、ダミーワードラインＤＷＬ０を”Ｈ”にすることによりダミーセルＤＣ０を選択する。この状態で、プレートラインＰＬおよびダミープレートラインＤＰＬに所定の読み出し電圧を印加し、ビットラインＢＬ，ＢＬＢに現れる電圧をセンスアンプＳＡにより検出する。
【００１２】
図１０Ａに示すように、メモリセルＭＣ０に記憶されているデータが”１”であれば、強誘電体コンデンサ４からはΔＱ１の電荷が放出され、メモリセルＭＣ０に記憶されているデータが”０”であれば、強誘電体コンデンサ４からはΔＱ０の電荷が放出される。したがって、ビットラインＢＬには、強誘電体コンデンサ４から放出された電荷量に対応した電圧が現れる。
【００１３】
一方、図１０Ｂに示すように、ダミーセルＤＣ０の強誘電体コンデンサ６からはΔＱｓの電荷が放出される。ビットラインＢＬＢには、強誘電体コンデンサ６から放出された電荷ΔＱｓに対応した電圧が現れる。なお、電荷ΔＱｓは、上述の電荷ΔＱ０より大きく、かつ、電荷ΔＱ１より小さくなるよう設定されている。
【００１４】
センスアンプＳＡは、ビットラインＢＬに現れる電圧が、ビットラインＢＬＢに現れる電圧（基準電圧）より高いか低いかを知ることにより、メモリセルＭＣ０に記憶されているデータが”１”であるか、”０”であるかを知る。このようにして、メモリセルＭＣ０に記憶されているデータを読み出すことができる。
【００１５】
【発明が解決しようとする課題】
しかしながら、上記のような従来の強誘電体メモリには、次のような問題点があった。上述の強誘電体メモリ１０の記憶容量を増やすためには、図９に示す列要素１２の数を増やすことによってＸ方向のメモリセルの数を増やすと同時に、Ｙ方向のメモリセルの数を増やす必要がある。
【００１６】
しかし、ひとつの列要素１２に接続されるメモリセルＭＣ０，ＭＣ１，ＭＣ２，・・・の数をあまり多くすると、ビットラインＢＬ、ＢＬＢの長さが長くなり、上述の読出し動作において、ビットラインＢＬ、ＢＬＢに現れる信号電圧が低下したり、動作速度が遅くなったりする。
【００１７】
そこで、強誘電体メモリ１０を、図１０に示す折返し線αで折返した構造の強誘電体メモリ（図示せず）が提案されている。このようにすれば、ひとつの列要素１２に接続されるメモリセルＭＣ０，ＭＣ１，ＭＣ２，・・・の数を増やすことなく、Ｙ方向のメモリセルの数を倍増することができる。すなわち、ビットラインＢＬ、ＢＬＢに現れる信号電圧が低下したり動作速度が遅くなったりすることなく、Ｙ方向のメモリセルの数を倍増することができる。
【００１８】
しかし、従来の強誘電体メモリ１０を折返し線αで折返しただけでは、装置の大きさが、メモリセルの数にほぼ比例して大きくなる。
【００１９】
この発明はこのような問題を解決し、装置の寸法の増加を抑制しつつ、記憶容量を増大させることができるデータ記憶装置を提供することを目的とする。
【００２０】
【課題を解決するための手段】
この発明のデータ記憶装置は、独立した一対のデータ線と、一対のデータ線のうち一方のデータ線に選択的に接続される１以上の記憶素子と、他方のデータ線に接続される基準用素子と、を有する素子ブロックを２つ備えるとともに、一対の検出端子に入力される入力値の大小関係を判定するとともに、判定結果に基づいて、相互に異なる一対の出力値を当該一対の検出端子に出力するセンスアンプを備え、前記センスアンプの一対の検出端子のうち一方の検出端子に、選択された記憶素子の属する素子ブロックに属する前記一方のデータ線を接続するとともに、他方の検出端子に、双方の素子ブロックにそれぞれ属する前記他方のデータ線をともに接続することにより、一対の前記基準用素子により生成される基準値を基準として前記選択された記憶素子に記憶されているデータの内容を判定するデータ記憶装置であって、前記センスアンプの前記一方の検出端子に、前記選択された記憶素子の属する素子ブロックに属する前記一方のデータ線および選択された記憶素子の属しない素子ブロックに属する前記他方のデータ線を接続するとともに、前記他方の検出端子に、選択された記憶素子の属する素子ブロックに属する前記他方のデータ線を接続した状態で再書き込み動作を行うことにより、選択された記憶素子の属しない素子ブロックに属する基準用素子に記憶されるデータを選択された記憶素子と同一のデータとするとともに、選択された記憶素子の属する素子ブロックに属する基準用素子に記憶されるデータを選択された記憶素子と異なるデータとすること、を特徴とする。
【００２５】
この発明のデータ記憶装置は、前記各素子ブロックに属する前記各記憶素子は、それぞれ、トランジスタを介して属する素子ブロックの前記一方のデータ線に接続されるコンデンサを備え、各素子ブロックに属する前記基準用素子は、それぞれ、トランジスタを介して属する素子ブロックの前記他方のデータ線に接続されるコンデンサを備え、前記各コンデンサは、実質的に同一の電圧・電荷特性を有するコンデンサであること、を特徴とする。
【００２６】
この発明のデータ記憶装置は、前記各コンデンサは、強誘電体コンデンサであり、前記各記憶素子は、それぞれ、強誘電体コンデンサの２種類の分極状態に対応した２種類のデータのいずれかを記憶し、前記２つの基準用素子は、それぞれ、前記２種類の分極状態のうち相互に異なる分極状態を保持していること、を特徴とする。
【００４２】
【発明の作用および効果】
この発明のデータ記憶装置においては、独立した一対のデータ線と、一対のデータ線のうち一方のデータ線に選択的に接続される１以上の記憶素子と、他方のデータ線に接続される基準用素子と、を有する素子ブロックを２つ備えることを特徴とする。
【００４３】
したがって、独立した一対のデータ線を有する素子ブロックを２つ設けることにより、各データ線の長さを変えずに、記憶素子の数を増やすことができる。このため、アクセス速度の低下を抑制しつつ、記憶容量を増大させることができる。
【００４４】
また、センスアンプの一対の検出端子のうち一方の検出端子に、選択された記憶素子の属する素子ブロックに属する前記一方のデータ線を接続することを特徴とする。
【００４５】
したがって、ひとつのセンスアンプを、２つの素子ブロックで兼用することができる。このため、各素子ブロックにそれぞれ専用のセンスアンプを設ける必要がないので、装置を小型化することができる。
【００４６】
また、センスアンプの他方の検出端子に、双方の素子ブロックにそれぞれ属する他方のデータ線をともに接続することにより、一対の基準用素子により生成される基準値を基準として選択された記憶素子に記憶されているデータの内容を判定することを特徴とする。
【００４７】
したがって、一対の基準用素子を、２つの素子ブロックで兼用することができる。このため、各素子ブロックにそれぞれ専用の一対の基準用素子を設ける必要がないので、装置を小型化することができる。
【００４８】
すなわち、アクセス速度の低下を抑制し、かつ、データ記憶装置の寸法の増加を抑制しつつ、記憶容量を増大させることができる。
【００４９】
この発明のデータ記憶装置においては、各素子ブロックに属する各記憶素子は、それぞれ、トランジスタを介して属する素子ブロックの一方のデータ線に接続されるコンデンサを備え、各素子ブロックに属する基準用素子は、それぞれ、トランジスタを介して属する素子ブロックの他方のデータ線に接続されるコンデンサを備え、各コンデンサは、実質的に同一の電圧・電荷特性を有するコンデンサであることを特徴とする。
【００５０】
したがって、記憶素子と基準用素子とを区別することなく、同一寸法のコンデンサおよびトランジスタを備えた素子として製造することができる。このため、素子をレイアウトする際に無駄スペースが生じにくい。すなわち、データ記憶装置の寸法の増加を、さらに抑制することができる。
【００５１】
この発明のデータ記憶装置においては、各コンデンサは強誘電体コンデンサであり、各記憶素子は、それぞれ、強誘電体コンデンサの２種類の分極状態に対応した２種類のデータのいずれかを記憶することを特徴とする。
【００５２】
したがって、強誘電体コンデンサを用いて記憶素子を構成することにより、いわゆる１キャパシタ１トランジスタ型の不揮発性のデータ記憶装置を容易に実現することができる。
【００５３】
また、２つの基準用素子は、それぞれ、２種類の分極状態のうち相互に異なる分極状態を保持していることを特徴とする。
【００５４】
したがって、２つの基準用素子により生成されるそれぞれの基準値の平均値を基準値とすることにより、容易に基準値を生成することができる。
【００５５】
また、各基準用素子がとり得る２つの分極状態と、各記憶素子がとり得る２つの分極状態とはそれぞれ等しい。したがって、各基準用素子を分極させる際の回路や手順を、記憶素子へデータを書込む際のそれと兼用することが可能となる。このため、データ記憶装置の寸法の増加をいっそう抑制することができるとともに、書込み等アクセスに要する一連の時間を短縮することができる。
【００５６】
この発明のデータ記憶装置においては、センスアンプの一方の検出端子に、選択された記憶素子の属する素子ブロックに属する一方のデータ線および選択された記憶素子の属しない素子ブロックに属する他方のデータ線を接続することにより、選択された記憶素子の属しない素子ブロックに属する基準用素子の分極状態を選択された記憶素子の分極状態と同一の分極状態とするようにしている。
【００５７】
したがって、選択された記憶素子にデータを書込む際に、同時に、選択された記憶素子の属しない素子ブロックに属する基準用素子の分極状態を、選択された記憶素子と同じ分極状態にすることができる。
【００５８】
また、センスアンプの他方の検出端子に、選択された記憶素子の属する素子ブロックに属する他方のデータ線を接続することにより、選択された記憶素子の属する素子ブロックに属する基準用素子の分極状態を選択された記憶素子の分極状態と異なる分極状態とするようにしている。
【００５９】
したがって、選択された記憶素子にデータを書込む際に、同時に、選択された記憶素子の属する素子ブロックに属する基準用素子の分極状態を、選択された記憶素子と異なる分極状態にすることができる。
【００６０】
このため、選択された記憶素子にデータを書込む際に、同時に、一対の基準用素子の分極状態を相互に異なる分極状態とすることができる。すなわち、書込み等アクセスに要する一連の時間を、容易に短縮することができる。
【００６１】
さらに、異なる内容のデータを読み出したり書込んだりする度に、一対の基準用素子の分極状態が変化する。このため、基準用素子にくせ付け（インプリント効果）が生ずることを、容易に防止することができる。すなわち、長期にわたり、正確な基準値を生成することができる。
【００６２】
【発明の実施の形態】
図１に、この発明の一実施形態によるデータ記憶装置である強誘電体メモリ２０の回路構成の一部を示す。強誘電体メモリ２０は、いわゆる１トランジスタ１キャパシタ型のメモリセルを、複数個、行列配置した構成を有している。したがって、実際の回路では、図中Ｘ方向に複数の列要素が配置されるが、ここでは説明の便宜上、一つの列要素２２のみを描いている。
【００６３】
強誘電体メモリ２０の一つの列要素２２は、一対の素子ブロックＣＢ０，ＣＢ１と、判定部であるセンスアンプＳＡとを備えている。
【００６４】
まず、第１の素子ブロックである素子ブロックＣＢ０について説明する。素子ブロックＣＢ０は、一対のデータ線である一対の上部ビットラインＢＬＵ，ＢＬＢＵ、複数の記憶素子であるメモリセルＭＣ００，ＭＣ０１，・・・、基準用素子であるダミーセルＤＣ００，ＤＣ０１を備えている。
【００６５】
メモリセルＭＣ００は、一つの強誘電体コンデンサＭＦ００と一つのトランジスタＭＱ００とを備えている。強誘電体コンデンサＭＦ００の一端は、トランジスタＭＱ００を介して、上部ビットラインＢＬＵに接続されている。トランジスタＭＱ００のゲートは、ワードラインＷＬ０に接続されている。強誘電体コンデンサＭＦ００の他端は、プレートラインＰＬに接続されている。
【００６６】
メモリセルＭＣ００は、強誘電体コンデンサＭＦ００の分極状態に対応させてデータを記憶している。図３は、メモリセルＭＣ００，・・・を構成する強誘電体コンデンサＭＦ００，・・・およびダミーセルＤＣ００，・・・を構成する強誘電体コンデンサＤＦ００，・・・の電圧・電荷特性を示す図面である。強誘電体コンデンサＭＦ００の分極状態が図３に示すＰ１である場合に記憶データが”１”であり、分極状態がＰ２である場合に記憶データが”０”であると定義する。
【００６７】
他のメモリセルＭＣ０１，・・・、およびダミーセルＤＣ００，ＤＣ０１も、メモリセルＭＣ００と同様の構成である。すなわち、いずれのセルも同様の履歴特性（電圧・電荷特性）を有する同一構成の強誘電体コンデンサとトランジスタとを備えている。このように、メモリセルおよびダミーセルを同一の構成とすることで、セルをレイアウトする際に無駄スペースが生じにくい。
【００６８】
一対の上部ビットラインＢＬＵ，ＢＬＢＵは、それぞれ、トランジスタＰＱ００，ＰＱ０１を介して接地されるとともに、トランジスタＥＱＱ０を介して相互に接続されるよう構成されている。
【００６９】
上部ビットラインＢＬＵはトランジスタＩＱ０を介してセンスアンプＳＡの一方の検出端子２４に接続され、上部ビットラインＢＬＢＵはトランジスタＩＱ１を介してセンスアンプＳＡの他方の検出端子２６に接続されるよう構成されている。
【００７０】
第２の素子ブロックである素子ブロックＣＢ１も、素子ブロックＣＢ０と同様の構成である。すなわち、素子ブロックＣＢ１は、素子ブロックＣＢ０を折返し線βで折返した構成を有している。したがって、一対の素子ブロックＣＢ０、ＣＢ１で、センスアンプＳＡを共有することになる。このため、一対の素子ブロックＣＢ０、ＣＢ１に、それぞれ専用のセンスアンプを設ける場合に比し、装置のＹ方向の寸法を小さくすることができる。
【００７１】
たとえば、メモリセルＭＣ００にアクセスする場合、すなわち、メモリセルＭＣ００が選択された記憶素子となる場合を例に説明すれば、素子ブロックＣＢ０が、選択された記憶素子の属する素子ブロックに該当し、素子ブロックＣＢ１が、選択された記憶素子の属しない素子ブロックに該当する。
【００７２】
上部ビットラインＢＬＵが、選択された記憶素子の属する素子ブロックに属する一方のデータ線に該当し、上部ビットラインＢＬＢＵが、選択された記憶素子の属する素子ブロックに属する他方のデータ線に該当する。
【００７３】
図１に示す素子ブロックＣＢ１の下部ビットラインＢＬＤが、選択された記憶素子の属しない素子ブロックに属する一方のデータ線に該当し、下部ビットラインＢＬＢＤが、選択された記憶素子の属しない素子ブロックに属する他方のデータ線に該当する。
【００７４】
また、第１の基準用素子であるダミーセルＤＣ００が、選択された記憶素子の属する素子ブロックに属する基準用素子に該当し、第２の基準用素子であるダミーセルＤＣ１０が、選択された記憶素子の属しない素子ブロックに属する基準用素子に該当する。つまり、素子ブロックＣＢ０のダミーセルＤＣ００と素子ブロックＣＢ１のダミーセルＤＣ１０とにより、基準値生成部を構成している。すなわち、一対の素子ブロックＣＢ０、ＣＢ１で、基準値生成部を兼用することになる。したがって、一対の素子ブロックＣＢ０、ＣＢ１に、それぞれ専用の基準値生成部を設ける場合に比し、装置のＹ方向の寸法を小さくすることができる。
【００７５】
なお、後述するように、基準値生成部を構成する一対のダミーセルＤＣ００、ＤＣ１０は、それぞれ、２種類の分極状態のうち相互に異なる分極状態Ｐ１，Ｐ２（図３参照）を保持するよう構成されている。
【００７６】
ちなみに、メモリセルＭＣ０１にアクセスする場合、すなわち、メモリセルＭＣ０１が選択された記憶素子となる場合には、図１に示す素子ブロックＣＢ０の上部ビットラインＢＬＢＵが、選択された記憶素子の属する素子ブロックに属する一方のデータ線に該当し、上部ビットラインＢＬＵが、選択された記憶素子の属する素子ブロックに属する他方のデータ線に該当する。
【００７７】
素子ブロックＣＢ１の下部ビットラインＢＬＢＤが、選択された記憶素子の属しない素子ブロックに属する一方のデータ線に該当し、下部ビットラインＢＬＤが、選択された記憶素子の属しない素子ブロックに属する他方のデータ線に該当する。
【００７８】
また、第１の基準用素子であるダミーセルＤＣ０１が、選択された記憶素子の属する素子ブロックに属する基準用素子に該当し、第２の基準用素子であるダミーセルＤＣ１１が、選択された記憶素子の属しない素子ブロックに属する基準用素子に該当する。つまり、メモリセルＭＣ０１にアクセスする場合には、素子ブロックＣＢ０のダミーセルＤＣ０１と素子ブロックＣＢ１のダミーセルＤＣ１１とにより、基準値生成部を構成することになる。
【００７９】
図２は、メモリセルＭＣ００に記憶されたデータを読み出す場合における各ラインの状態を表わすタイミングチャートである。図４〜図８は、データの読出動作を説明するための回路図である。図２、図３を参照しつつ、図４〜図８に基づいて、メモリセルＭＣ００に記憶されたデータを読み出す場合の１サイクルの動作を説明する。
【００８０】
まず、図４に示すように、ラインＩＳＯ０Ｂ，ＩＳＯ１Ｂ，ＩＳＯ２Ｂ，ＩＳＯ３Ｂを全て”Ｈ”にすることにより（図２、（ａ）参照）トランジスタＩＱ０，ＩＱ１，ＩＱ２，ＩＱ３を全て”ＯＮ”にする。同時に、ラインＥＱ０，ＥＱ１を”Ｈ”にすることにより（図２、（ｂ）参照）トランジスタＥＱＱ０，ＥＱＱ１を”ＯＮ”にし、ラインＰＣを”Ｈ”にすることにより（図２、（ｃ）参照）トランジスタＰＱ００，ＰＱ０１，ＰＱ１０，ＰＱ１１を”ＯＮ”にする。
【００８１】
これにより、一対の上部ビットラインＢＬＵ，ＢＬＢＵ、および一対の下部ビットラインＢＬＤ，ＢＬＢＤが相互に接続されるとともに、接地される。したがって全てのビットラインが等電位（接地電位）になるとともに、各ビットラインが有する寄生容量Ｃbが接地電位にプリチャージされる（図２、（ｄ）参照）。
【００８２】
プリチャージ終了後、図５に示すように、ラインＥＱ０，ＥＱ１を”Ｌ”にすることにより（図２、（ｅ）参照）トランジスタＥＱＱ０，ＥＱＱ１を”ＯＦＦ”にする。これにより、一対の上部ビットラインＢＬＵ，ＢＬＢＵが相互に切り離されるとともに、下部ビットラインＢＬＤ，ＢＬＢＤが相互に切り離される。
【００８３】
また、ラインＩＳＯ０Ｂ，ＩＳＯ１Ｂ，ＩＳＯ２Ｂ，ＩＳＯ３ＢのうちラインＩＳＯ２Ｂのみを”Ｌ”にすることにより（図２、（ｆ）参照）トランジスタＩＱ０，ＩＱ１，ＩＱ２，ＩＱ３のうちトランジスタＩＱ２のみを”ＯＦＦ”にする。
【００８４】
これにより、上部ビットラインＢＬＵと下部ビットラインＢＬＤとが切り離された状態となり、上部ビットラインＢＬＢＵと下部ビットラインＢＬＢＤとが接続された状態となる。
【００８５】
同時に、ラインＰＣを”Ｌ”にすることにより（図２、（ｇ）参照）トランジスタＰＱ００，ＰＱ０１，ＰＱ１０，ＰＱ１１を”ＯＦＦ”にする。これにより、各ビットラインがフローティング状態となる。これまでの動作が、プリチャージステップ（図２参照）である。
【００８６】
つぎに、図６に示すように、ワードラインＷＬ０を”Ｈ”にすることにより（図２、（ｈ）参照）トランジスタＭＱ００を”ＯＮ”にする。これにより、強誘電体コンデンサＭＦ００が上部ビットラインＢＬＵに接続される。すなわち、メモリセルＭＣ００が選択される。
【００８７】
また、ダミーワードラインＤＷＬ０を”Ｈ”にすることにより（図２、（ｉ）参照）トランジスタＤＱ００およびトランジスタＤＱ１０を”ＯＮ”にする。これにより、強誘電体コンデンサＤＦ００が上部ビットラインＢＬＢＵに接続されるとともに、強誘電体コンデンサＤＦ１０が下部ビットラインＢＬＢＤに接続される。すなわち、ダミーセルＤＣ００およびダミーセルＤＣ１０が、上部ビットラインＢＬＢＵおよび下部ビットラインＢＬＢＤに、それぞれ接続される。
【００８８】
同時に、プレートラインＰＬおよびダミープレートラインＤＰＬの電位を一旦”Ｈ”にした後、”Ｌ”に戻す（図２、（ｊ）参照）。プレートラインＰＬの電位を一旦”Ｈ”にした後”Ｌ”に戻すことにより、メモリセルＭＣ００の強誘電体コンデンサＭＦ００から、記憶データの内容すなわち分極状態に対応した電荷が放出される。
【００８９】
ここでは、メモリセルＭＣ００の記憶データが”１”である（すなわち、強誘電体コンデンサＭＦ００の分極状態が図３に示す”Ｐ１”である）ものとして説明する。この場合、図３に示すように、電荷ΔＱ１＝２Ｑｒ（Ｑｒは、強誘電体コンデンサＭＦ００の残留分極である）が上部ビットラインＢＬＵに放出される。これは、読み出し動作において、強誘電体コンデンサＭＦ００の分極状態がＰ１からＰ３を経てＰ２に至るためである。
【００９０】
したがって、上部ビットラインＢＬＵの電位（データ対応値）Ｖ１は、
Ｃb：ビットラインの寄生容量
Ｃc：強誘電体コンデンサの容量
となる（図２、（ｋ）参照）。
【００９１】
なお、メモリセルＭＣ００の記憶データが”０”であれば、図３に示すように、ΔＱ０＝０の電荷が上部ビットラインＢＬＵに放出される。これは、読み出し動作において、強誘電体コンデンサＭＦ００の分極状態がＰ２からＰ３を経てＰ２に戻るためである。
【００９２】
したがって、メモリセルＭＣ００の記憶データが”０”の場合には、上部ビットラインＢＬＵの電位（データ対応値）Ｖ０は、
一方、ダミープレートラインＤＰＬの電位を一旦”Ｈ”にした後”Ｌ”に戻すことにより、ダミーセルＤＣ００の強誘電体コンデンサＤＦ００およびダミーセルＤＣ１０の強誘電体コンデンサＤＦ１０から、それぞれの分極状態に対応した電荷が放出される。
【００９３】
上述のように、一対のダミーセルＤＣ００、ＤＣ１０は、それぞれ、２種類の分極状態のうち相互に異なる分極状態Ｐ１，Ｐ２（図３参照）を保持するよう構成されている。ここでは、ダミーセルＤＣ００の強誘電体コンデンサＤＦ００の分極状態が図３に示すＰ１であり、ダミーセルＤＣ１０の強誘電体コンデンサＤＦ１０の分極状態がＰ２であるとする。
【００９４】
したがってこの場合、図３に示すように、強誘電体コンデンサＤＦ００から、電荷ΔＱＤ１＝２Ｑｒが上部ビットラインＢＬＢＵに放出されるとともに、強誘電体コンデンサＤＦ１０から、電荷ΔＱＤ０＝０が下部ビットラインＢＬＢＤに放出される。
【００９５】
このため、相互に接続された上部ビットラインＢＬＢＵおよび下部ビットラインＢＬＢＤの電位（基準値）Ｖrefは、
【００９６】
言い換えれば、上述の電位Ｖrefは、上部ビットラインＢＬＢＵに生ずる電位Ｖref１、
【００９７】
上述の電位Ｖref１が第１の基準値に対応し、電位Ｖref２が第２の基準値に対応する。
【００９８】
つぎに、図７に示すように、ラインＳＡＥＮを”Ｈ”にするとともに、ラインＳＡＥＮＢを”Ｌ”にすることにより（図２、（ｍ）参照）センスアンプＳＡを”ＯＮ”にする。
【００９９】
センスアンプＳＡは、上部ビットラインＢＬＵの電位と、相互に接続された上部ビットラインＢＬＢＵおよび下部ビットラインＢＬＢＤの電位、すなわち、基準値Ｖrefとを比較し、電位の高い方のビットラインの電位を強制的に”Ｈ”とし、電位の低い方のビットラインの電位を強制的に”Ｌ”にする。
【０１００】
この例では、メモリセルＭＣ００の記憶データが”１”であるから、上部ビットラインＢＬＵの電位がＶ１となり、基準値Ｖref（＝Ｖ１／２）よりも高くなる。したがって、センスアンプＳＡは、上部ビットラインＢＬＵの電位を強制的に”Ｈ”とし（図２、（ｎ）参照）、相互に接続された上部ビットラインＢＬＢＵおよび下部ビットラインＢＬＢＤの電位を強制的に”Ｌ”にする。
【０１０１】
なお、メモリセルＭＣ００の記憶データが”０”であれば、上部ビットラインＢＬＵの電位が０となり、基準値Ｖref（＝Ｖ１／２）よりも低くなる。したがって、センスアンプＳＡは、逆に、上部ビットラインＢＬＵの電位を強制的に”Ｌ”とし（図２、（ｏ）参照）、相互に接続された上部ビットラインＢＬＢＵおよび下部ビットラインＢＬＢＤの電位を強制的に”Ｈ”にする。
【０１０２】
このようにして得られた上部ビットラインＢＬＵの電位”Ｈ”（または”Ｌ”）は、入出力ライン（図示せず）を介して外部に読み出される。これらの動作が、読出ステップ（図２参照）である。
【０１０３】
つぎに、図８に示すように、プレートラインＰＬおよびダミープレートラインＤＰＬの電位を一旦”Ｈ”にした後、”Ｌ”に戻す（図２、（ｒ）参照）。上述のように、上部ビットラインＢＬＵの電位は”Ｈ”に保たれている。このため、プレートラインＰＬの電位を一旦”Ｈ”にした後”Ｌ”に戻すことにより、メモリセルＭＣ００の強誘電体コンデンサＭＦ００の分極状態は、読み出し動作前の分極状態に戻される。この場合、図３の分極状態Ｐ１に戻る。すなわち、メモリセルＭＣ００のデータが、”１”に書き戻される。
【０１０４】
一方、ダミープレートラインＤＰＬの電位を一旦”Ｈ”にした後”Ｌ”に戻すことにより、ダミーセルＤＣ００の強誘電体コンデンサＤＦ００およびダミーセルＤＣ１０の強誘電体コンデンサＤＦ１０も、所定の分極状態になる。これについて、さらに説明する。
【０１０５】
上述の再書込動作にあたり、ラインＩＳＯ２Ｂを”Ｈ”にすることによりトランジスタＩＱ２を”ＯＮ”にするとともに、ラインＩＳＯ３Ｂを”Ｌ”にすることによりトランジスタＩＱ３を”ＯＦＦ”にしている（図２、（ｐ）参照）。他のトランジスタＩＱ０，ＩＱ１は”ＯＮ”のままである。
【０１０６】
また、ラインＥＱ１を”Ｈ”にすることにより（図２、（ｑ）参照）、トランジスタＥＱＱ１を”ＯＮ”にしている。
【０１０７】
これにより、上部ビットラインＢＬＵ，下部ビットラインＢＬＤおよび下部ビットラインＢＬＢＤが相互に接続された状態となり、上部ビットラインＢＬＢＵと下部ビットラインＢＬＢＤとが切り離された状態となる。このため、上部ビットラインＢＬＢＵは”Ｌ”電位のままであるが、”Ｈ”電位の上部ビットラインＢＬＵに接続された下部ビットラインＢＬＢＤの電位は”Ｈ”になる。
【０１０８】
したがって、上述の再書込動作によって、”Ｌ”電位の上部ビットラインＢＬＢＵに接続されているダミーセルＤＣ００の強誘電体コンデンサＤＦ００は、分極状態Ｐ２になり、”Ｈ”電位の下部ビットラインＢＬＢＤに接続されているダミーセルＤＣ１０の強誘電体コンデンサＤＦ１０は、分極状態Ｐ１になる。
【０１０９】
すなわち、再書込動作により、強誘電体コンデンサＤＦ００の分極状態は、メモリセルＭＣ００の強誘電体コンデンサＭＦ００の分極状態と反対の分極状態となり、強誘電体コンデンサＤＦ１０の分極状態は、メモリセルＭＣ００の強誘電体コンデンサＭＦ００の分極状態と同一の分極状態となる。
【０１１０】
したがって、この実施形態のような場合、すなわち、前回読み出したデータと異なるデータを同一のビットラインに読み出すような場合には、再書込動作により、強誘電体コンデンサＤＦ００および強誘電体コンデンサＤＦ１０の分極状態が、読出前の分極状態（図６参照）と反転することになる。
【０１１１】
このように、選択されたメモリセルのデータの内容に対応して、一対のダミーセルを構成する各強誘電体コンデンサの分極状態を決定するよう構成したので、異なるデータを記憶したメモリセルを読み出すごとに、一対のダミーセルを構成する各強誘電体コンデンサの分極状態が変化する。このため、ダミーセルを構成する強誘電体コンデンサのインプリント効果は、ほとんど生じない。
【０１１２】
なお、この実施形態においては、再書込動作において、図２に示すように、ワードラインＷＬ０，ダミーワードラインＤＷＬ０，ラインＥＱ１，ラインＩＳＯ０Ｂ，ＩＳＯ１Ｂ，ＩＳＯ２Ｂを、”Ｈ”電位よりも高い電位に設定している（ブーストをかけている）が、これは、該各ラインに接続されている各トランジスタのしきい値による電圧低下分を補償して、各強誘電体コンデンサに十分な再書込電圧を印加するためである。これらの動作が、再書込ステップ（図２参照）である。
【０１１３】
最後に、図２に示すように、各ラインの状態を、プリチャージステップの状態に戻し、読出の１サイクルを終了する。
【０１１４】
なお、上述の実施形態においては、各強誘電体コンデンサと各ビットラインとを接続するためにトランジスタを用いたが、強誘電体コンデンサとビットラインとを接続するためにトランジスタ以外のスイッチング素子を用いるように構成してもよい。
【０１１５】
また、上述の実施形態においては、各強誘電体コンデンサが同一の電圧・電荷特性を有するよう構成したが、この発明はこれに限定されるものではない。たとえば、記憶素子に用いる強誘電体コンデンサの電圧・電荷特性と、基準用素子に用いる強誘電体コンデンサの電圧・電荷特性とが異なるよう構成することもできる。
【０１１６】
また、上述の実施形態においては、各コンデンサを全て強誘電体コンデンサとしたが、この発明はこれに限定されるものではない。たとえば、記憶素子に用いるコンデンサを強誘電体コンデンサとし、基準用素子に用いるコンデンサを常誘電体コンデンサとすることもできるし、逆に、記憶素子に用いるコンデンサを常誘電体コンデンサとし、基準用素子に用いるコンデンサを強誘電体コンデンサとすることもできる。さらに、各コンデンサを全て常誘電体コンデンサとすることもできる。
【０１１７】
また、上述の実施形態においては、記憶素子および基準用素子が全てコンデンサを備えた素子である場合を例に説明したが、この発明はこれに限定されるものではない。たとえば、記憶素子および基準用素子のうち一部または全部の素子が、コンデンサ以外の電気素子、たとえば、強誘電体トランジスタを備えている場合にも、この発明を適用することができる。
【０１１８】
なお、上述の実施形態においては、素子ブロックとして２つの素子ブロック（実施形態では、素子ブロックＣＢ０および素子ブロックＣＢ１）のみを備えたデータ記憶装置を例に説明したが、この発明はこれに限定されるものではない。素子ブロックとして３つ以上の素子ブロックを備えたデータ記憶装置にも、この発明を適用することができる。３つ以上の素子ブロックを備えたデータ記憶装置の場合には、そのうち少なくとも２つの素子ブロックが、上述の構成を有していればよい。
【図面の簡単な説明】
【図１】この発明の一実施形態によるデータ記憶装置である強誘電体メモリ２０の回路構成の一部を示す図面である。
【図２】メモリセルＭＣ００に記憶されたデータを読み出す場合における各ラインの状態を表わすタイミングチャートである。
【図３】強誘電体コンデンサＭＦ００などの電圧・電荷特性を示す図面である。
【図４】データの読出動作を説明するための図面である。
【図５】データの読出動作を説明するための図面である。
【図６】データの読出動作を説明するための図面である。
【図７】データの読出動作を説明するための図面である。
【図８】データの読出動作を説明するための図面である。
【図９】従来の強誘電体メモリの回路構成の一部を示す図面である。
【図１０】図１０Ａは、従来の強誘電体メモリにおけるメモリセルに用いる強誘電体コンデンサの電圧・電荷特性を示す図面である。図１０Ｂは、従来の強誘電体メモリにおけるダミーセルに用いる強誘電体コンデンサの電圧・電荷特性を示す図面である。
【符号の説明】
ＣＢ０・・・・・・・素子ブロック
ＣＢ１・・・・・・・素子ブロック
ＤＣ００・・・・・・ダミーセル
ＤＣ１０・・・・・・ダミーセル
ＭＣ００・・・・・・メモリセル
ＳＡ・・・・・・・・センスアンプ
Claims (6)
- 独立した一対のデータ線と、
一対のデータ線のうち一方のデータ線に選択的に接続される１以上の記憶素子と、
他方のデータ線に接続される基準用素子と、
を有する素子ブロックを２つ備えるとともに、
一対の検出端子に入力される入力値の大小関係を判定するとともに、判定結果に基づいて、相互に異なる一対の出力値を当該一対の検出端子に出力するセンスアンプを備え、
前記センスアンプの一対の検出端子のうち一方の検出端子に、選択された記憶素子の属する素子ブロックに属する前記一方のデータ線を接続するとともに、他方の検出端子に、双方の素子ブロックにそれぞれ属する前記他方のデータ線をともに接続することにより、一対の前記基準用素子により生成される基準値を基準として前記選択された記憶素子に記憶されているデータの内容を判定するデータ記憶装置であって、
前記センスアンプの前記一方の検出端子に、前記選択された記憶素子の属する素子ブロックに属する前記一方のデータ線および選択された記憶素子の属しない素子ブロックに属する前記他方のデータ線を接続するとともに、前記他方の検出端子に、選択された記憶素子の属する素子ブロックに属する前記他方のデータ線を接続した状態で再書き込み動作を行うことにより、選択された記憶素子の属しない素子ブロックに属する基準用素子に記憶されるデータを選択された記憶素子と同一のデータとするとともに、選択された記憶素子の属する素子ブロックに属する基準用素子に記憶されるデータを選択された記憶素子と異なるデータとすること、
を特徴とするデータ記憶装置。 - 請求項１のデータ記憶装置において、
前記各素子ブロックに属する前記各記憶素子は、それぞれ、トランジスタを介して属する素子ブロックの前記一方のデータ線に接続されるコンデンサを備え、
各素子ブロックに属する前記基準用素子は、それぞれ、トランジスタを介して属する素子ブロックの前記他方のデータ線に接続されるコンデンサを備え、
前記各コンデンサは、実質的に同一の電圧・電荷特性を有するコンデンサであること、
を特徴とするもの。 - 請求項２のデータ記憶装置において、
前記各コンデンサは、強誘電体コンデンサであり、
前記各記憶素子は、それぞれ、強誘電体コンデンサの２種類の分極状態に対応した２種類のデータのいずれかを記憶し、
前記２つの基準用素子は、それぞれ、前記２種類の分極状態のうち相互に異なる分極状態を保持していること、
を特徴とするもの。 - 独立した一対のデータ線と、
一対のデータ線のうち一方のデータ線に選択的に接続される１以上の記憶素子と、
他方のデータ線に接続される基準用素子と、
を有する素子ブロックを２つ備えるとともに、
一対の検出端子に入力される入力値の大小関係を判定するとともに、判定結果に基づいて、相互に異なる一対の出力値を当該一対の検出端子に出力するセンスアンプを備え、
前記センスアンプの一対の検出端子のうち一方の検出端子に、選択された記憶素子の属する素子ブロックに属する前記一方のデータ線を接続するとともに、他方の検出端子に、双方の素子ブロックにそれぞれ属する前記他方のデータ線をともに接続することにより、一対の前記基準用素子により生成される基準値を基準として前記選択された記憶素子に記憶されているデータの内容を判定するデータ記憶装置における再書き込み方法であって、
前記センスアンプの前記一方の検出端子に、前記選択された記憶素子の属する素子ブロックに属する前記一方のデータ線および選択された記憶素子の属しない素子ブロックに属する前記他方のデータ線を接続するとともに、前記他方の検出端子に、選択された記憶素子の属する素子ブロックに属する前記他方のデータ線を接続した状態で再書き込み動作を行い、
選択された記憶素子の属しない素子ブロックに属する基準用素子に記憶されるデータを選択された記憶素子と同一のデータとするとともに、選択された記憶素子の属する素子ブロックに属する基準用素子に記憶されるデータを選択された記憶素子と異なるデータとすること、
を特徴とするデータ記憶装置への再書き込み方法。 - 請求項４のデータ記憶装置への再書き込み方法において、
前記各素子ブロックに属する前記各記憶素子は、それぞれ、トランジスタを介して属する素子ブロックの前記一方のデータ線に接続されるコンデンサを備え、
各素子ブロックに属する前記基準用素子は、それぞれ、トランジスタを介して属する素子ブロックの前記他方のデータ線に接続されるコンデンサを備え、
前記各コンデンサは、実質的に同一の電圧・電荷特性を有するコンデンサであること、
を特徴とするもの。 - 請求項５のデータ記憶装置への再書き込み方法において、
前記各コンデンサは、強誘電体コンデンサであり、
前記各記憶素子は、それぞれ、強誘電体コンデンサの２種類の分極状態に対応した２種類のデータのいずれかを記憶し、
前記２つの基準用素子は、それぞれ、前記２種類の分極状態のうち相互に異なる分極状態を保持していること、
を特徴とするもの。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP01079298A JP3741852B2 (ja) | 1998-01-22 | 1998-01-22 | データ記憶装置 |
| US09/235,712 US6078529A (en) | 1998-01-22 | 1999-01-22 | Data storing device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP01079298A JP3741852B2 (ja) | 1998-01-22 | 1998-01-22 | データ記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11213677A JPH11213677A (ja) | 1999-08-06 |
| JP3741852B2 true JP3741852B2 (ja) | 2006-02-01 |
Family
ID=11760205
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP01079298A Expired - Fee Related JP3741852B2 (ja) | 1998-01-22 | 1998-01-22 | データ記憶装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6078529A (ja) |
| JP (1) | JP3741852B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6757206B2 (en) * | 2002-09-17 | 2004-06-29 | Texas Instruments Incorporated | Sense amplifier with override write circuitry |
| JP3592321B2 (ja) * | 2003-01-31 | 2004-11-24 | 沖電気工業株式会社 | 強誘電体メモリおよびその判定方法 |
| TW594736B (en) * | 2003-04-17 | 2004-06-21 | Macronix Int Co Ltd | Over-driven read method and device of ferroelectric memory |
| US10867653B2 (en) * | 2018-04-20 | 2020-12-15 | Micron Technology, Inc. | Access schemes for protecting stored data in a memory device |
| US10622050B2 (en) | 2018-05-09 | 2020-04-14 | Micron Technology, Inc. | Ferroelectric memory plate power reduction |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3169599B2 (ja) * | 1990-08-03 | 2001-05-28 | 株式会社日立製作所 | 半導体装置、その駆動方法、その読み出し方法 |
| US5031143A (en) * | 1990-11-21 | 1991-07-09 | National Semiconductor Corporation | Preamplifier for ferroelectric memory device sense amplifier |
| US5218566A (en) * | 1991-08-15 | 1993-06-08 | National Semiconductor Corporation | Dynamic adjusting reference voltage for ferroelectric circuits |
| US5638318A (en) * | 1995-09-11 | 1997-06-10 | Micron Technology, Inc. | Ferroelectric memory using ferroelectric reference cells |
| JP2982692B2 (ja) * | 1996-06-06 | 1999-11-29 | 日本電気株式会社 | 不揮発性半導体メモリ装置およびその駆動方法 |
| JP2939973B2 (ja) * | 1996-06-06 | 1999-08-25 | 日本電気株式会社 | 不揮発性半導体メモリ装置の駆動方法 |
| US5852571A (en) * | 1997-03-14 | 1998-12-22 | Micron Technology, Inc. | Nonvolatile ferroelectric memory with folded bit line architecture |
| US5917746A (en) * | 1997-08-27 | 1999-06-29 | Micron Technology, Inc. | Cell plate structure for a ferroelectric memory |
-
1998
- 1998-01-22 JP JP01079298A patent/JP3741852B2/ja not_active Expired - Fee Related
-
1999
- 1999-01-22 US US09/235,712 patent/US6078529A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH11213677A (ja) | 1999-08-06 |
| US6078529A (en) | 2000-06-20 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20050725 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050802 |
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