JP2000268581A

JP2000268581A - Ｒｏｍデータを保持する強誘電体メモリ装置

Info

Publication number: JP2000268581A
Application number: JP11072639A
Authority: JP
Inventors: Tatsuo Kato; 達夫加藤
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1999-03-17
Filing date: 1999-03-17
Publication date: 2000-09-29
Also published as: EP1037213B1; EP1037213A3; KR100534220B1; US6229730B1; KR20000062547A; DE60021939D1; TW466487B; DE60021939T2; EP1037213A2

Abstract

(57)【要約】【課題】製造プロセスによりＲＯＭデータを書き込み、
そのデータを復元することができ、その後書き換え、復
元が可能な強誘電体キャパシタを提供する。【解決手段】本発明は、強誘電体キャパシタを有するメ
モリセルからなる強誘電体メモリ装置において、メモリ
セルはヒステリシス特性が異なる強誘電体キャパシタを
有することを特徴とする。ＲＯＭデータとして異なるヒ
ステリシス特性のキャパシタが、製造プロセスにおいて
形成される。そして、そのヒステリシス特性の違いを利
用して、製造プロセスで書き込まれたＲＯＭデータを復
元することができ、分極方向で記録することができる。
また、通常の書き込み方法により記録データを自由に書
き換えることができ、電源を切断しても記録データが保
持される。そして、最初のＲＯＭデータが書き換えられ
た後でも、上記の異なるヒステリシス特性を利用するこ
とで、当該ＲＯＭデータを復元することができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、強誘電体キャパシ
タを利用した強誘電体メモリ装置に関し、特に、製造工
程において記録したＲＯＭデータを保持することができ
る強誘電体メモリ装置に関する。本発明の強誘電体メモ
リ装置は、特にマイクロコントローラなどに搭載される
不揮発性メモリとして好適である。

【０００２】

【従来の技術】近年において、不揮発性メモリとして、
強誘電体キャパシタを利用した強誘電体メモリ装置が提
案されている。この強誘電体メモリ装置は、強誘電体キ
ャパシタの強誘電体膜が有するヒステリシス特性と残留
分極作用を利用してデータを記憶し、読み出す。強誘電
体キャパシタに一方向の電界を印加することにより、強
誘電体キャパシタを一方向の分極状態にし、或いは、強
誘電体キャパシタに反対方向の電界を印加することによ
り、反対方向の分極状態にする。このような分極状態
は、強誘電体キャパシタに印加された電界が消滅した後
でも残留分極として維持される。従って、強誘電体メモ
リ装置は、電源が切断されてもデータを保持することが
できる不揮発性メモリとして利用される。

【０００３】図９は、従来例による強誘電体メモリセル
の回路図である。図に示されたメモリセルＭＣは、２Ｔ
２Ｃ構成と呼ばれ、一対のトランジスタＱ１，Ｑ２とそ
れらに接続された一対の強誘電体キャパシタＣ１，Ｃ２
を有する。トランジスタＱ１，Ｑ２のゲートは、ワード
線ＷＬに接続され、さらにトランジスタＱ１，Ｑ２のソ
ースまたはドレイン電極は一対のビット線ＢＬ，／ＢＬ
にそれぞれ接続される。さらに、強誘電体キャパシタＣ
１，Ｃ２はプレート線ＰＬに接続される。そして、セン
スアンプ１０がビット線対ＢＬ，／ＢＬに接続される。

【０００４】図９に示されたメモリセルＭＣの一対のキ
ャパシタＣ１，Ｃ２をそれぞれ反対方向に分極させるこ
とでデータを記録し、後述する方法で、その記録データ
を読み出す。

【０００５】図１０は、強誘電体膜のヒステリシス曲線
を示す図である。横軸に印加電界または電圧を示し、縦
軸に分極電荷を示す。このヒステリシス曲線に従えば、
強誘電体膜の分極状態は、ヒステリシス曲線中の点Ｋか
ら、点Ｌ、点Ｍ、点Ｎ、及び点Ｋの経路で変化する。

【０００６】図１１は、本明細書における強誘電体キャ
パシタの分極方向の定義を示す図である。図１１には、
図１０で示した分極状態Ｋ、Ｌ、Ｍ、Ｎのそれぞれの状
態が示される。図１０及び図１１に従って、強誘電体膜
のヒステリシス特性について説明する。

【０００７】図１１に示される通り、強誘電体キャパシ
タＣ１，Ｃ２に対して、例えば５Ｖの電圧を印加して下
向きの電界Ｅｋを印加すると、キャパシタＣ１，Ｃ２に
は、図中下方向の分極電荷−ｑｓが発生する。この状態
Ｋからキャパシタ間の印加電圧を無くすと状態Ｌに移行
し、キャパシタＣ１，Ｃ２には、分極電荷−ｑｒが残留
する。一方、強誘電体キャパシタＣ１，Ｃ２に対して、
図中上方向に５Ｖを印加すると、上方向の電界Ｅｍが印
加され、分極電荷＋ｑｓの分極状態Ｍになる。この状態
Ｍからキャパシタへの電圧印加を無くしても、状態Ｎの
通りキャパシタには＋ｑｒの分極電荷の分極状態が維持
される。

【０００８】そこで、本明細書では、キャパシタ間に電
界または電圧が印加された状態Ｋ又は状態Ｍの時は、実
線の矢印で示し、キャパシタ間に電位差が無く電界が印
加されないで残留分極の状態Ｌ又はＮでは、破線の矢印
で示すことにする。矢印の方向は、それぞれの分極の方
向を示す。

【０００９】図１２は、従来例による２Ｔ２Ｃ構成のメ
モリセルにおけるデータ書き込み及び読み出しのタイミ
ングチャート図である。このタイミングチャートには、
ワード線ＷＬ、プレート線ＰＬ、センスアンプ動作、ビ
ット線対ＢＬ，／ＢＬ、キャパシタＣ１及びＣ２の分極
方向が示される。図１２の横軸方向は、時間を示す。

【００１０】次に図１０及び図１２を参照して、図９の
メモリセルへのデータ書き込みと読み出しの操作を説明
する。最初にライトサイクルにおいて、時刻Ｗｔ０で
は、強誘電体メモリセルに書き込まれているデータは不
定であるとする。また、ビット線対ＢＬ，／ＢＬは中間
電位にリセットされ、ワード線ＷＬ及びプレート線ＰＬ
はＬレベルにある。次に時刻Ｗｔ１において、ワード線
ＷＬがＨレベルに駆動されると、メモリセルのトランジ
スタＱ１，Ｑ２が導通し、一対のキャパシタＣ１，Ｃ２
がそれぞれのビット線対ＢＬ，／ＢＬに接続される。そ
こで時刻Ｗｔ２において、書き込みデータに従ってセン
スアンプ１０を動作させ、ビット線対ＢＬをＨレベルに
ビット線／ＢＬをＬレベルにそれぞれ駆動する。その結
果、強誘電体キャパシタＣ１には下向きの電界が印加さ
れ、状態Ｋの下向きの分極状態になる。この時、もう一
つの強誘電体キャパシタＣ２には電界が印加されていな
いので、分極方向は不定のままである。

【００１１】そして次に、時刻Ｗｔ３において、プレー
ト線ＰＬをＨレベルに駆動すると、Ｌレベルのビット線
／ＢＬに接続されているキャパシタＣ２がＣ１と反対方
向に分極する。即ち、キャパシタＣ２は状態Ｍになり、
キャパシタＣ１は状態Ｌになる。次に、プレート線ＰＬ
をＬレベルに戻しキャパシタＣ１を再度分極させた後、
時刻Ｗｔ５においてワード線ＷＬをＬレベルに戻し、セ
ルトランジスタＱ１，Ｑ２をオフにする。その結果、キ
ャパシタＣ１は下向きの分極状態Ｌになり、キャパシタ
Ｃ２は上向きの分極状態Ｎになる。この分極状態が電源
をオフにしても残留して維持される。

【００１２】次に読み出し動作においては、時刻Ｒｔ０
においてビット線対ＢＬ，／ＢＬを０Ｖにプリチャージ
する。そこで時刻Ｒｔ１において、ワード線ＷＬをＨレ
ベルに駆動すると共に、プレート線ＰＬをＨレベルに駆
動すると、キャパシタＣ１は状態Ｌから状態Ｍに移行し
て分極反転する。一方、キャパシタＣ２は、状態Ｎから
状態Ｍ移行する。その結果、分極反転する強誘電体キャ
パシタＣ１は、分極反転しない強誘電体キャパシタＣ２
よりも多くの電荷をビット線に放出し、ビット線対Ｂ
Ｌ，／ＢＬ間に所定の電位差が生じる。

【００１３】次に時刻Ｒｔ２において、プレート線ＰＬ
をＬレベルにする。その結果、ビット線対の電位は、多
少降下するが、上記電位差は保たれる。時刻Ｒｔ３にお
いて、センスアンプ１０を活性化することにより、ビッ
ト線対間の電位差が検出され、増幅される。その結果、
強誘電体キャパシタに記憶されているデータがビット線
を介して読み出される。

【００１４】時刻Ｒｔ１において、両方のキャパシタＣ
１，Ｃ２が上方向の分極状態にされるため、記憶されて
いたデータが破壊されている。そこで、時刻Ｒｔ４及び
Ｒｔ５において、プレート線ＰＬをそれぞれＨレベル及
びＬレベルに駆動することによって、センスアンプの増
幅結果を強誘電体キャパシタＣ１，Ｃ２に与え、データ
の再書き込みを行う。そして、時刻Ｒｔ６においてワー
ド線ＷＬをＬレベルにすると、メモリセルのキャパシタ
には、記憶データに従う残留分極状態が維持される。

【００１５】上記のような強誘電体メモリ装置は、例え
ば、マイクロコントローラに内蔵して使用され、書き換
え可能なＲＯＭとして使用される。強誘電体メモリ装置
が不揮発性であるため、マイクロコントローラの動作手
順を記述したプログラム等が書き込まれる場合がある。
マイクロコントローラに内蔵されているＣＰＵは、この
強誘電体メモリに書き込まれたプログラムに従って、必
要な動作を行う。

【００１６】

【発明が解決しようとする課題】しかしながら、この強
誘電体メモリ装置を従来のマイクロコントローラに内蔵
されるＲＯＭに置き換えて使用する場合、次のような不
都合がある。

【００１７】強誘電体メモリ装置は、製造プロセスを終
了した直後では、メモリ内のデータはすべて不定になっ
ている。従って、なんらかの方法でメモリ内にデータを
書き込む必要がある。このデータを書き込む方法として
は、専用の書き込み装置を利用する事も考えられるが、
その場合は、マイクロコントローラ内に書き込み装置か
ら送られるデータを強誘電体メモリに記憶する特別な回
路が必要になる。従って、強誘電体メモリ装置に対し
て、従来のＲＯＭのように製造プロセス工程において所
望のデータを予め記録することができることが望まれ
る。

【００１８】一方、従来のＲＯＭは、いったん製造プロ
セスにおいて所望のデータが書き込まれると、その後は
そのデータを書き換えることはできない。従って、マイ
クロコントローラ内のＲＯＭにプログラムを記録した場
合、その後のプログラムの変更は不可能である。一方
で、強誘電体メモリ装置は自由に記憶データの書き換え
を行うことができるので、従来のＲＯＭに変えて使用す
ることにより、上記プログラムの変更を可能にする。但
し、プログラムの変更が自由にできることは、逆に言え
ば、製造プロセスにおいて記憶されたデータが失われう
ることを意味し、かかる失われたデータが復元可能なこ
とが望まれる。

【００１９】そこで、本発明の目的は、製造プロセスに
おいて所望のデータを記録することができる強誘電体メ
モリ装置を提供することにある。

【００２０】さらに、本発明の目的は、製造プロセスに
おいて記録されたデータがその後書き換えられた後で
も、そのデータが必要になった時点で復元することがで
きる強誘電体メモリ装置を提供することにある。

【００２１】

【課題を解決するための手段】上記の目的を達成するた
めに、本発明は、強誘電体キャパシタを有するメモリセ
ルからなる強誘電体メモリ装置において、メモリセルは
ヒステリシス特性が異なる強誘電体キャパシタを有する
ことを特徴とする。ＲＯＭデータとして異なるヒステリ
シス特性のキャパシタが、製造プロセスにおいて形成さ
れる。そして、そのヒステリシス特性の違いを利用し
て、製造プロセスで書き込まれたＲＯＭデータを復元す
ることができ、分極方向で記録することができる。ま
た、通常の書き込み方法により記録データを自由に書き
換えることができ、電源を切断しても記録データが保持
される。そして、最初のＲＯＭデータが書き換えられた
後でも、上記の異なるヒステリシス特性を利用すること
で、当該ＲＯＭデータを復元することができる。

【００２２】上記の目的を達成するために、本発明は、
複数のビット線と複数のワード線との交差位置に設けら
れた複数のメモリセルを有する強誘電体メモリ装置にお
いて、前記複数のメモリセルは、第１のヒステリシス特
性の強誘電体キャパシタを有する第１のメモリセルと、
第２のヒステリシス特性の強誘電体キャパシタを有する
第２のメモリセルとを有することを特徴とする。

【００２３】更に、本発明は、上記の発明において、前
記第１のヒステリシス特性は、前記強誘電体キャパシタ
に印加される所定の電圧又は電界変化に対して第１の分
極変化を有し、前記第２のヒステリシス特性は、前記所
定の電圧又は電界変化に対して前記第１の分極変化より
大きい第２の分極変化を有することを特徴とする。

【００２４】更に、本発明は、上記の発明において、前
記第１のヒステリシス特性の強誘電体キャパシタは、前
記第２のヒステリシス特性の強誘電体キャパシタより容
量が小さいことを特徴とする。より具体的な構成でいう
と、前記第１のヒステリシス特性の強誘電体キャパシタ
は、前記第２のヒステリシス特性の強誘電体キャパシタ
より面積が小さい又は膜厚が大きいことを特徴とする。

【００２５】上記の発明によれば、ヒステリシス特性の
異なる強誘電体キャパシタを製造プロセスにおいて初期
データ（ＲＯＭデータ）に応じて形成することで、ＲＯ
Ｍデータが書き込まれる。このヒステリシス特性の違い
は、強誘電体キャパシタに第１の電圧又は電界から第２
の電圧又は電界に変化させた時の、キャパシタの分極電
荷量の変化量を利用することで、復元することができ
る。本発明は、１Ｔ１Ｃ構造のメモリセル、又は２Ｔ２
Ｃ構造のメモリセルに適用することができる。

【００２６】

【発明の実施の形態】以下、図面を参照して本発明の実
施の形態例を説明する。しかしながら、かかる実施の形
態例が、本発明の技術的範囲を限定するものではない。

【００２７】図１は、本実施の形態例による２Ｔ２Ｃ構
成の強誘電体メモリセルを示す図である。図９に示した
従来例と同様に、一対のビット線ＢＬ，／ＢＬ及び、そ
れに交差するワード線ＷＬ、プレート線ＰＬが設けら
れ、それらの交差位置に、一対のトランジスタＱ１，Ｑ
２と一対の強誘電体キャパシタＣ１，Ｃ２を有するメモ
リセルＭＣが設けられる。この実施の形態例では、製造
プロセスにおいて、強誘電体キャパシタＣ１よりもキャ
パシタＣ２の方が面積が大きく、容量が大きくなる様に
形成される。ビット線対ＢＬ，／ＢＬにはセンスアンプ
１０とリセット回路１２が接続される。センスアンプ１
０は、従来例と同様に、データ書き込み時に書き込みデ
ータに従ってビット線対を駆動し、データ読み出し時に
ビット線対に形成された微少電位差を検出し増幅する。
またリセット回路１２は、製造プロセスにおいて記録さ
れたデータを読み出すために、ビット線対を共にＨレベ
ルにリセットする。

【００２８】図２は、面積の違うキャパシタのヒステリ
シス曲線を示す図である。図１で示した通り、強誘電体
キャパシタＣ１の面積より、もう一方の強誘電体キャパ
シタＣ２の面積のほうが大きい。このように、キャパシ
タＣ２の方がＣ１よりも面積が大きい状態を、ＲＯＭデ
ータ（初期データ）０とする。従って、キャパシタＣ１
の面積がキャパシタＣ２より大きい場合は、ＲＯＭデー
タ１となる。

【００２９】図２に示される通り、面積が小さいキャパ
シタＣ１のヒステリシス曲線は、実線で示される通り、
一定の印加電界または電圧の変化に対して、分極電荷量
の変化が小さい。また、面積の大きいキャパシタＣ２の
ヒステリシス曲線によれば、図中破線に示される通り、
一定の印加電界または電圧の変化に対して分極電荷の変
化はより大きい。本実施の形態例では、このようなヒス
テリシス曲線の大きさの違いを利用して、製造プロセス
において記録されたＲＯＭデータを読み出して、メモリ
セル内に再現し書き込むことができる。従って、従来例
で述べた通り、マイクロコントローラに特別の書き込み
回路を設ける必要がない。

【００３０】図３は、本実施の形態例による２Ｔ２Ｃ形
式のセルの初期データ（ＲＯＭデータ）を復元するプロ
セスのタイミングチャート図である。図３に示された時
刻ｔ０からｔ９が、図２中の各状態Ｋ，Ｌ，Ｍ，Ｎに示
されている。図３及び図２に従って、ＲＯＭデータの復
元プロセスを説明する。

【００３１】製造プロセスを経た直後の時刻ｔ０におい
て、強誘電体キャパシタＣ１，Ｃ２の分極方向は不定で
ある。時刻ｔ０では、ビット線対は所定の中間電位に、
プレート線ＰＬはＬレベルにリセットされている。次
に、時刻ｔ１において、ワード線ＷＬをＨレベルに駆動
し、ビット線対ＢＬ，／ＢＬをそれぞれの強誘電体キャ
パシタＣ１，Ｃ２に接続する。

【００３２】時刻ｔ２において、リセット回路１２が駆
動し、ビット線対ＢＬ，／ＢＬをＨレベルに駆動する。
その結果、両キャパシタＣ１，Ｃ２にはビット線からプ
レート線方向（下方向）の電界が又は電圧が印加され、
両キャパシタは下向きの分極状態になる。即ち図２中に
おける、状態Ｋ１，Ｋ２になる。そして時刻ｔ３におい
て、リセット回路１２によりビット線対ＢＬ，／ＢＬを
Ｌレベルにプリチャージする。その結果、両キャパシタ
には電位差が無くなるが、下向きの破線の矢印で示すよ
うに残留分極状態が維持される。即ち、図２における状
態Ｌ１，Ｌ２の状態である。

【００３３】そこで、時刻ｔ４において、プレート線Ｐ
ＬをＨレベルに駆動すると、キャパシタＣ１及びＣ２に
対して分極反転が起こる。即ち、図２中において、キャ
パシタＣ１は状態Ｌ１から状態Ｍ１に移り、キャパシタ
Ｃ２は状態Ｌ２から状態Ｍ２に移る。その結果、ヒステ
リシス曲線が大きいキャパシタＣ２の方が、ヒステリシ
ス曲線が小さいキャパシタＣ１よりも多量の電荷をビッ
ト線に放出する。その結果、図３の時刻ｔ４に示される
通り、ビット線／ＢＬの電位がビット線ＢＬよりも高く
なる。

【００３４】時刻ｔ５においてプレート線ＰＬをＬレベ
ルに戻すと、ビット線対の電位はわずかに低下するがそ
の電位差の関係は維持される。この状態では、図２中に
おける状態Ｎ１，Ｎ２になっている。そこで、センスア
ンプ１０を活性化してビット線対に現れている微少電位
を検出し増幅することで、ビット線／ＢＬはＨレベルに
駆動され、ビット線ＢＬはＬレベルに駆動される。

【００３５】この状態が、その後の時刻ｔ７におけるプ
レート線ＰＬのＨレベル及び時刻ｔ８におけるプレート
線ＰＬのＬレベルによって、従来例と同様の通常の再書
き込みの原理で、ビット線対に生成されたデータがメモ
リセルの強誘電体キャパシタＣ１，Ｃ２に与えられ、初
期データ（ＲＯＭデータ）がメモリセルのキャパシタに
書き込まれる。時刻ｔ９においてワード線ＷＬがＬレベ
ルに戻されても、その書き込まれたキャパシタの分極状
態が維持される。

【００３６】上記の説明で理解される通り、時刻ｔ１か
らｔ６において、製造プロセスで書き込んだキャパシタ
の面積の大小に対応するＲＯＭデータがビット線対に読
み出される。そして時刻ｔ６からｔ９における動作によ
って、そのＲＯＭデータがビット線対からメモリセルに
書き込まれる。このように、製造プロセスにおいて、メ
モリセルのキャパシタのヒステリシス曲線を変えること
によって、従来のＲＯＭと同様に所望のデータを書き込
むことができる。そして、時刻ｔ０からｔ６に示す動作
によって、その書き込まれたＲＯＭデータが読み出さ
れ、時刻ｔ６からｔ９によってメモリセルに書き込まれ
る。従って、特別の書き込み装置を用いることなく、製
造プロセスで書き込んだＲＯＭデータ（初期データ）
を、強誘電体メモリセル内に分極状態として書き込むこ
とができる。

【００３７】図１に示されたメモリセルは、従来例と同
様にして、書き込みデータに従ってセンスアンプ１０が
ビット線対を駆動することにより、任意の書き込みデー
タをメモリセルＭＣに書き込むことができ、通常の読み
出し動作によりそのデータを読み出すことができる。即
ち、製造プロセスにおいて記録したＲＯＭデータとは異
なる任意のデータを、メモリセルに書き込むことができ
る。そして、再度図３に示した初期データ復元プロセス
を行うことにより、製造プロセスで書き込んだ所望のＲ
ＯＭデータをメモリセルに復元することができる。

【００３８】上記の通り、ＲＯＭデータの復元の場合
は、ヒステリシス曲線が大きいキャパシタＣ２による分
極電荷量（qs2＋qr2）より、ヒステリシス曲線が小さい
キャパシタＣ１による分極電荷量（qs1＋qr1）のほうが
大きいので、ビット線対間に微少電位差を生成すること
ができる。また、通常の読み出し動作では、キャパシタ
Ｃ１の状態Ｌ１から状態Ｍ１に変化する時の分極電荷量
（qs1＋qr1）が、反転分極状態のキャパシタＣ２の状態
Ｎ２から状態Ｍ２に変化する時の分極電荷量（qs2−qr
2）よりも大きいことが必要になる。かかる条件を満た
すヒステリシス曲線を有するように、製造プロセスで初
期データが書き込まれる。

【００３９】このような誘電体メモリをマイクロコント
ローラ内にプログラム記録用メモリとして内蔵すること
により、従来のプログラムＲＯＭと同様に製造プロセス
により所望のデータを書き込むことができ、さらに製造
プロセス後においてそのデータを書き換えることがで
き、書き換えた後で、再度ＲＯＭデータに復元すること
ができる。従って、マイクロコントローラに内蔵される
プログラムＲＯＭとして利用する場合、プログラムの修
正変更を行うことができると共に、誤って修正変更した
場合でも元の初期データを簡単に復元することができ
る。

【００４０】図４は、本実施の形態例における１トラン
ジスタ、１キャパシタ（１Ｔ１Ｃ）構成のメモリセルを
示す回路図である。図４において、ビット線対ＢＬ，／
ＢＬに対して、ワード線とプレート線が３組交差して配
置される。ワード線ＷＬ０，ＷＬ１は通常ワード線であ
り、ワード線ＷＬｒはレファレンス用のワード線であ
る。同様に、プレート線ＰＬ０，ＰＬ１は通常のプレー
ト線であり、プレート線ＰＬｒはレファレンス用のプレ
ート線である。図４には、通常のメモリセルＭＣ１，Ｍ
Ｃ２がそれぞれビット線ＢＬ側に接続される。一方、レ
ファレンス用のメモリセルＭＣｒが他方のビット線／Ｂ
Ｌ側に接続される。それぞれのメモリセルには１つのト
ランジスタＱと１つの強誘電体キャパシタＣが設けられ
る。

【００４１】本実施の形態例において、メモリセルＭＣ
１の強誘電体キャパシタＣ１の面積は、メモリセルＭＣ
２の強誘電体キャパシタＣ２の面積よりも小さい。ま
た、レファレンス用のメモリセルＭＣｒの強誘電体キャ
パシタＣｒｅｆの面積は、両キャパシタＣ１及びＣ２の
面積の中間の面積を有する。即ち、キャパシタＣ１，Ｃ
ｒｅｆ及びＣ２の順にその面積が大きくなり、キャパシ
タの容量が大きくなる。

【００４２】図５は、面積の違うキャパシタのヒステリ
シス曲線を示す図である。図４に示した通り、キャパシ
タＣ１，Ｃｒｅｆ，Ｃ２の順に面積が大きくなるので、
図５に示される通り、それぞれのキャパシタのヒステリ
シス曲線も同様に大きくなる。

【００４３】図４に示される１Ｔ１Ｃ構成のメモリセル
において、メモリセルＭＣ１を読み出す場合は、レファ
レンス用のメモリセルＭＣｒが利用される。同様にメモ
リセルＭＣ２を読み出す場合も、レファレンス用のメモ
リセルＭＣｒが利用される。即ち、１Ｔ１Ｃ構成のメモ
リセルの場合は、各メモリセルは１個のトランジスタと
１個の強誘電体キャパシタで構成され、同じビット線に
接続される複数のメモリセルに対して、他方のビット線
に接続されるレファレンス用の１個のメモリセルＭＣｒ
が共有される。従って、１つのメモリセルの素子数を減
らしてメモリ容量を大きくすることができる。

【００４４】上記の原理から明らかな通り、メモリセル
ＭＣ１に対して初期データ（ＲＯＭデータ）の復元及び
読み出しには、図５におけるキャパシタＣ１のヒステリ
シス曲線とキャパシタＣｒｅｆのヒステリシス曲線が利
用される。これは図２において示した２Ｔ２Ｃ構成のメ
モリセルの場合と同じである。一方、メモリセルＭC２
に対して初期データ（ＲＯＭデータ）を復元する場合或
いは読み出す場合は、図５におけるキャパシタＣｒｅｆ
のヒステリシス曲線とキャパシタＣ２のヒステリシス曲
線が利用され、この場合も図２の場合と同じである。

【００４５】図６は、本実施の形態例による１Ｔ１Ｃ構
成のセルにおける初期データ復元プロセルのタイミング
チャートを示す図である。このタイミングチャートは、
メモリセルＭＣ１に対して初期データを復元する場合に
ついて示す。図６のタイミングチャートは、図３に示さ
れたタイミングチャートとほぼ同じである。異なる点
は、キャパシタＣ１の分極方向とレファレンス用のキャ
パシタＣｒｅｆの分極方向が示され、ワード線及びプレ
ート線については、メモリセルＣ１用のワード線ＷＬ０
とプレート線ＰＬ０及びレファレンス用のワード線ＷＬ
ｒとプレート線ＰＬｒとが示される。それ以外の点は、
図３のタイミングチャートと同じである。

【００４６】即ち、１Ｔ１Ｃ構成のメモリセルの場合で
あっても、時刻ｔ０からｔ６において初期データを読み
出し、時刻ｔ６からｔ９において読み出された初期デー
タをメモリセル内に分極状態で記録する。図３の場合と
同様に、時刻ｔ１においてワード線がＨレベルに駆動さ
れ、時刻ｔ２においてリセット回路１２よって両ビット
線対ＢＬ，／ＢＬがＨレベルに駆動される。その結果、
キャパシタＣ１，Ｃｒｅｆには下向きの分極が生じる。
時刻ｔ３において、リセット回路１２が両ビット線対を
Ｌレベルにプリチャージした後、時刻ｔ４においてプレ
ート線ＰＬ０，ＰＬｒをＨレベルに駆動すると、両キャ
パシタにおけるヒステリシス曲線の大きさの違いに応じ
て、ビット線対に異なる量の電荷が流出する。図６の例
では、ビット線／ＢＬにより多くの電荷が流出し、ビッ
ト線ＢＬには少ない電荷が流出し、両ビット線対に微少
の電位差が生じる。

【００４７】このようにして生じたビット線対の微少電
位差は、時刻ｔ６においてセンスアンプ１０を活性化す
ることにより、検出され増幅される。その結果ビット線
／ＢＬはＨレベルに、ビット線ＢＬはＬレベルにそれぞ
れ駆動され、初期データがビット線対に読み出される。
その後時刻ｔ７において、それぞれのプレート線をＨレ
ベルに駆動し、キャパシタＣ１に上方向の分極状態を生
成する。また時刻ｔ８においてプレート線をそれぞれＬ
レベルに駆動しレファレンス用のキャパシタＣｒｅｆに
下方向の分極状態を生成する。そして時刻ｔ９において
ワード線をＬレベルにして、メモリセルに残留分極状態
が記録される。

【００４８】図４に示した１Ｔ１Ｃ構成のメモリセルの
場合、メモリセルＭＣ１にはキャパシタＣ１しか設けら
れていないので、図６において時刻ｔ８でのレファレン
ス用キャパシタＣｒｅｆに対する分極生成は特に必要で
はない。

【００４９】以上のように、１個のトランジスタと１個
の強誘電体キャパシタを有するメモリセル構成において
も、製造プロセスにおいて記録した初期データ（ＲＯＭ
データ）を復元することができ、その後必要に応じてメ
モリセルのデータを書き換えることができ、誤って書き
換えた場合は再度初期データ（ＲＯＭデータ）を復元す
ることができる。

【００５０】図７は、本実施の形態例における強誘電体
メモリ装置の全体構成を示す図である。このメモリ装置
には、４行８列のメモリセルＭＣが示され、それぞれの
メモリセルにワード線ＷＬとプレート線ＰＬが接続さ
れ、又、ビット線対ＢＬ，／ＢＬが接続される。また、
それぞれのビット線対にはセンスアンプＳ／Ａが接続さ
れる。アドレス信号Ａ０，Ａ１はコラムセレクタ２２，
２４にそれぞれ与えられ、アドレス信号Ａ２，Ａ３はロ
ーセレクタ２０に与えられる。各メモリセルには、図示
される０と１の初期データ（ＲＯＭデータ）が製造プロ
セスにおいて書き込まれている。

【００５１】図７に示した強誘電体メモリ装置に対して
前述した初期データを復元する場合について説明する。
図３及び図６に示したタイミングチャートの時刻ｔ０か
らｔ９を参照して説明すると、まず、アドレスＡ２，Ａ
３を００にすることにより、ローセレクタ２０によっ
て、第１行目のワード線ＷＬ０と第１行目のプレート線
ＰＬ０を駆動する。その結果、１行目の８個のメモリセ
ルＭＣに対して、一斉に初期データを復元することがで
きる。次に、アドレスＡ２，Ａ３を変えることにより、
２行目の８個のメモリセルに対して、一斉に初期データ
を復元することができる。同様に、３番目の行及び４番
目の行に対しても一斉に初期データを復元することがで
きる。従って、製造プロセスで書き込んだ初期データ
（ＲＯＭデータ）は、ワード線とプレート線を駆動する
ことにより、その行の複数のメモリセルに対して一斉に
復元することができるので、初期データの復元プロセス
の時間はそれほどかからないことが理解される。

【００５２】図８は、本実施の形態例による２Ｔ２Ｃ形
式のメモリセルの初期データ書き込みを説明する図であ
る。製造プロセスにおいて、スイッチＳＷ１又はＳＷ２
のいずれかを接続もしくは切断することにより、キャパ
シタＣ１又はＣ２の面積を大きくまたは小さくすること
ができる。従って、スイッチＳＷ１，ＳＷ２について
は、例えばヴィアホールを形成する又は形成しないとい
うマスクデータにより、初期データを書き込むことがで
きる。或いは、スイッチＳＷ１，ＳＷ２をヒューズ構造
にして、一方のヒューズを切断することにより初期デー
タを書き込むことができる。

【００５３】メモリセルは１トランジスタ１キャパシタ
で構成される場合は、単に追加のキャパシタを並列に接
続するかしないかによって同様に初期データを書き込む
ことができる。

【００５４】上記実施例において、初期データ（ＲＯＭ
データ）の書き込みは、メモリセルのキャパシタの面積
を変えることによって、異なるヒステリシス特性を持た
した。本発明はこれに限定されず、例えば、メモリセル
の強誘電体キャパシタの膜厚を薄くすることによって容
量を大きくし、より大きなヒステリシス特性を持たせる
ことができ、或いは、膜厚をより厚くすることによって
容量を小さくし、そのヒステリシス特性を小さくするこ
とができる。或いは、強誘電体キャパシタの材質を変え
ることによって、そのヒステリシス曲線を大きく又は小
さくして初期データ（ＲＯＭデータ）を記録することが
できる。

【００５５】

【発明の効果】以上、本発明によれば、製造プロセスに
よって初期データ（ＲＯＭデータ）を書き込むことがで
きる。そして、その初期データを復元してメモリセルに
書き込むことができる。更に、通常の書き込みにより任
意のデータに変更することができ、再度初期データを復
元することができる。

【図面の簡単な説明】

【図１】本実施の形態例による２Ｔ２Ｃ構成の強誘電体
メモリセルを示す図である。

【図２】面積の違うキャパシタのヒステリシス曲線を示
す図である。

【図３】本実施の形態例による２Ｔ２Ｃ形式のセルの初
期データ（ＲＯＭデータ）を復元するプロセスのタイミ
ングチャート図である。

【図４】本実施の形態例における１トランジスタ、１キ
ャパシタ（１Ｔ１Ｃ）構成のメモリセルを示す回路図で
ある。

【図５】面積の違うキャパシタのヒステリシス曲線を示
す図である。

【図６】本実施の形態例による１Ｔ１Ｃ構成のセルにお
ける初期データ復元プロセルのタイミングチャートを示
す図である。

【図７】本実施の形態例における強誘電体メモリ装置の
全体構成を示す図である。

【図８】本実施の形態例による２Ｔ２Ｃ形式のメモリセ
ルの初期データ書き込みを説明する図である。

【図９】従来例における強誘電体メモリセルの回路図で
ある。

【図１０】強誘電体膜のヒステリシス曲線を示す図であ
る。

【図１１】本明細書における強誘電体キャパシタの分極
方向の定義を示す図である。

【図１２】従来例による２Ｔ２Ｃ構成のメモリセルにお
けるデータ書き込み及び読み出しのタイミングチャート
図である。

【符号の説明】

ＭＣメモリセルＣ１，Ｃ２強誘電体キャパシタＷＬワード線ＰＬプレート線ＢＬ，／ＢＬビット線

Claims

【特許請求の範囲】

【請求項１】複数のビット線と複数のワード線との交差
位置に設けられた複数のメモリセルを有する強誘電体メ
モリ装置において、前記複数のメモリセルは、第１のヒステリシス特性の強
誘電体キャパシタを有する第１のメモリセルと、第２の
ヒステリシス特性の強誘電体キャパシタを有する第２の
メモリセルとを有することを特徴とする強誘電体メモリ
装置。
【請求項２】請求項１において、前記第１のヒステリシ
ス特性は、前記強誘電体キャパシタに印加される所定の
電圧又は電界変化に対して第１の分極変化を有し、前記
第２のヒステリシス特性は、前記所定の電圧又は電界変
化に対して前記第１の分極変化より大きい第２の分極変
化を有することを特徴とする強誘電体メモリ装置。
【請求項３】請求項１において、前記第１のヒステリシス特性の強誘電体キャパシタは、
前記第２のヒステリシス特性の強誘電体キャパシタより
容量が小さいことを特徴とする強誘電体メモリ装置。
【請求項４】請求項１において、前記第１のヒステリシス特性の強誘電体キャパシタは、
前記第２のヒステリシス特性の強誘電体キャパシタより
面積が小さい又は膜厚が大きいことを特徴とする強誘電
体メモリ装置。
【請求項５】請求項１乃至４のいずれかにおいて、前記メモリセルは、前記ビット線と強誘電体キャパシタ
との間に設けられ前記ワード線により導通を制御される
セルトランジスタを有し、前記強誘電体キャパシタを前記ビット線に接続した状態
で、前記強誘電体キャパシタに対して、第１の電圧又は
電界を印加して前記ヒステリシス特性に応じた第１の分
極状態にし、前記第１の電圧又は電界から第２の電圧又
は電界に変化させて前記ヒステリシス特性に応じた第２
の分極状態にし、前記第１の分極状態から第２の分極状
態への変化に対応して変化する前記ビット線の電位変化
によって、所望の記録データが読み出されることを特徴
とする強誘電体メモリ装置。
【請求項６】請求項５において、前記所望の記録データが読み出された時の前記ビット線
の電位に従って、前記強誘電体キャパシタが対応する分
極状態にされて、前記所望の記録データが前記メモリセ
ルに書き込まれることを特徴とする強誘電体メモリ装
置。
【請求項７】請求項５において、更に、前記ビット線対を所定の電位に駆動して前記強誘
電体キャパシタに対して前記第１の電圧又は電界を印加
するリセット回路と、前記第１の分極状態から第２の分極状態への変化に対応
して変化する前記ビット線の電位変化を検出するセンス
アンプ回路とを有することを特徴とする強誘電体メモリ
装置。
【請求項８】請求項１乃至７のいずれかにおいて、前記ビット線は１対のビット線で構成され、前記メモリ
セルはそれぞれのビット線対に接続された１対のセルト
ランジスタと、当該１対のセルトランジスタにそれぞれ
接続された１対の強誘電体キャパシタを有し、当該１対
の強誘電体キャパシタが異なるヒステリシス特性を有
し、前記ヒステリシス特性の組み合わせによって所望の
記録データが記録されることを特徴とする強誘電体メモ
リ装置。
【請求項９】請求項１乃至７のいずれかにおいて、前記メモリセルは、前記ビット線に接続された１つのセ
ルトランジスタと、前記セルトランジスタに接続された
前記強誘電体キャパシタとを有することを特徴とする強
誘電体メモリ装置。