JPH08124377A - 強誘電体メモリ装置 - Google Patents
強誘電体メモリ装置Info
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- JPH08124377A JPH08124377A JP6263751A JP26375194A JPH08124377A JP H08124377 A JPH08124377 A JP H08124377A JP 6263751 A JP6263751 A JP 6263751A JP 26375194 A JP26375194 A JP 26375194A JP H08124377 A JPH08124377 A JP H08124377A
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Abstract
(57)【要約】
【目的】電源切断時や投入時にもメモリセルの記憶デー
タが破壊されることなく安定した不揮発性記憶動作が保
てるようにする。 【構成】電源電位Ｖｃｃが予め設定された電位Ｖｊより
低下すると第１のレベルとなる電源電位検知信号Ｖｃｄ
を出力する電源電位検知回路６を設ける。電源電位検知
信号Ｖｃｄが第１のレベルのときには全ワード線ＷＬ１
〜ＷＬｍを非選択レベルとして全メモリＭＣ１１〜ＭＣ
ｎｍのトランジスタＴｒをオフ状態とするキャパシタ電
圧印加防止手段をワード線選択制御回路５内に設ける。
タが破壊されることなく安定した不揮発性記憶動作が保
てるようにする。 【構成】電源電位Ｖｃｃが予め設定された電位Ｖｊより
低下すると第１のレベルとなる電源電位検知信号Ｖｃｄ
を出力する電源電位検知回路６を設ける。電源電位検知
信号Ｖｃｄが第１のレベルのときには全ワード線ＷＬ１
〜ＷＬｍを非選択レベルとして全メモリＭＣ１１〜ＭＣ
ｎｍのトランジスタＴｒをオフ状態とするキャパシタ電
圧印加防止手段をワード線選択制御回路５内に設ける。
Description
【０００１】
【産業上の利用分野】本発明は強誘電体メモリ装置に関
し、特に強誘電体材料を用いたキャパシタを含むメモリ
セルを配列した構成の強誘電体メモリ装置に関する。
し、特に強誘電体材料を用いたキャパシタを含むメモリ
セルを配列した構成の強誘電体メモリ装置に関する。
【０００２】
【従来の技術】近年、ジルコンチタン酸塩（ＰＺＴ）な
どのヒステリシス特性を有する強誘電体材料をメモリセ
ルに用い、電源を切断しても記憶を保持する機能を持つ
不揮発性メモリが実現されている。このような強誘電体
メモリ装置の例として、特開昭６３−２０１９９８、特
開平１−１５８６９１、１９９４年２月の固体素子回路
国際会議（Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｓｏｌｉｄ−
Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ Ｃｏｎｆｅｒｅｎｃ
ｅ，ＩＳＳＣＣ）予稿集２６８ページに報告されている
ものなどがある。
どのヒステリシス特性を有する強誘電体材料をメモリセ
ルに用い、電源を切断しても記憶を保持する機能を持つ
不揮発性メモリが実現されている。このような強誘電体
メモリ装置の例として、特開昭６３−２０１９９８、特
開平１−１５８６９１、１９９４年２月の固体素子回路
国際会議（Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｓｏｌｉｄ−
Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ Ｃｏｎｆｅｒｅｎｃ
ｅ，ＩＳＳＣＣ）予稿集２６８ページに報告されている
ものなどがある。
【０００３】これらの報告をもとに、従来の強誘電体メ
モリ装置について説明するが、その前に、この強誘電体
メモリ装置に使用される、１つのスイッチング用のトラ
ンジスタと１つの強誘電体材料によるキャパシタとから
なる（以下、１Ｔ／１Ｃ型という）メモリセルの特性及
び動作について説明する。なお、以下の説明において、
特にことわりのないかぎり、ハイレベル“Ｈ”に相当す
るレベルは、強誘電体メモリ装置外部から供給される電
源電位Ｖｃｃ、または強誘電体メモリ装置内部に設けた
電位発生回路で発生される電位のいずれかであり、ロウ
レベル“Ｌ”に相当するレベルは接地電位とする。
モリ装置について説明するが、その前に、この強誘電体
メモリ装置に使用される、１つのスイッチング用のトラ
ンジスタと１つの強誘電体材料によるキャパシタとから
なる（以下、１Ｔ／１Ｃ型という）メモリセルの特性及
び動作について説明する。なお、以下の説明において、
特にことわりのないかぎり、ハイレベル“Ｈ”に相当す
るレベルは、強誘電体メモリ装置外部から供給される電
源電位Ｖｃｃ、または強誘電体メモリ装置内部に設けた
電位発生回路で発生される電位のいずれかであり、ロウ
レベル“Ｌ”に相当するレベルは接地電位とする。
【０００４】図９は１Ｔ／１Ｃ型のメモリセルとその接
続を示す回路図である。
続を示す回路図である。
【０００５】メモリセルＭＣは、スイッチング用のトラ
ンジスタＴｒと、一方の電極をこのトランジスタＴｒの
ソース，ドレインのうちの一方と接続するキャパシタＣ
とで形成され、キャパシタＣの他方の電極はプレート線
ＰＬに接続され、トランジスタＴｒのゲートはワード線
ＷＬに、ソース，ドレインのうちの他方はビット線ＢＬ
にそれぞれ接続されている。
ンジスタＴｒと、一方の電極をこのトランジスタＴｒの
ソース，ドレインのうちの一方と接続するキャパシタＣ
とで形成され、キャパシタＣの他方の電極はプレート線
ＰＬに接続され、トランジスタＴｒのゲートはワード線
ＷＬに、ソース，ドレインのうちの他方はビット線ＢＬ
にそれぞれ接続されている。
【０００６】このメモリセルＭＣのキャパシタＣの両電
極間の電圧Ｖに対する分極量Ｐの特性（分極特性）を図
１０（Ａ），（Ｂ）に示す。
極間の電圧Ｖに対する分極量Ｐの特性（分極特性）を図
１０（Ａ），（Ｂ）に示す。
【０００７】図１０（Ａ），（Ｂ）に示すように、キャ
パシタＣは両電極間の電圧Ｖに対しヒステリシス特性を
示し、電圧Ｖ＝０としたときの分極量Ｐの相違（ａ点，
ｅ点）により２値情報を記憶する。例えば、ａ点を２値
情報の一方のデータ“１”に対応させ、ｅ点を他方のデ
ータ“０”に対応させる（以下の説明はこの対応とす
る）。
パシタＣは両電極間の電圧Ｖに対しヒステリシス特性を
示し、電圧Ｖ＝０としたときの分極量Ｐの相違（ａ点，
ｅ点）により２値情報を記憶する。例えば、ａ点を２値
情報の一方のデータ“１”に対応させ、ｅ点を他方のデ
ータ“０”に対応させる（以下の説明はこの対応とす
る）。
【０００８】ワード線ＷＬをハイレベルにしてトランジ
スタＴｒをオン状態にし、ビット線ＢＬ，プレートＰＬ
間にキャパシタＣの両電極間の電圧Ｖが−Ｖｅとなる電
圧を印加すると、データ“１”（ａ点）では分極量Ｐが
ａ→ｂ→ｃ→ｄと変化し、この変化に相当する電荷Ｑ１
がビット線ＢＬを介して得られる（図１０（Ａ））。ま
たデータ“０”（ｅ点）では分極量Ｐがｅ→ｄと変化
し、この変化に相当する電荷Ｑ０がビット線ＢＬを介し
て得られる（図１０（Ｂ））。こうして、メモリセルＭ
Ｃへのデータの記憶、メモリセルＭＣからのデータの読
出しができる。
スタＴｒをオン状態にし、ビット線ＢＬ，プレートＰＬ
間にキャパシタＣの両電極間の電圧Ｖが−Ｖｅとなる電
圧を印加すると、データ“１”（ａ点）では分極量Ｐが
ａ→ｂ→ｃ→ｄと変化し、この変化に相当する電荷Ｑ１
がビット線ＢＬを介して得られる（図１０（Ａ））。ま
たデータ“０”（ｅ点）では分極量Ｐがｅ→ｄと変化
し、この変化に相当する電荷Ｑ０がビット線ＢＬを介し
て得られる（図１０（Ｂ））。こうして、メモリセルＭ
Ｃへのデータの記憶、メモリセルＭＣからのデータの読
出しができる。
【０００９】このようなメモリセルＭＣを配列した従来
の強誘電体メモリ装置の一例を図１１に示す。
の強誘電体メモリ装置の一例を図１１に示す。
【００１０】この強誘電体メモリ装置は、行方向，列方
向に配置された上記１Ｔ／１Ｃ型の複数のメモリセルＭ
Ｃ１１〜ＭＣｎｍを含むメモリセルアレイ１と、これら
メモリセルＭＣ１１〜ＭＣｎｍの各列ごとにそのトラン
ジスタＴｒのソース，ドレインの他方と接続しこれらメ
モリセルの書込み用のデータ及び読出しデータを伝達す
る対をなす第１及び第２のビット線ＢＬ１１，ＢＬ１２
〜ＢＬｍ１，ＢＬｍ２と、複数のメモリセルＭＣ１１〜
ＭＣｎｍの各行ごとにそのトランジスタＴｒのゲートと
接続し選択レベルのときこれらメモリセル及び対応する
ビット線間を接続して選択状態とする複数のワード線Ｗ
Ｌ１〜ＷＬｍと、メモリセルＭＣ１１〜ＭＣｎｍのキャ
パシタＣの他方の電極と接続するプレート線ＰＬと、こ
のプレート線ＰＬに所定のタイミングでプレート線電位
Ｖｐを印加するプレート線電位発生回路４と、アドレス
信号ＡＤｘ及び制御信号ＸＣに従ってワード線ＷＬ１〜
ＷＬｍのうちの１つを所定のタイミングで選択レベルと
するワード線選択制御回路５ｃと、プリチャージ制御信
号ＰＣに従ってビット線ＢＬ１１，ＢＬ１２〜ＢＬｍ
１，ＢＬｍ２を所定のタイミングでプリチャージ電位Ｐ
Ｐとするビット線プリチャージ回路２と、選択状態のメ
モリセルと接続するビット線と対をなすビット線に対し
基準電位発生制御信号ＲＬＣ１，ＲＬＣ２に従って所定
のタイミングで基準電位を供給する基準電位発生回路３
と、センス増幅制御信号ＳＡＣに従って活性化し対をな
す第１及び第２のビット線間（例えばＢＬ１１，ＢＬ１
２間）に伝達された読出しデータを増幅して出力し、書
込み用のデータを対をなす第１及び第２のビット線に供
給する複数のセンス増幅器ＳＡ１〜ＳＡｍとを有する構
成となっている。
向に配置された上記１Ｔ／１Ｃ型の複数のメモリセルＭ
Ｃ１１〜ＭＣｎｍを含むメモリセルアレイ１と、これら
メモリセルＭＣ１１〜ＭＣｎｍの各列ごとにそのトラン
ジスタＴｒのソース，ドレインの他方と接続しこれらメ
モリセルの書込み用のデータ及び読出しデータを伝達す
る対をなす第１及び第２のビット線ＢＬ１１，ＢＬ１２
〜ＢＬｍ１，ＢＬｍ２と、複数のメモリセルＭＣ１１〜
ＭＣｎｍの各行ごとにそのトランジスタＴｒのゲートと
接続し選択レベルのときこれらメモリセル及び対応する
ビット線間を接続して選択状態とする複数のワード線Ｗ
Ｌ１〜ＷＬｍと、メモリセルＭＣ１１〜ＭＣｎｍのキャ
パシタＣの他方の電極と接続するプレート線ＰＬと、こ
のプレート線ＰＬに所定のタイミングでプレート線電位
Ｖｐを印加するプレート線電位発生回路４と、アドレス
信号ＡＤｘ及び制御信号ＸＣに従ってワード線ＷＬ１〜
ＷＬｍのうちの１つを所定のタイミングで選択レベルと
するワード線選択制御回路５ｃと、プリチャージ制御信
号ＰＣに従ってビット線ＢＬ１１，ＢＬ１２〜ＢＬｍ
１，ＢＬｍ２を所定のタイミングでプリチャージ電位Ｐ
Ｐとするビット線プリチャージ回路２と、選択状態のメ
モリセルと接続するビット線と対をなすビット線に対し
基準電位発生制御信号ＲＬＣ１，ＲＬＣ２に従って所定
のタイミングで基準電位を供給する基準電位発生回路３
と、センス増幅制御信号ＳＡＣに従って活性化し対をな
す第１及び第２のビット線間（例えばＢＬ１１，ＢＬ１
２間）に伝達された読出しデータを増幅して出力し、書
込み用のデータを対をなす第１及び第２のビット線に供
給する複数のセンス増幅器ＳＡ１〜ＳＡｍとを有する構
成となっている。
【００１１】次のこの強誘電体メモリ装置の動作につい
て、図１２に示された各部の電圧波形図及びメモリセル
ＭＣ１１の分極状態を示す図を併せて参照して説明す
る。
て、図１２に示された各部の電圧波形図及びメモリセル
ＭＣ１１の分極状態を示す図を併せて参照して説明す
る。
【００１２】はじめに、読出し動作について説明する。
まず期間Ｔ１において、プリチャージ制御信号ＰＣをロ
ウレベルにすることにより、ビット線ＢＬ１１，ＢＬ１
２〜ＢＬｍ１，ＢＬｍ２のプリチャージを解除する。こ
こでは、ビット線のプリチャージ電位ＰＰは接地電位と
している。
まず期間Ｔ１において、プリチャージ制御信号ＰＣをロ
ウレベルにすることにより、ビット線ＢＬ１１，ＢＬ１
２〜ＢＬｍ１，ＢＬｍ２のプリチャージを解除する。こ
こでは、ビット線のプリチャージ電位ＰＰは接地電位と
している。
【００１３】次に期間Ｔ２において、ワード線ＷＬ１と
プレート線ＰＬとをそれぞれハイレベルに上げ、メモリ
セルＭＣ１１から記憶データに対応する電荷をビット線
ＢＬ１１に出力する。また、基準電位発生制御信号ＲＬ
Ｃ２をハイレベルに上げ、基準電位発生回路３によりビ
ット線ＢＬ１２を基準電位に設定する。基準電位の具体
的な発生方法は、例えば、前述の文献、１９９４年ＩＳ
ＳＣＣ予稿集２６８ページ記載のものがあり、その要点
は、メモリセルからデータ“１”に対応する電荷を出力
したときのビット線電位と、データ“０”に対応する電
荷を出力したときのビット線電位との中間の電位を発生
することである。
プレート線ＰＬとをそれぞれハイレベルに上げ、メモリ
セルＭＣ１１から記憶データに対応する電荷をビット線
ＢＬ１１に出力する。また、基準電位発生制御信号ＲＬ
Ｃ２をハイレベルに上げ、基準電位発生回路３によりビ
ット線ＢＬ１２を基準電位に設定する。基準電位の具体
的な発生方法は、例えば、前述の文献、１９９４年ＩＳ
ＳＣＣ予稿集２６８ページ記載のものがあり、その要点
は、メモリセルからデータ“１”に対応する電荷を出力
したときのビット線電位と、データ“０”に対応する電
荷を出力したときのビット線電位との中間の電位を発生
することである。
【００１４】その後、期間Ｔ３において、センス増幅制
御信号ＳＡＣをハイレベルとすることにより、差動型増
幅回路のセンス増幅器ＳＡ１を活性化し、対をなすビッ
ト線ＢＬ１１，ＢＬ１２の差電位をセンス増幅する。こ
のようにして、メモリセルＭＣ１１の記憶データが
“１”であるか“０”であるかを判定する。
御信号ＳＡＣをハイレベルとすることにより、差動型増
幅回路のセンス増幅器ＳＡ１を活性化し、対をなすビッ
ト線ＢＬ１１，ＢＬ１２の差電位をセンス増幅する。こ
のようにして、メモリセルＭＣ１１の記憶データが
“１”であるか“０”であるかを判定する。
【００１５】ここで、上述の動作と、キャパシタＣの分
極特性との関係について説明する。前述の期間Ｔ２で、
ワード線ＷＬ１をハイレベルとしてメモリセルＭＣ１１
のトランジスタＴｒを導通させ、プレート線ＰＬをハイ
レベルに立ち上げた状態は、キャパシタＣに、図１０に
おいて−Ｖｅの電圧をかけた状態に相当する。このと
き、Ｑ１またはＱ０の電荷がビット線ＢＬ１１に出力さ
れる。ところで、この状態は、データ“１”，“０”い
ずれかが記憶されていた場合でも図１０のｄ点にあっ
て、データ“１”，“０”の区別ができない。そこで、
読出されたデータ“１”，“０”に応じてキャパシタＣ
に適正な電圧をかけて元のデータをメモリセルＭＣ１１
に書き戻す動作が必要となる。期間Ｔ１〜Ｔ３に続く期
間Ｔ４〜Ｔ６は、そのデータの書き戻し動作のための期
間である。
極特性との関係について説明する。前述の期間Ｔ２で、
ワード線ＷＬ１をハイレベルとしてメモリセルＭＣ１１
のトランジスタＴｒを導通させ、プレート線ＰＬをハイ
レベルに立ち上げた状態は、キャパシタＣに、図１０に
おいて−Ｖｅの電圧をかけた状態に相当する。このと
き、Ｑ１またはＱ０の電荷がビット線ＢＬ１１に出力さ
れる。ところで、この状態は、データ“１”，“０”い
ずれかが記憶されていた場合でも図１０のｄ点にあっ
て、データ“１”，“０”の区別ができない。そこで、
読出されたデータ“１”，“０”に応じてキャパシタＣ
に適正な電圧をかけて元のデータをメモリセルＭＣ１１
に書き戻す動作が必要となる。期間Ｔ１〜Ｔ３に続く期
間Ｔ４〜Ｔ６は、そのデータの書き戻し動作のための期
間である。
【００１６】まず、期間Ｔ４において、プレート線ＰＬ
をロウレベルにする。データ“１”であればビット線Ｂ
Ｌ１１がハイレベルになっているので、キャパシタＣの
両電極間には＋Ｖｅが印加された状態となり、その分極
状態は図１０のｈ点（以下、単にｈ点という、他の点も
同様）となり、データ“０”であればビット線ＢＬ１１
はロウレベルになっているので、キャパシタＣの両電極
間の電圧は０Ｖであり、その分極状態はｅ点となる。次
の期間Ｔ５において、センス増幅制御信号ＳＡＣをロウ
レベルとすることによりセンス増幅器ＳＡ１を非活性化
し、さらにプリチャージ制御信号ＰＣをハイレベルとし
て、ビット線ＢＬ１１のレベルを接地電位とする。こう
することにより、メモリセルＭＣ１１のキャパシタＣの
分極状態を、データ読出し前の期間Ｔ１の状態に戻すこ
とができる。最後に、ワード線ＷＬ１をロウレベルに下
げ、メモリセルＭＣ１１のトランジスタＴｒを非導通に
して、メモリセルＭＣ１１の読出し動作を完了する。
をロウレベルにする。データ“１”であればビット線Ｂ
Ｌ１１がハイレベルになっているので、キャパシタＣの
両電極間には＋Ｖｅが印加された状態となり、その分極
状態は図１０のｈ点（以下、単にｈ点という、他の点も
同様）となり、データ“０”であればビット線ＢＬ１１
はロウレベルになっているので、キャパシタＣの両電極
間の電圧は０Ｖであり、その分極状態はｅ点となる。次
の期間Ｔ５において、センス増幅制御信号ＳＡＣをロウ
レベルとすることによりセンス増幅器ＳＡ１を非活性化
し、さらにプリチャージ制御信号ＰＣをハイレベルとし
て、ビット線ＢＬ１１のレベルを接地電位とする。こう
することにより、メモリセルＭＣ１１のキャパシタＣの
分極状態を、データ読出し前の期間Ｔ１の状態に戻すこ
とができる。最後に、ワード線ＷＬ１をロウレベルに下
げ、メモリセルＭＣ１１のトランジスタＴｒを非導通に
して、メモリセルＭＣ１１の読出し動作を完了する。
【００１７】次に、書き込み動作について説明する。強
誘電体メモリ装置外部から入力されるデータをメモリセ
ルＭＣ１１に書き込む場合、Ｔ３の期間に、対をなすビ
ット線対ＢＬ１１，ＢＬ１２に所望のデータに対応する
電位をそれぞれ設定してから、期間Ｔ４以降の動作を行
う。以上の動作では、メモリセルの記憶データはａ点，
ｅ点の分極状態によって保持されており、電源が切断さ
れキャパシタＣの両電極間の電圧が０になっても、その
記憶データは保たれる。すなわち、不揮発性記憶動作が
実現できる。
誘電体メモリ装置外部から入力されるデータをメモリセ
ルＭＣ１１に書き込む場合、Ｔ３の期間に、対をなすビ
ット線対ＢＬ１１，ＢＬ１２に所望のデータに対応する
電位をそれぞれ設定してから、期間Ｔ４以降の動作を行
う。以上の動作では、メモリセルの記憶データはａ点，
ｅ点の分極状態によって保持されており、電源が切断さ
れキャパシタＣの両電極間の電圧が０になっても、その
記憶データは保たれる。すなわち、不揮発性記憶動作が
実現できる。
【００１８】
【発明が解決しようとする課題】この従来の強誘電体メ
モリ装置は、不揮発性記憶動作を実現することができる
ものの、電源切断途中や電源投入途中にメモリセルのキ
ャパシタＣの両電極間に電圧が印加されるような状態が
発生すると、メモリセルの記憶データが破壊される危険
性が生じる。以下、電源切断途中におけるメモリセルの
記憶データの破壊について、図１３に示された波形図及
びメモリセルの分極状態図を併せて参照し説明する。
モリ装置は、不揮発性記憶動作を実現することができる
ものの、電源切断途中や電源投入途中にメモリセルのキ
ャパシタＣの両電極間に電圧が印加されるような状態が
発生すると、メモリセルの記憶データが破壊される危険
性が生じる。以下、電源切断途中におけるメモリセルの
記憶データの破壊について、図１３に示された波形図及
びメモリセルの分極状態図を併せて参照し説明する。
【００１９】電源切断前の期間Ｔ７には、電源は正常に
供給されており、注目するメモリセルＭＣ１１にデータ
“１”が記憶されているものとすると、メモリセルＭＣ
１１のキャパシタＣの分極状態はａ点に存在する。
供給されており、注目するメモリセルＭＣ１１にデータ
“１”が記憶されているものとすると、メモリセルＭＣ
１１のキャパシタＣの分極状態はａ点に存在する。
【００２０】電源切断途中の期間Ｔ８には、電源電位Ｖ
ｃｃが低下する。このとき、強誘電体メモリ装置外部か
ら供給される制御信号ＸＣの入力レベルを誤判定するな
どの理由で、ワード線選択制御回路５ｘが誤動作し、ワ
ード線ＷＬ１の電位がメモリセルＭＣ１１のトランジス
タＴｒが導通するような電位になったとする。またこの
とき、プレート線電位Ｖｐが、ビット線ＢＬ１１の電位
よりもＶｅだけ高い状態にあったとする。その結果、キ
ャパシタＣの両電極間に−Ｖｅの電圧がかかるので、分
極状態はｂ，ｃを経てｄ点に移動する。この後、電源が
完全に切断される期間Ｔ９には、分極状態はｅ点に移動
する。これはデータ“０”に対応する。すなわちメモリ
セルＭＣ１１の記憶データが破壊されたことになる。
ｃｃが低下する。このとき、強誘電体メモリ装置外部か
ら供給される制御信号ＸＣの入力レベルを誤判定するな
どの理由で、ワード線選択制御回路５ｘが誤動作し、ワ
ード線ＷＬ１の電位がメモリセルＭＣ１１のトランジス
タＴｒが導通するような電位になったとする。またこの
とき、プレート線電位Ｖｐが、ビット線ＢＬ１１の電位
よりもＶｅだけ高い状態にあったとする。その結果、キ
ャパシタＣの両電極間に−Ｖｅの電圧がかかるので、分
極状態はｂ，ｃを経てｄ点に移動する。この後、電源が
完全に切断される期間Ｔ９には、分極状態はｅ点に移動
する。これはデータ“０”に対応する。すなわちメモリ
セルＭＣ１１の記憶データが破壊されたことになる。
【００２１】このように、電源切断途中にメモリセルの
キャパシタの両電極間に電位差が生じると、キャパシタ
の強誘電体の分極が反転しメモリセルの記憶データが破
壊される危険性があった。
キャパシタの両電極間に電位差が生じると、キャパシタ
の強誘電体の分極が反転しメモリセルの記憶データが破
壊される危険性があった。
【００２２】本発明の目的は、電源切断時や投入時にも
メモリセルの記憶データが破壊されることなく安定した
不揮発性記憶動作を保つことができる強誘電体メモリ装
置を提供することにある。
メモリセルの記憶データが破壊されることなく安定した
不揮発性記憶動作を保つことができる強誘電体メモリ装
置を提供することにある。
【００２３】
【課題を解決するための手段】本発明の強誘電体メモリ
装置は、スイッチング用のトランジスタ、及び一方の電
極をこのトランジスタのソース，ドレインのうちの一方
と接続し強誘電体材料で形成されたキャパシタをそれぞ
れ備え行方向，列方向に配置された複数のメモリセルを
含むメモリセルアレイと、前記複数のメモリセルの各列
それぞれと対応して設けられ対応する列の各メモリセル
のトランジスタのソース，ドレインのうちの他方と接続
してこれらメモリセルの書込み用のデータ及び読出しデ
ータを伝達する複数のビット線と、前記複数のメモリセ
ルの各行それぞれと対応して設けられ対応する行の各メ
モリセルのトランジスタのゲートと接続して選択レベル
のときこれらトランジスタを導通状態とする複数のワー
ド線と、前記複数のメモリセルそれぞれのキャパシタの
他方の電極と接続するプレート線と、このプレート線に
所定のタイミングでプレート線電位を印加するプレート
線電位発生回路と、アドレス信号及び制御信号に従って
前記複数のワード線のうち所定のワード線を所定のタイ
ミングで選択レベルとするワード線選択制御回路とを有
する強誘電体メモリ装置において、この強誘電体メモリ
装置の電源電位が予め設定された電位より低下すると第
１のレベルとなる電源電位検知信号を出力する電源電位
検知回路と、前記電源電位検知信号が第１のレベルのと
きには前記複数のメモリセルそれぞれのキャパシタの一
方及び他方の電極間に電圧が印加されるのを防止するキ
ャパシタ電圧印加防止手段とを設けて構成される。
装置は、スイッチング用のトランジスタ、及び一方の電
極をこのトランジスタのソース，ドレインのうちの一方
と接続し強誘電体材料で形成されたキャパシタをそれぞ
れ備え行方向，列方向に配置された複数のメモリセルを
含むメモリセルアレイと、前記複数のメモリセルの各列
それぞれと対応して設けられ対応する列の各メモリセル
のトランジスタのソース，ドレインのうちの他方と接続
してこれらメモリセルの書込み用のデータ及び読出しデ
ータを伝達する複数のビット線と、前記複数のメモリセ
ルの各行それぞれと対応して設けられ対応する行の各メ
モリセルのトランジスタのゲートと接続して選択レベル
のときこれらトランジスタを導通状態とする複数のワー
ド線と、前記複数のメモリセルそれぞれのキャパシタの
他方の電極と接続するプレート線と、このプレート線に
所定のタイミングでプレート線電位を印加するプレート
線電位発生回路と、アドレス信号及び制御信号に従って
前記複数のワード線のうち所定のワード線を所定のタイ
ミングで選択レベルとするワード線選択制御回路とを有
する強誘電体メモリ装置において、この強誘電体メモリ
装置の電源電位が予め設定された電位より低下すると第
１のレベルとなる電源電位検知信号を出力する電源電位
検知回路と、前記電源電位検知信号が第１のレベルのと
きには前記複数のメモリセルそれぞれのキャパシタの一
方及び他方の電極間に電圧が印加されるのを防止するキ
ャパシタ電圧印加防止手段とを設けて構成される。
【００２４】また、キャパシタ電圧印加防止手段を、電
源電位検知信号が第１のレベルのときには複数のワード
線全てを非選択レベルに固定する回路としてキャパシタ
電圧印加防止手段を、複数のワード線それぞれと対応し
て設けられてソース，ドレインのうちの一方に非選択レ
ベルを受けソース，ドレインのうちの他方を対応するワ
ード線と接続しゲートに電源電位検知信号を受けてこの
電源電位検知信号が第１のレベルのときに導通状態とな
る複数のトランジスタを備えた回路とするか、ワード線
選択制御回路がアドレス信号をデコードして複数のワー
ド線のうちの所定のワード線を選択レベルとする複数の
論理ゲートを備えたデコーダを含み、キャパシタ電圧印
加防止手段を、前記複数の論理ゲートそれぞれに電源電
位検知信号を入力してこの電源電位検知信号が第１のレ
ベルのときに前記複数のワード線全てが非選択レベルと
なる回路とするか、ワード線選択制御回路がアドレス信
号をデコードして複数のワード線のうちの所定のワード
線を選択レベルとする複数の論理ゲートを備えたデコー
ダと、外部からの各種制御信号の状態を判定して所定の
内部制御信号を出力し前記デコーダの機能及び動作を制
御する制御回路とを含み、キャパシタ電圧印加防止手段
を、前記制御回路に設けられ、電源電位検知信号を入力
してこの電源電位検知信号が第１のレベルのときに前記
デコーダからの複数のワード線全てが非選択レベルとな
る内部制御信号を発生する回路とし、非選択レベルを接
地電位として構成される。
源電位検知信号が第１のレベルのときには複数のワード
線全てを非選択レベルに固定する回路としてキャパシタ
電圧印加防止手段を、複数のワード線それぞれと対応し
て設けられてソース，ドレインのうちの一方に非選択レ
ベルを受けソース，ドレインのうちの他方を対応するワ
ード線と接続しゲートに電源電位検知信号を受けてこの
電源電位検知信号が第１のレベルのときに導通状態とな
る複数のトランジスタを備えた回路とするか、ワード線
選択制御回路がアドレス信号をデコードして複数のワー
ド線のうちの所定のワード線を選択レベルとする複数の
論理ゲートを備えたデコーダを含み、キャパシタ電圧印
加防止手段を、前記複数の論理ゲートそれぞれに電源電
位検知信号を入力してこの電源電位検知信号が第１のレ
ベルのときに前記複数のワード線全てが非選択レベルと
なる回路とするか、ワード線選択制御回路がアドレス信
号をデコードして複数のワード線のうちの所定のワード
線を選択レベルとする複数の論理ゲートを備えたデコー
ダと、外部からの各種制御信号の状態を判定して所定の
内部制御信号を出力し前記デコーダの機能及び動作を制
御する制御回路とを含み、キャパシタ電圧印加防止手段
を、前記制御回路に設けられ、電源電位検知信号を入力
してこの電源電位検知信号が第１のレベルのときに前記
デコーダからの複数のワード線全てが非選択レベルとな
る内部制御信号を発生する回路とし、非選択レベルを接
地電位として構成される。
【００２５】また、キャパシタ電圧印加防止手段を、電
源電位検知信号が第１のレベルのときに複数のビット線
及びプレート線を互いに導通状態としてこれら複数のビ
ット線，プレート線を等電位化する回路として構成され
る。
源電位検知信号が第１のレベルのときに複数のビット線
及びプレート線を互いに導通状態としてこれら複数のビ
ット線，プレート線を等電位化する回路として構成され
る。
【００２６】
【作用】本発明においては、電源電位が予め設定された
電位より低下すると第１のレベルとなる電源電位検知信
号を出力する電源電位検知回路を設け、この電源電位検
知信号が第１のレベルのときには、全ワード線を非選択
レベルとして全メモリセルのトランジスタをオフ状態と
するか、全ビット線とプレート線とを等電位としてい
る。従って、電源切断途中や電源投入途中において、電
源電位が予め設定された電位より低下して誤動作やノイ
ズの影響を受けやすい状態でも、各メモリセルのキャパ
シタの両電極間に電圧が印加されるのを防止することが
できるので、このキャパシタの強誘電体の分極状態をそ
のまま保つことができ、メモリセルの記憶データが破壊
されることなく安定した不揮発性記憶動作を保つことが
できる。
電位より低下すると第１のレベルとなる電源電位検知信
号を出力する電源電位検知回路を設け、この電源電位検
知信号が第１のレベルのときには、全ワード線を非選択
レベルとして全メモリセルのトランジスタをオフ状態と
するか、全ビット線とプレート線とを等電位としてい
る。従って、電源切断途中や電源投入途中において、電
源電位が予め設定された電位より低下して誤動作やノイ
ズの影響を受けやすい状態でも、各メモリセルのキャパ
シタの両電極間に電圧が印加されるのを防止することが
できるので、このキャパシタの強誘電体の分極状態をそ
のまま保つことができ、メモリセルの記憶データが破壊
されることなく安定した不揮発性記憶動作を保つことが
できる。
【００２７】
【実施例】次に本発明の実施例について図面を参照して
説明する。
説明する。
【００２８】図１は本発明の第１の実施例を示すブロッ
ク図である。
ク図である。
【００２９】この実施例が図１１に示された従来の強誘
電体メモリ装置と相違する点は、電源電位Ｖｃｃが予め
設定された電位より低下すると第１のレベル（ロウレベ
ル）となる電源電位検知信号Ｖｃｄを出力する電源電位
検知回路６を設け、ワード線選択制御回路５に、電源電
位検知信号Ｖｃｄが第１のレベルのときには複数のワー
ド線ＷＬ１〜ＷＬｍ全てを非選択レベルにして全メモリ
セルＭＣ１１〜ＭＣｎｍのトランジスタをオフ状態と
し、キャパシタＣの両電極間に電圧が印加されるのを防
止するキャパシタ電圧印加防止手段を設けた点にある。
電体メモリ装置と相違する点は、電源電位Ｖｃｃが予め
設定された電位より低下すると第１のレベル（ロウレベ
ル）となる電源電位検知信号Ｖｃｄを出力する電源電位
検知回路６を設け、ワード線選択制御回路５に、電源電
位検知信号Ｖｃｄが第１のレベルのときには複数のワー
ド線ＷＬ１〜ＷＬｍ全てを非選択レベルにして全メモリ
セルＭＣ１１〜ＭＣｎｍのトランジスタをオフ状態と
し、キャパシタＣの両電極間に電圧が印加されるのを防
止するキャパシタ電圧印加防止手段を設けた点にある。
【００３０】次にこの実施例の動作について説明する。
図２はこの実施例の動作を説明するための電源切断，投
入電源時の各部の電圧波形図である。
図２はこの実施例の動作を説明するための電源切断，投
入電源時の各部の電圧波形図である。
【００３１】図２において、期間Ｔ７，Ｔ１１は、電源
が正常に供給されていて電源電位Ｖｃｃが規定範囲内に
あるときの状態を示す。この期間では、電源電位検知信
号Ｖｃｄはハイレベルとなっており、ワード線選択制御
回路５は従来と同様にデータの読出し，書込みなどのメ
モリアクセス動作を行う。
が正常に供給されていて電源電位Ｖｃｃが規定範囲内に
あるときの状態を示す。この期間では、電源電位検知信
号Ｖｃｄはハイレベルとなっており、ワード線選択制御
回路５は従来と同様にデータの読出し，書込みなどのメ
モリアクセス動作を行う。
【００３２】期間Ｔ８は電源切断途中、Ｔ９は電源切断
時、Ｔ１０は電源投入途中の状態を示す期間である。こ
れらの期間において、電源電位Ｖｃｃが予め設定された
電位Ｖｊ以下になると、電源電位検知信号Ｖｃｄはロウ
レベル（第１のレベル）となり、これを受けてワード線
選択制御回路５は、複数のワード線ＷＬ１〜ＷＬｍ全て
を非選択レベルとする。その結果、メモリセルＭＣ１１
〜ＭＣｎｍ全てのトランジスタＴｒが非導通状態とな
り、誤動作等が発生しても、そのキャパシタＣの両電極
間に電圧が印加されるのを防止できる。従って、キャパ
シタＣの強誘電体の分極状態はそのまま保たれ、メモリ
セルＭＣ１１〜ＭＣｎｍの記憶データが破壊されること
はない。
時、Ｔ１０は電源投入途中の状態を示す期間である。こ
れらの期間において、電源電位Ｖｃｃが予め設定された
電位Ｖｊ以下になると、電源電位検知信号Ｖｃｄはロウ
レベル（第１のレベル）となり、これを受けてワード線
選択制御回路５は、複数のワード線ＷＬ１〜ＷＬｍ全て
を非選択レベルとする。その結果、メモリセルＭＣ１１
〜ＭＣｎｍ全てのトランジスタＴｒが非導通状態とな
り、誤動作等が発生しても、そのキャパシタＣの両電極
間に電圧が印加されるのを防止できる。従って、キャパ
シタＣの強誘電体の分極状態はそのまま保たれ、メモリ
セルＭＣ１１〜ＭＣｎｍの記憶データが破壊されること
はない。
【００３３】次に、各部の具体的な回路例について説明
する。図３（Ａ），（Ｂ）はそれぞれ電源電位検知回路
の具体的な回路の第１及び第２の例を示す回路図であ
る。
する。図３（Ａ），（Ｂ）はそれぞれ電源電位検知回路
の具体的な回路の第１及び第２の例を示す回路図であ
る。
【００３４】図３（Ａ）の第１の例の電源電位検知回路
６は、ソースに電源電位Ｖｃｃを受けゲート及びドレイ
ンを接続してしきい値電圧Ｖｔ１をもつＰチャネル型の
トランジスタＴｒ６１と、ゲート及びドレインをトラン
ジスタＴｒ６１のゲート及びドレインを接続してしきい
値電圧Ｖｔ２をもつＮチャネル型のトランジスタＴｒ６
２と、ゲートをトランジスタＴｒ６２のソースと接続し
ソースを接地電位点と接続してしきい値電圧Ｖｔ３をも
つＮチャネル型のトランジスタＴｒ６３と、このトラン
ジスタのゲート・ソース間に接続されトランジスタＴｒ
６１〜Ｔｒ６３のオン抵抗より十分大きな抵抗値をもつ
抵抗素子Ｒ６１と、一端に電源電位Ｖｃｃを受け他端を
トランジスタＴｒ６３のドレインと接続して抵抗素子Ｒ
６１と同様に大きな抵抗値をもつ抵抗素子Ｒ６２と、ト
ランジスタＴｒ６３のドレイン電圧をレベル反転するイ
ンバータＩＶ６１とを備えた構成となっている。
６は、ソースに電源電位Ｖｃｃを受けゲート及びドレイ
ンを接続してしきい値電圧Ｖｔ１をもつＰチャネル型の
トランジスタＴｒ６１と、ゲート及びドレインをトラン
ジスタＴｒ６１のゲート及びドレインを接続してしきい
値電圧Ｖｔ２をもつＮチャネル型のトランジスタＴｒ６
２と、ゲートをトランジスタＴｒ６２のソースと接続し
ソースを接地電位点と接続してしきい値電圧Ｖｔ３をも
つＮチャネル型のトランジスタＴｒ６３と、このトラン
ジスタのゲート・ソース間に接続されトランジスタＴｒ
６１〜Ｔｒ６３のオン抵抗より十分大きな抵抗値をもつ
抵抗素子Ｒ６１と、一端に電源電位Ｖｃｃを受け他端を
トランジスタＴｒ６３のドレインと接続して抵抗素子Ｒ
６１と同様に大きな抵抗値をもつ抵抗素子Ｒ６２と、ト
ランジスタＴｒ６３のドレイン電圧をレベル反転するイ
ンバータＩＶ６１とを備えた構成となっている。
【００３５】この回路において、トランジスタＴｒ６３
が導通する条件は、Ｖｔ２≦Ｔｒ６３のゲート電位＝Ｖ
ｃｃ−Ｖｔ１−Ｖｔ２、すなわち、 Ｖｃｃ≧Ｖｔ１＋Ｖｔ２＋Ｖｔ３ となる。従って、電源電位Ｖｃｃが（Ｖｔ１＋Ｖｔ２＋
Ｖｔ３）以下のとき、トランジスタＴｒ６３は非導通状
態にあってそのドレイン電圧は電源電位Ｖｃｃレベルと
なっているので、インバータＩＶ６１の出力の電源電位
検知信号Ｖｃｄはロウレベル（接地電位）となる。また
電源電位Ｖｃｃが（Ｖｔ１＋Ｖｔ２＋Ｖｔ３）より高い
ときは、トランジスタＴｒ６３は導通状態にあってその
ドレイン電圧はほぼ接地電位となるので、電源電位検知
信号Ｖｃｄはハイレベル（ほぼ電源電位Ｖｃｃ）とな
る。すなわち、（Ｖｔ１＋Ｖｔ２＋Ｖｔ３）が前述の予
め設定された電位Ｖｊである。
が導通する条件は、Ｖｔ２≦Ｔｒ６３のゲート電位＝Ｖ
ｃｃ−Ｖｔ１−Ｖｔ２、すなわち、 Ｖｃｃ≧Ｖｔ１＋Ｖｔ２＋Ｖｔ３ となる。従って、電源電位Ｖｃｃが（Ｖｔ１＋Ｖｔ２＋
Ｖｔ３）以下のとき、トランジスタＴｒ６３は非導通状
態にあってそのドレイン電圧は電源電位Ｖｃｃレベルと
なっているので、インバータＩＶ６１の出力の電源電位
検知信号Ｖｃｄはロウレベル（接地電位）となる。また
電源電位Ｖｃｃが（Ｖｔ１＋Ｖｔ２＋Ｖｔ３）より高い
ときは、トランジスタＴｒ６３は導通状態にあってその
ドレイン電圧はほぼ接地電位となるので、電源電位検知
信号Ｖｃｄはハイレベル（ほぼ電源電位Ｖｃｃ）とな
る。すなわち、（Ｖｔ１＋Ｖｔ２＋Ｖｔ３）が前述の予
め設定された電位Ｖｊである。
【００３６】また図３（Ｂ）の第２の例の電源電位検出
回路６は、ソースに電源電位Ｖｃｃを受けゲート及びド
レインを接続してしきい値電圧Ｖｔ４及び所定のオン抵
抗をもつＰチャネル型のトランジスタＴｒ６４と、ゲー
トに電源電位Ｖｃｃを受けソースを接地電位点と接続し
ドレインをトランジスタＴｒ６４のゲート及びドレイン
と接続してトランジスタＴｒ６４より十分大きなオン抵
抗をもつＮチャネル型のトランジスタＴｒ６５と、しき
い値電圧Ｖｔｉをもちこのしきい値電圧を基準にしてト
ランジスタＴｒ６５のドレイン電圧をレベル反転するイ
ンバータＩＶ６２と、このインバータＩＶ６２の出力電
圧をレベル反転するインバータＩＶ６２とを備えた構成
となっている。
回路６は、ソースに電源電位Ｖｃｃを受けゲート及びド
レインを接続してしきい値電圧Ｖｔ４及び所定のオン抵
抗をもつＰチャネル型のトランジスタＴｒ６４と、ゲー
トに電源電位Ｖｃｃを受けソースを接地電位点と接続し
ドレインをトランジスタＴｒ６４のゲート及びドレイン
と接続してトランジスタＴｒ６４より十分大きなオン抵
抗をもつＮチャネル型のトランジスタＴｒ６５と、しき
い値電圧Ｖｔｉをもちこのしきい値電圧を基準にしてト
ランジスタＴｒ６５のドレイン電圧をレベル反転するイ
ンバータＩＶ６２と、このインバータＩＶ６２の出力電
圧をレベル反転するインバータＩＶ６２とを備えた構成
となっている。
【００３７】この回路においては、電源電位Ｖｃｃが
（Ｖｔ４＋Ｖｔｉ）より低いとき電源電位検知信号Ｖｃ
ｄはロウレベルとなり、高いときハイレベルとなる。す
なわち、Ｖｊ＝Ｖｔ４＋Ｖｔｉである。
（Ｖｔ４＋Ｖｔｉ）より低いとき電源電位検知信号Ｖｃ
ｄはロウレベルとなり、高いときハイレベルとなる。す
なわち、Ｖｊ＝Ｖｔ４＋Ｖｔｉである。
【００３８】図４はこの実施例のワード線選択制御回路
５の具体的な回路の一例を示す回路図である。
５の具体的な回路の一例を示す回路図である。
【００３９】このワード線選択制御回路５は、Ｘ系
（行）のアドレス信号ＡＤｘを保持し出力するアドレス
バッファ回路５２と、このアドレスバッファ回路５２の
出力信号をデコードして複数のワード線ＷＬ１〜ＷＬｍ
のうち一本を選択レベルとするＸデコーダ５３と、外部
からの各種制御信号ＸＣに従ってアドレスバッファ回路
５２及びＸデコーダ５３の動作及び機能を制御するＸ系
制御回路５１と、複数のワード線ＷＬ１〜ＷＬｍそれぞ
れと対応して設けられドレインを対応するワード線と接
続しソースを接地電位点と接続しゲートに電源電位検知
信号Ｖｃｄのレベル反転信号を受ける複数のトランジス
タＴｒ５１〜Ｔｒ５ｍ、及び電源電位検知信号Ｖｃｄの
レベル反転信号を発生するインバータＩＶ５０を含むキ
ャパシタ電圧印加防止手段の全ワード線非選択制御回路
５４とを備えた構成となっている。
（行）のアドレス信号ＡＤｘを保持し出力するアドレス
バッファ回路５２と、このアドレスバッファ回路５２の
出力信号をデコードして複数のワード線ＷＬ１〜ＷＬｍ
のうち一本を選択レベルとするＸデコーダ５３と、外部
からの各種制御信号ＸＣに従ってアドレスバッファ回路
５２及びＸデコーダ５３の動作及び機能を制御するＸ系
制御回路５１と、複数のワード線ＷＬ１〜ＷＬｍそれぞ
れと対応して設けられドレインを対応するワード線と接
続しソースを接地電位点と接続しゲートに電源電位検知
信号Ｖｃｄのレベル反転信号を受ける複数のトランジス
タＴｒ５１〜Ｔｒ５ｍ、及び電源電位検知信号Ｖｃｄの
レベル反転信号を発生するインバータＩＶ５０を含むキ
ャパシタ電圧印加防止手段の全ワード線非選択制御回路
５４とを備えた構成となっている。
【００４０】この回路においては、電源電位検知信号Ｖ
ｃｄがロウレベルになると、トランジスタＴｒ５１〜Ｔ
ｒ５ｍが導通状態となり、これらトランジスタによりワ
ード線ＷＬ１〜ＷＬｍ全てを直接接地電位点に接続し非
選択レベルとしている。
ｃｄがロウレベルになると、トランジスタＴｒ５１〜Ｔ
ｒ５ｍが導通状態となり、これらトランジスタによりワ
ード線ＷＬ１〜ＷＬｍ全てを直接接地電位点に接続し非
選択レベルとしている。
【００４１】図５は本発明の第２の実施例のワード線選
択制御回路部分の回路図である。
択制御回路部分の回路図である。
【００４２】この第２の実施例においては、キャパシタ
電圧印加防止手段をワード線選択制御回路５ａのＸデコ
ーダ５３ａ内に設けたものであり、他の部分は第１の実
施例と同様である。
電圧印加防止手段をワード線選択制御回路５ａのＸデコ
ーダ５３ａ内に設けたものであり、他の部分は第１の実
施例と同様である。
【００４３】この実施例のＸデコーダ５３ａは、出力端
をワード線ＷＬ１〜ＷＬｍそれぞれと対応接続するＣＭ
ＯＳ型のインバータＩＶ５１〜ＩＶ５ｍと、出力端をこ
れらインバータＩＶ５１〜ＩＶ５ｍの入力端それぞれと
接続し入力端にアドレスバッファ回路５２からのアドレ
ス信号，Ｘ系制御回路５１からの制御信号及び電源電位
検知信号Ｖｃｄを受けてこの電源電位検知信号がロウレ
ベルのときアドレス信号をデコードしてワード線ＷＬ１
〜ＷＬｍのうちの一方を選択レベルとし、ロウレベルの
ときはワード線ＷＬ１〜ＷＬｍ全てを非選択レベル（接
地電位レベル）とする複数の論理ゲートＧ５１〜Ｇ５ｍ
とを備えた構成となっている。
をワード線ＷＬ１〜ＷＬｍそれぞれと対応接続するＣＭ
ＯＳ型のインバータＩＶ５１〜ＩＶ５ｍと、出力端をこ
れらインバータＩＶ５１〜ＩＶ５ｍの入力端それぞれと
接続し入力端にアドレスバッファ回路５２からのアドレ
ス信号，Ｘ系制御回路５１からの制御信号及び電源電位
検知信号Ｖｃｄを受けてこの電源電位検知信号がロウレ
ベルのときアドレス信号をデコードしてワード線ＷＬ１
〜ＷＬｍのうちの一方を選択レベルとし、ロウレベルの
ときはワード線ＷＬ１〜ＷＬｍ全てを非選択レベル（接
地電位レベル）とする複数の論理ゲートＧ５１〜Ｇ５ｍ
とを備えた構成となっている。
【００４４】この実施例のＸデコーダ５３ａでは、電源
電位検知信号Ｖｃｄがハイレベルのときはアドレスバッ
ファ回路５２からのアドレス信号を含む論理ゲートＧ５
１〜Ｇ５ｍからの入力信号によってワード線ＷＬ１〜Ｗ
Ｌｍのレベルが制御され、電源電位検知信号Ｖｃｄがロ
ウレベルのときはこれにより論理ゲートＧ５１〜Ｇ５ｍ
の出力信号全てが強制的にハイレベル、従って、ワード
線ＷＬ１〜ＷＬｍ全てが非選択レベル（接地電位レベ
ル）となる。すなわち、このＸデコーダ５３ａにはキャ
パシタ電圧印加防止手段が含まれている。
電位検知信号Ｖｃｄがハイレベルのときはアドレスバッ
ファ回路５２からのアドレス信号を含む論理ゲートＧ５
１〜Ｇ５ｍからの入力信号によってワード線ＷＬ１〜Ｗ
Ｌｍのレベルが制御され、電源電位検知信号Ｖｃｄがロ
ウレベルのときはこれにより論理ゲートＧ５１〜Ｇ５ｍ
の出力信号全てが強制的にハイレベル、従って、ワード
線ＷＬ１〜ＷＬｍ全てが非選択レベル（接地電位レベ
ル）となる。すなわち、このＸデコーダ５３ａにはキャ
パシタ電圧印加防止手段が含まれている。
【００４５】図６は本発明の第３の実施例のワード線選
択制御回路部分の回路図である。
択制御回路部分の回路図である。
【００４６】この第３の実施例は、Ｘ系制御回路５１ａ
に外部からの各種制御信号ＶＣのほかに電源電位検知信
号Ｖｃｄも入力し、このＸ系制御回路５１ａからＸデコ
ーダ５３に供給される制御信号を、電源電位検知信号Ｖ
ｃｄがロウレベルになるとこれに応答してロウレベルに
することにより、ワード線ＷＬ１〜ＷＬｍ全てを非選択
レベルにする構成となっている。
に外部からの各種制御信号ＶＣのほかに電源電位検知信
号Ｖｃｄも入力し、このＸ系制御回路５１ａからＸデコ
ーダ５３に供給される制御信号を、電源電位検知信号Ｖ
ｃｄがロウレベルになるとこれに応答してロウレベルに
することにより、ワード線ＷＬ１〜ＷＬｍ全てを非選択
レベルにする構成となっている。
【００４７】図５に示された第２の実施例のＸデコーダ
５３ａから分るように、Ｘデコーダ５３ａの論理ゲート
Ｇ５１〜Ｇ５ｍの入力端には、Ｘ系制御回路５１からの
制御信号が供給されている。従って、この制御信号のレ
ベルを、電源電位検知信号Ｖｃｄがロウレベルになると
それに呼応してロウレベルになるように制御することに
より、ワード線ＷＬ１〜ＷＬｍを非選択レベルとするこ
とができる。
５３ａから分るように、Ｘデコーダ５３ａの論理ゲート
Ｇ５１〜Ｇ５ｍの入力端には、Ｘ系制御回路５１からの
制御信号が供給されている。従って、この制御信号のレ
ベルを、電源電位検知信号Ｖｃｄがロウレベルになると
それに呼応してロウレベルになるように制御することに
より、ワード線ＷＬ１〜ＷＬｍを非選択レベルとするこ
とができる。
【００４８】これら実施例においては、ワード線ＷＬ１
の非選択レベルを接地電位レベルとしている。電源切断
途中、電源投入途中においては電源電位Ｖｃｃが変動す
るが、この場合でも接地電位レベルは変動しないので、
全メモリセルＭＣ１１〜ＭＣｎｍのトランジスタＴｒを
確実に非導通（オフ）状態に保つことができる。
の非選択レベルを接地電位レベルとしている。電源切断
途中、電源投入途中においては電源電位Ｖｃｃが変動す
るが、この場合でも接地電位レベルは変動しないので、
全メモリセルＭＣ１１〜ＭＣｎｍのトランジスタＴｒを
確実に非導通（オフ）状態に保つことができる。
【００４９】図７及び図８はそれぞれ本発明の第４の実
施例を示すブロック図及びそのビット線・プレート線等
電位化回路の具体例を示す回路図である。
施例を示すブロック図及びそのビット線・プレート線等
電位化回路の具体例を示す回路図である。
【００５０】この第４の実施例のキャパシタ電圧印加防
止手段は、ビット線ＢＬ１１，ＢＬ１２〜ＢＬｍ１，Ｂ
Ｌｍ２それぞれと対応して設けられゲートに電源電位検
知信号Ｖｃｄを受けソース・ドレインのうちの一方を対
応するビット線と接続しソース，ドレインのうちの他方
をプレート線ＰＬと接続する複数のトランジスタＴｒ７
１ａ，Ｔｒ７１ｂ〜Ｔｒ７ｍａ，Ｔｒ７ｍｂを備え、電
源電位検知信号Ｖｃｄがロウレベルのときにビット線Ｂ
Ｌ１１，ＢＬ１２〜ＢＬｍ１，ＢＬｍ２及びプレート線
ＰＬを等電位化するビット線・プレート線等電位化回路
７によって構成される。
止手段は、ビット線ＢＬ１１，ＢＬ１２〜ＢＬｍ１，Ｂ
Ｌｍ２それぞれと対応して設けられゲートに電源電位検
知信号Ｖｃｄを受けソース・ドレインのうちの一方を対
応するビット線と接続しソース，ドレインのうちの他方
をプレート線ＰＬと接続する複数のトランジスタＴｒ７
１ａ，Ｔｒ７１ｂ〜Ｔｒ７ｍａ，Ｔｒ７ｍｂを備え、電
源電位検知信号Ｖｃｄがロウレベルのときにビット線Ｂ
Ｌ１１，ＢＬ１２〜ＢＬｍ１，ＢＬｍ２及びプレート線
ＰＬを等電位化するビット線・プレート線等電位化回路
７によって構成される。
【００５１】この第４の実施例においては、電源電位検
知信号Ｖｃｄがロウレベルになると全てのビット線及び
プレート線が等電位となるので、電源切断途中や電源投
入途中などにおいて誤動作が発生しメモリセルのトラン
ジスタＴｒがオン状態になっても、キャパシタＣの両電
極間には電圧が印加されることはない。従って、キャパ
シタＣの強誘電体の分極状態はそのまま保たれ、メモリ
セルＭＣ１１〜ＭＣｎｍの記憶データが破壊されること
はない。
知信号Ｖｃｄがロウレベルになると全てのビット線及び
プレート線が等電位となるので、電源切断途中や電源投
入途中などにおいて誤動作が発生しメモリセルのトラン
ジスタＴｒがオン状態になっても、キャパシタＣの両電
極間には電圧が印加されることはない。従って、キャパ
シタＣの強誘電体の分極状態はそのまま保たれ、メモリ
セルＭＣ１１〜ＭＣｎｍの記憶データが破壊されること
はない。
【００５２】
【発明の効果】以上説明したように本発明は、電源電位
が予め設定された電位より低下すると第１のレベルとな
る電源電位検知信号を出力する電源電位検知回路を設
け、この電源電位検知信号が第１のレベルのときには全
ワード線を非選択レベルとして全メモリセルのトランジ
スタをオン状態とするか、全ビット線とプレート線とを
等電位にするキャパシタ電圧印加防止手段を設けた構成
とすることにより、電源切断途中や電源投入途中におけ
る誤動作の発生やノイズの影響を受けやすい状態でも、
各メモリセルのキャパシタの両電極間に電圧が印加され
るのを防止することができるので、これらキャパシタの
強誘電体の分極状態をそのまま保つことができ、メモリ
セルの記憶データが破壊されることなく安定して不揮発
性記憶動作を保つことができる効果がある。
が予め設定された電位より低下すると第１のレベルとな
る電源電位検知信号を出力する電源電位検知回路を設
け、この電源電位検知信号が第１のレベルのときには全
ワード線を非選択レベルとして全メモリセルのトランジ
スタをオン状態とするか、全ビット線とプレート線とを
等電位にするキャパシタ電圧印加防止手段を設けた構成
とすることにより、電源切断途中や電源投入途中におけ
る誤動作の発生やノイズの影響を受けやすい状態でも、
各メモリセルのキャパシタの両電極間に電圧が印加され
るのを防止することができるので、これらキャパシタの
強誘電体の分極状態をそのまま保つことができ、メモリ
セルの記憶データが破壊されることなく安定して不揮発
性記憶動作を保つことができる効果がある。
【図１】本発明の第１の実施例を示すブロック図であ
る。
る。
【図２】図１に示された実施例の動作を説明するための
各部の電圧波形図である。
各部の電圧波形図である。
【図３】図１に示された実施例の電源電位検出回路の具
体例を示す回路図である。
体例を示す回路図である。
【図４】図１に示された実施例のワード線選択制御回路
の具体例を示す回路図である。
の具体例を示す回路図である。
【図５】本発明の第２の実施例のワード線選択制御回路
部分の回路図である。
部分の回路図である。
【図６】本発明の第３の実施例のワード線選択制御回路
部分の回路図である。
部分の回路図である。
【図７】本発明の第４の実施例を示すブロック図であ
る。
る。
【図８】図７に示された実施例のビット線・プレート線
等電位化回路の具体例を示す回路図である。
等電位化回路の具体例を示す回路図である。
【図９】従来の強誘電体メモリ装置に使用されるメモリ
セルとその周辺の接続状態を示す回路図である。
セルとその周辺の接続状態を示す回路図である。
【図１０】図９に示されたメモリセルの動作を説明する
ための分極特性図である。
ための分極特性図である。
【図１１】従来の強誘電体メモリ装置の一例を示す回路
図である。
図である。
【図１２】図１１に示された強誘電体メモリ装置の動作
を説明するための各部の電圧波形図及び分極特性図であ
る。
を説明するための各部の電圧波形図及び分極特性図であ
る。
【図１３】図１１に示された強誘電体メモリ装置の課題
を説明するための電源切断経過時の各部の電圧波形図及
び分極特性図である。
を説明するための電源切断経過時の各部の電圧波形図及
び分極特性図である。
１ メモリセルアレイ ２ ビット線プリチャージ回路 ３ 基準電位発生回路 ４ プレート線電位発生回路 ５，５ａ〜５ｃ ワード線選択制御回路 ６ 電源電位検知回路 ７ ビット線・プレート線等電位化回路 ５１，５１ａ Ｘ系制御回路 ５２ アドレスバッファ回路 ５３，５３ａ Ｘデコーダ ５４ 全ワード線非選択制御回路 ＢＬ，ＢＬ１１，ＢＬ１２〜ＢＬｍ１，ＢＬｍ２ ビ
ット線 Ｃ キャパシタ ＭＣ，ＭＣ１１〜ＭＣｎｍ メモリセル ＰＬ プレート線 ＳＡ１〜ＳＡｍ センス増幅器 Ｔｒ トランジスタ ＷＬ，ＷＬ１〜ＷＬｍ ワード線
ット線 Ｃ キャパシタ ＭＣ，ＭＣ１１〜ＭＣｎｍ メモリセル ＰＬ プレート線 ＳＡ１〜ＳＡｍ センス増幅器 Ｔｒ トランジスタ ＷＬ，ＷＬ１〜ＷＬｍ ワード線
Claims (7)
- 【請求項１】 スイッチング用のトランジスタ、及び一
方の電極をこのトランジスタのソース，ドレインのうち
の一方と接続し強誘電体材料で形成されたキャパシタを
それぞれ備え行方向，列方向に配置された複数のメモリ
セルを含むメモリセルアレイと、前記複数のメモリセル
の各列それぞれと対応して設けられ対応する列の各メモ
リセルのトランジスタのソース，ドレインのうちの他方
と接続してこれらメモリセルの書込み用のデータ及び読
出しデータを伝達する複数のビット線と、前記複数のメ
モリセルの各行それぞれと対応して設けられ対応する行
の各メモリセルのトランジスタのゲートと接続して選択
レベルのときこれらトランジスタを導通状態とする複数
のワード線と、前記複数のメモリセルそれぞれのキャパ
シタの他方の電極と接続するプレート線と、このプレー
ト線に所定のタイミングでプレート線電位を印加するプ
レート線電位発生回路と、アドレス信号及び制御信号に
従って前記複数のワード線のうち所定のワード線を所定
のタイミングで選択レベルとするワード線選択制御回路
とを有する強誘電体メモリ装置において、この強誘電体
メモリ装置の電源電位が予め設定された電位より低下す
ると第１のレベルとなる電源電位検知信号を出力する電
源電位検知回路と、前記電源電位検知信号が第１のレベ
ルのときには前記複数のメモリセルそれぞれのキャパシ
タの一方及び他方の電極間に電圧が印加されるのを防止
するキャパシタ電圧印加防止手段とを設けたことを特徴
とする強誘電体メモリ装置。 - 【請求項２】 キャパシタ電圧印加防止手段を、電源電
位検知信号が第１のレベルのときには複数のワード線全
てを非選択レベルに固定する回路とした請求項１記載の
強誘電体メモリ装置。 - 【請求項３】 キャパシタ電圧印加防止手段を、複数の
ワード線それぞれと対応して設けられてソース，ドレイ
ンのうちの一方に非選択レベルを受けソース，ドレイン
のうちの他方を対応するワード線と接続しゲートに電源
電位検知信号を受けてこの電源電位検知信号が第１のレ
ベルのときに導通状態となる複数のトランジスタを備え
た回路とした請求項２記載の強誘電体メモリ装置。 - 【請求項４】 ワード線選択制御回路がアドレス信号を
デコードして複数のワード線のうちの所定のワード線を
選択レベルとする複数の論理ゲートを備えたデコーダを
含み、キャパシタ電圧印加防止手段を、前記複数の論理
ゲートそれぞれに電源電位検知信号を入力してこの電源
電位検知信号が第１のレベルのときに前記複数のワード
線全てが非選択レベルとなる回路とした請求項２記載の
強誘電体メモリ装置。 - 【請求項５】 ワード線選択制御回路がアドレス信号を
デコードして複数のワード線のうちの所定のワード線を
選択レベルとする複数の論理ゲートを備えたデコーダ
と、外部からの各種制御信号の状態を判定して所定の内
部制御信号を出力し前記デコーダの機能及び動作を制御
する制御回路とを含み、キャパシタ電圧印加防止手段
を、前記制御回路に設けられ、電源電位検知信号を入力
してこの電源電位検知信号が第１のレベルのときに前記
デコーダからの複数のワード線全てが非選択レベルとな
る内部制御信号を発生する回路とした請求項２記載の強
誘電体メモリ装置。 - 【請求項６】 非選択レベルを接地電位とした請求項２
記載の強誘電体メモリ装置。 - 【請求項７】 キャパシタ電圧印加防止手段を、電源電
位検知信号が第１のレベルのときに複数のビット線及び
プレート線を互いに導通状態としてこれら複数のビット
線，プレート線を等電位化する回路とした請求項１記載
の強誘電体メモリ装置。
Priority Applications (5)
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|---|---|---|---|
| JP6263751A JP2576425B2 (ja) | 1994-10-27 | 1994-10-27 | 強誘電体メモリ装置 |
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| DE69524844T DE69524844T2 (de) | 1994-10-27 | 1995-10-27 | Speicherdaten-Sicherung für ferroelektrischen Speicher |
| EP95307700A EP0709851B1 (en) | 1994-10-27 | 1995-10-27 | Memory data protection for a ferroelectric memory |
| US08/549,417 US5574679A (en) | 1994-10-27 | 1995-10-27 | Memory data protection for a ferroelectric memory |
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|---|---|---|---|
| JP6263751A JP2576425B2 (ja) | 1994-10-27 | 1994-10-27 | 強誘電体メモリ装置 |
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|---|---|
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| JP2576425B2 JP2576425B2 (ja) | 1997-01-29 |
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
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|---|---|
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| KR (1) | KR100214351B1 (ja) |
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- 1995-10-27 US US08/549,417 patent/US5574679A/en not_active Expired - Lifetime
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