JPS62214597A - 不揮発性メモリ回路 - Google Patents

不揮発性メモリ回路

Info

Publication number
JPS62214597A
JPS62214597A JP61058714A JP5871486A JPS62214597A JP S62214597 A JPS62214597 A JP S62214597A JP 61058714 A JP61058714 A JP 61058714A JP 5871486 A JP5871486 A JP 5871486A JP S62214597 A JPS62214597 A JP S62214597A
Authority
JP
Japan
Prior art keywords
circuit
level
bit
signal
output
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP61058714A
Other languages
English (en)
Inventor
Koji Ueno
上野　公二
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Ltd
Original Assignee
Fujitsu Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
Priority to JP61058714A priority Critical patent/JPS62214597A/ja
Priority to EP87103114A priority patent/EP0241693B1/en
Priority to DE8787103114T priority patent/DE3773247D1/de
Priority to KR1019870002285A priority patent/KR900008188B1/ko
Priority to US07/026,899 priority patent/US4800529A/en
Publication of JPS62214597A publication Critical patent/JPS62214597A/ja
Pending legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/12—Group selection circuits, e.g. for memory block selection, chip selection, array selection
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
    • G11C17/06—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using diode elements
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/06—Address interface arrangements, e.g. address buffers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/08—Word line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, for word lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/10—Decoders

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 本発明は、不揮発性メモリ回路であって、ビット線のレ
ベルを基準レベルと比較して情報を読み出し、読み出し
停止時に全ワード線及びビット線をハイレベル又はハイ
インピーダンスとする構成とし、読み出し停止時の消費
電力の低減化を可能とする。
〔産業上の利用分野〕
本発明は、不揮発性メモリ素子から情報を読み出す不揮
発性メモリ回路に関するもので、特に不揮発性メモリ素
子の読み出し停止時に消費電力が小となる不揮発性メモ
リ回路に関するものである。
不揮発性メモリとしＵＲＯＭ、ＦＲＯＭ　（ブログラマ
プルＲＯＭ）等がある。
このような不揮発性メモリ素子は通常、装置内に複数個
が設けられ、必要に応じて任意のメ七り素子が選択され
て情報の読み出しが行なわれる。
従って、読み出しを停止しているメモリ素子の消′Ｂ電
力は小であることが要望されている。
〔従来の技術〕
従来の不揮発性メモリ回路は第４図に示す如き構成であ
る。同図中、端子１０＋〜１０．に入来するＸアドレス
はアドレスバッフ７回路１１及びワードドライバ回路１
２により不揮発性メモリ素子であるＲＯＭマトリクス１
３のワード線１４１〜１／１１のうちの単一のワード線
をＬレベルとして選択せしめ、端子１５１〜１５・に入
来するＹアドレスはアドレスバッファ回路１６及びビッ
トドライバ回路１７によりＲＯＭマトリクス１３のピッ
ｌ−線１８１〜１８ｍのうちの単一のビット線を１−ル
ベルとして選択ゼしめる。
ピット線１８１〜１８ｍ夫々にはマルチプレクサ回路１
９を構成りるトランジスタ１９１〜１９ｍ夫々のベース
が接続され、このトランジスタ１９゜〜１９ｍ夫々のオ
ン、オフによりビット線１８１〜１８ｍ夫々の読みたし
が行なわれる。マルチプレクサ回路の出力信号は出力回
路２０を通っで端子２１より出力される。
端子２２には反転チップイネーブル信号が入来し、この
信号がＬレベルのとき出力回路２０は出力動作を行ない
、Ｈレベルのとき出力回路２０は端子２１をハイインピ
ーダンスとし、この不揮発性メモリ回路は読出停止状態
となる。
〔発明が解決しようとする問題点〕
上記従来の不揮発性メモリ回路では、読出停止状態にお
いてもビット線１８１〜１８ｍに接続されたビットドラ
イバ回路１７の各アンド回路１１１〜１７ｍのうち単一
のアンド回路を除いて総て出力がＬレベルとなっている
。このため、ピッ１−線１８＋〜１８Ｔｎ夫々に電源端
子２３より電流を供給するｍ個の抵抗Ｒａｇ〜Ｒａｍの
うち（ｍ−１）個の抵抗に電流が流れる。このとき、電
源端子２３とアンド回路１７１〜１７ｍの出力がＬレベ
ルのものとの間の電圧差は大きい。従って、読出停止状
態においても不揮発性メモリ回路の消費電力が大である
という問題点があった。
この抵抗Ｒａ＋”Ｒａｍの抵抗値を大として消ｖｉ電力
を低減しようとすれば、不揮発性メモリ回路の動作状態
における各ビット線の読み出し速度が遅くなる。また、
読出停止状態において電源端子２３からマルチプレクサ
回路１９及び出力回路２０への電源の供給を遮断したの
では、読出停止状態から動作状態に移るときの速度が遅
くなる。
本発明は、このような点にかんがみてなされたもので、
読出停止時の消費電ツノが小さい不揮発性メモリ回路を
提供することを目的とする。
〔問題点を解決するための手段〕
第１図は本発明の不揮発性メモリ回路の原理ブロック図
を示す。
第１図において、１は不揮発性メモリ素子で、複数のワ
ード線及び複数のビット線でアクセスされる。
２はアクセス回路で、端子３より入来するＸアドレスに
対応する単一のワード線をローレベル（又はハイレベル
）として選択し、かつ端子３より入来するＹアドレスに
対応する単一のビット線をハイレベル（又はローレベル
）として選択する。
これによって、メモリ素子１に記憶された情報はビット
線を介して読み出される。
４は比較読出手段で、定電流源で駆動されており複数の
ビット線夫々のレベルを基準レベルと比較して該複数の
ビット線より情報の読み出す。
５は出力手段で比較読出手段４が読み出した情報を出力
する。
６は制御手段で、端子７より入来する情報の読み出し停
止を指示する制御信号の入来時に複数のワード線及び複
数のビット線を総てハイレベル又はハイインピーダンス
とし、かつ該出力手段５の出力端子（８）をハイインピ
ーダンスとする。
〔作用〕
本発明回路においては、読み出し停止時の消費電流が全
ワード線及びビット線に電流が流れず、定電流駆動され
た比較出力手段側に流れ、この消費電流は比較出力手段
の駆動用の定電流源で規制される。
〔実施例〕
第２図は本発明になる不揮発性メモリ回路の一実施例の
回路図を示す。同図中、第４図と同一部分には同一符号
を（＝Ｊす。
第２図において、アドレスバッフ１回路１１は端子１０
＋〜１０ｊより入来するｊビットのＸアドレスの夫々の
ビットについて、直列接続された２つのバッファを有し
、Ｘアドレスを反転した信号と、これを更に反転した信
号との２ｊビツトの信号をワードドライバ回路３０に供
給する。
ワードドライバ回路３０は、ワード線１４１〜１４ｎ夫
々に対応して、これらに出力信号を供給するｎ個のナン
ド回路３０１〜３０Ｔｌで構成され、ナンド回路３０１
〜３０１夫々にアドレスバッファ回路１１の所定の出力
信号が供給されている。
また、ナンド回路３０＋〜３０１夫々にはインバータ３
１よりチップイネーブル信号が供給されている。これに
よって、チップイネーブル信号がＨレベルであるとぎ、
Ｘアドレスの値に対応した単一のナンド回路の出力がＬ
レベルとなり、チップイネーブル信号がＬレベルである
とき仝ナンド回路３０１〜３０１の出力がＨレベルとな
る。
アドレスバッファ回路３２は端子１５１〜１５７ｙ１よ
り入来するｉビットのＹアドレスの夫々のビットについ
て、第３図に示す如き直列接続された２つのトライステ
ート・バッファを有している。
第３図示の回路は端子１５１に接続されるもので、端子
１５１に入来するＹアドレスの１ピツ１〜はトライステ
ート・バッファ３３で反転されて端子３４より出力され
ると共に、トライステート・バッファ３５で再び反転さ
れて端子３６より出力される。
トライステート・バッファ３３．３５夫々には第２図示
のインバータ３１より端子３７を介してチップイネーブ
ル信号が供給されており、チップイネーブル信号がＨレ
ベルのときトライステート・バッファ３３．３５はＬ記
の反転動作を行ない、チップイネーブル信号がＬレベル
のときトライステート・バッファ３３．３５は夫々の出
力端子３４．３６をハイインピーダンスとする。このよ
うにして、アドレスバッファ３２はＹアドレスを反転し
た信号と、これを更に反転した信号との２１ビツトの信
号をビットドライバ回路３８に供給する。
ビットドライバ回路３８はビット線１８１〜１８Ｔｌ＋
夫々に対応して、これらに出力信号を供給するアンド回
路３８１〜３８ｍで構成されている。
アンド回路３８１〜３８ｍ夫々はダイオード・ロジック
構造であり、アンド回路３８１〜３８ｍ夫々のダイオー
ドにアドレスバッファ回路３２の所定の出力信号が供給
されている。これによってＹアドレスの値に対応した単
一のアンド回路の出力がＨレベルとなり、アン１回路３
８＋〜３８ｍ夫々の出力信号はダイオードＤ＋〜Ｄｍを
介してビットｓｋｉ　１８　＋〜１８ｍ夫々に供給され
る。上記のアドレスバッファ回路１１．３２．ワードド
ライバ回路３０．ビットドライバ回路３Ｂで第１図示の
アクセス回路２が構成されている。
ダイオードＤ１〜Ｄｍ夫々のアノードには、比較読出手
段４としてのマルチプレクサ回路３９のトランジスタ３
９１〜３９ｔｎ夫々のベースが接続され、かつ電流供給
用の抵抗Ｒｂ＋〜Ｒｔ１ｍ夫々の一端が接続されている
。この抵抗Ｒｂ＋〜Ｒｔ１ｍ夫々の他端は電源端子２３
に接続されている。トランジスタ４０のエミッタはＦ記
のトランジスタ３９１〜３９ｙｎ夫々のエミッタと共通
接続され、トランジスタ４０はそのコレクタに抵抗ＲＣ
を介して電源端子２３より電源を供給され、そのベース
に電圧源Ｅ＋より基準電圧を供給されている。上記のト
ランジスタ３９＋〜３９ｍ及び４０によりカレントスイ
ッチが描１戊されている。
また、共通接続されたトランジスタ３９１〜３９ｍ及び
４０のエミッタは定電流源としてのトランジスタ４１の
コレクタに接続され、トランジスタ４１のコレクタは抵
抗Ｒｄを介して接地され、ベースには電圧源Ｅ２より一
定電圧が供給されている。このトランジスタ４１の構成
する定電流源はカレントスイッチに動作°耐流を供給し
でいる。
マルチブレフナ回路４０の出力信号はトランジスタ４０
のコレクタより出力され、トライステート・バッファ４
２の出力回路を介して端子２１より出力される。
また、端子２２には反転チップイネーブル信号ＧＥが入
来し、インバータ３１で反転されてチップイネーブル信
号とされ、ワードドライバ回路３０、アドレスバッファ
回路３２．トライステート・バッファ４２夫々に供給さ
れている。
出力手段５であるトライステート・バッファ４２はイン
バータ３１より供給されるチップイネーブル信号が１」
レベルのとき反転動作を行ない、Ｌレベルのとき端子２
１をハイインピーダンスとする。
ここで、端子２２に入来する反転チップイネーブル信号
がＬレベルであるときインバータ３１の出力チップイネ
ーブル信号は１−４レベルで第２図示の不揮発性メモリ
回路は読出状態となる。
このとき、Ｘアドレスによってナンド回路３０１の出力
のみがしレベルで、かつアンド回路３８１の出力のみが
Ｈレベルとなると、ワード線１４１とビット線１８１の
間はメモリセルのダイオードＤｓで接続されているため
、マルチプレクサ回路３９のトランジスタ３９１のベー
スはＬレベルとなる。アンド回路３８２〜３８ｍの出力
がＬレベルのために、マルチプレクサ回路３９内の他の
トランジスタ３９２〜３９ｍの各ベースもＬレベルとな
る。従って、トランジスタ４０がオンしてマルチプレク
サ回路３９の出力はしレベルとなり、端子２１よりＨレ
ベルの信号（ｒ（０Ｍマトリクス１３の読み出し信号）
が出力される。
また、ナンド回路３０２の出力のみがＬレベルで、かつ
アンド回路３８＋の出力のみがＨレベルとなると、ワー
ド線１４２とビット線１８１の間はダイオードで接続さ
れてないために、マルチプレクサ回路３９の１ヘラレジ
スタ３９＋〜３９ｍのうちトランジスタ３９１のベース
のみがＨレベルとなる。従ってトランジスタ３９１がオ
ンし、かつトランジスタ４０がオフしてマルチプレクサ
回路３つの出力はＨレベルとなり、端子２１よりＬレベ
ルの信号（ＲＯＭマトリクス１３の読み出し信号）が出
力される。
次に反転チップイネーブル信号がＨレベルであるとき、
インバータ３１の出力するＬレベルのチップイネーブル
信号がワードドライバ回路３０゜アドレスバッファ回路
３２．トライステート・バッファ４２に供給され、トラ
イステート・バッフ？４２の出力がハイインピーダンス
となるために、第２図示の回路は読出停止状態となる。
上記Ｌレベルのチップイネーブル信号によってワードド
ライバ回路３０の全ナンド回路３０＋〜３０ηの出力は
Ｈレベルとなり、またアドレスバッファ回路３２の全ト
ライステートバッファがハイインピーダンスとなる。従
ってマルチプレクサ回路３９のトランジスタ３９１〜３
９ｍのベースは総てＨレベルとなり、全トランジスタ３
９１〜３９ｍがオンとなる。
このとき、トランジスタ３９＋〜３９ｍ夫々のエミッタ
電流の総和はトランジスタ４１の定電流源により常時一
定に保たれている。また、トランジスタ３９１〜３９ｍ
夫々のエミッタ電流のうち、抵抗Ｒｂ＋〜Ｒｔ１ｍ夫々
よりトランジスタ３９１〜３９ｍ夫々のベース電流とし
て供給される電流は極く僅かな割合である。従って、読
出停止状態において、抵抗Ｒ１）＋”Ｒｂｍで消費され
る電力は非常に小さい。
（発明の効果） 上述の如く、本発明になる不揮発性メモリ回路は、読み
出し停止時に消費電流が比較出力手段の定電流源で規制
されるため、読み出し停止時の消費電力が小である。
【図面の簡単な説明】
第１図は本発明の不揮発性メモリ回路の原理ブロック図
、 第２図は本発明の不揮発性メモリ回路の一実施例の回路
図、 第３図は第２図示のアドレスバッファ回路の一図中にＪ
３いて、 １は不揮発性メモリ素子、 ２はアクセス回路、 ４は比較読出手段、 ５は出力手段、 ６は制御手段、 １１．３２はアドレスバッファ回路、 ３０はワードドライバ回路、 ３１はインバータ、 ３８はビットドライバ回路、 ３９はマルチプレクサ回路、 ３９１〜３９ｍ、４０．４１はトランジスタである。 本１９材の原理７゛口・１２図 第１図 侑２図

Claims (1)

  1. 【特許請求の範囲】 マトリクス構成の不揮発性メモリ素子（１）をアクセス
    する複数のワード線（１４＿１〜１４＿ｎ）及び複数の
    ビット線（１８＿１〜１８＿ｍ）のうち、Ｘアドレスの
    値に対応するワード線をローレベル（又はハイレベル）
    として選択し、かつＹアドレスの値に対応するビット線
    をハイレベル（又はローレベル）として選択し、該メモ
    リ素子（１）に記憶された情報を該複数のビット線より
    読み出す不揮発性メモリ回路において、 定電流源（Ｅ＿２、４１、Ｒ＿ｄ）で駆動されており該
    複数のビット線夫々のレベルを基準レベルと比較して該
    複数のビット線より情報の読み出しを行なう比較読出手
    段（４）と、 該比較読出手段（４）で読み出された情報を出力する出
    力手段（５）と、 該情報の読み出し停止を指示する制御信号の入来時に該
    複数のワード線及び複数のビット線を全てハイレベル又
    はハイインピーダンスとし、かつ該出力手段の出力端子
    をハイインピーダンスとする制御手段（５）とを有する
    ことを特徴とする不揮発性メモリ回路。
JP61058714A 1986-03-17 1986-03-17 不揮発性メモリ回路 Pending JPS62214597A (ja)

Priority Applications (5)

Application Number Priority Date Filing Date Title
JP61058714A JPS62214597A (ja) 1986-03-17 1986-03-17 不揮発性メモリ回路
EP87103114A EP0241693B1 (en) 1986-03-17 1987-03-05 Memory device with reduced power consumption
DE8787103114T DE3773247D1 (de) 1986-03-17 1987-03-05 Speicheranordnung mit reduziertem energieverbrauch.
KR1019870002285A KR900008188B1 (ko) 1986-03-17 1987-03-13 불휘발성 메모리 회로
US07/026,899 US4800529A (en) 1986-03-17 1987-03-17 Semiconductive memory device with current control and comparison means to reduce power consumption and increase operating speed

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP61058714A JPS62214597A (ja) 1986-03-17 1986-03-17 不揮発性メモリ回路

Publications (1)

Publication Number Publication Date
JPS62214597A true JPS62214597A (ja) 1987-09-21

Family

ID=13092161

Family Applications (1)

Application Number Title Priority Date Filing Date
JP61058714A Pending JPS62214597A (ja) 1986-03-17 1986-03-17 不揮発性メモリ回路

Country Status (5)

Country Link
US (1) US4800529A (ja)
EP (1) EP0241693B1 (ja)
JP (1) JPS62214597A (ja)
KR (1) KR900008188B1 (ja)
DE (1) DE3773247D1 (ja)

Families Citing this family (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63279498A (ja) * 1987-05-12 1988-11-16 Fujitsu Ltd リ−ド・オンリ・メモリ回路
DE69020214T2 (de) * 1989-04-05 1995-11-09 Mitsubishi Electric Corp Informationskarte.
US5212664A (en) * 1989-04-05 1993-05-18 Mitsubishi Denki Kabushiki Kaisha Information card with dual power detection signals to memory decoder
US5179538A (en) * 1989-06-30 1993-01-12 The Boeing Company Memory system including CMOS memory cells and bipolar sensing circuit
US5185539A (en) * 1990-08-31 1993-02-09 Motorola, Inc. Programmable logic device address buffer/multiplexer/driver
US5737566A (en) * 1993-12-20 1998-04-07 Motorola, Inc. Data processing system having a memory with both a high speed operating mode and a low power operating mode and method therefor
JP3693369B2 (ja) * 1994-08-31 2005-09-07 株式会社 沖マイクロデザイン 不揮発性メモリ
JPH0878433A (ja) * 1994-08-31 1996-03-22 Nec Corp 半導体装置
JP2576425B2 (ja) * 1994-10-27 1997-01-29 日本電気株式会社 強誘電体メモリ装置
KR0179553B1 (ko) * 1995-12-29 1999-04-15 김주용 로오 디코더 및 컬럼 디코더 회로
US5889694A (en) * 1996-03-05 1999-03-30 Shepard; Daniel R. Dual-addressed rectifier storage device
US5673218A (en) 1996-03-05 1997-09-30 Shepard; Daniel R. Dual-addressed rectifier storage device
US5923273A (en) * 1996-11-18 1999-07-13 Crystal Semiconductor Corporation Reduced power FIR filter
US5920499A (en) * 1997-01-02 1999-07-06 United Microelectronics Corp. Method of decoding a diode type read only memory
US6956757B2 (en) * 2000-06-22 2005-10-18 Contour Semiconductor, Inc. Low cost high density rectifier matrix memory
US6940770B2 (en) * 2003-01-21 2005-09-06 Hewlett-Packard Development Company, L.P. Method for precharging word and bit lines for selecting memory cells within a memory array
US7813157B2 (en) * 2007-10-29 2010-10-12 Contour Semiconductor, Inc. Non-linear conductor memory
US20090225621A1 (en) * 2008-03-05 2009-09-10 Shepard Daniel R Split decoder storage array and methods of forming the same
WO2009149061A2 (en) * 2008-06-02 2009-12-10 Contour Semiconductor, Inc. Diode decoder array with non-sequential layout and methods of forming the same
US8325556B2 (en) * 2008-10-07 2012-12-04 Contour Semiconductor, Inc. Sequencing decoder circuit
US10062440B1 (en) * 2017-06-20 2018-08-28 Winbond Electronics Corp. Non-volatile semiconductor memory device and reading method thereof

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4171538A (en) * 1978-01-23 1979-10-16 Rockwell International Corporation Elastic store slip circuit apparatus for preventing read and write operations interference
US4162540A (en) * 1978-03-20 1979-07-24 Fujitsu Limited Clocked memory with delay establisher by drive transistor design
US4195358A (en) * 1978-12-26 1980-03-25 Burroughs Corporation Decoder for a prom
JPS5828679B2 (ja) * 1979-04-25 1983-06-17 富士通株式会社 半導体記憶装置の書込み回路
JPS57117168A (en) * 1981-01-08 1982-07-21 Nec Corp Memory circuit
US4441167A (en) * 1981-12-03 1984-04-03 Raytheon Company Reprogrammable read only memory
EP0085727B1 (de) * 1982-02-06 1986-04-30 Deutsche ITT Industries GmbH Integrierte Komparatorschaltung
US4514829A (en) * 1982-12-30 1985-04-30 International Business Machines Corporation Word line decoder and driver circuits for high density semiconductor memory
JPS6054398A (ja) * 1983-09-02 1985-03-28 Nippon Zeon Co Ltd ポリヌクレオチド合成装置
US4627032A (en) * 1983-11-25 1986-12-02 At&T Bell Laboratories Glitch lockout circuit for memory array
US4599708A (en) * 1983-12-30 1986-07-08 International Business Machines Corporation Method and structure for machine data storage with simultaneous write and read
US4672576A (en) * 1985-07-09 1987-06-09 Motorola, Inc. Programmable read only memory output circuit
US4713797A (en) * 1985-11-25 1987-12-15 Motorola Inc. Current mirror sense amplifier for a non-volatile memory

Also Published As

Publication number Publication date
KR900008188B1 (ko) 1990-11-05
EP0241693B1 (en) 1991-09-25
EP0241693A2 (en) 1987-10-21
US4800529A (en) 1989-01-24
EP0241693A3 (en) 1988-07-27
KR870009395A (ko) 1987-10-26
DE3773247D1 (de) 1991-10-31

Similar Documents

Publication Publication Date Title
JPS62214597A (ja) 不揮発性メモリ回路
KR100381987B1 (ko) 가변임피던스출력버퍼
US4984207A (en) Semiconductor memory device
US3914628A (en) T-T-L driver circuitry
US4932027A (en) Single-level multiplexer
US4349895A (en) Decoder circuit of a semiconductor memory device
US4385370A (en) Decoder circuit
US4665509A (en) Semiconductor memory device comprising address holding flip-flop
US4858183A (en) ECL high speed semiconductor memory and method of accessing stored information therein
EP0019381A1 (en) Semiconductor memory device with address signal level setting
EP0193459B1 (en) Ttl tristate output device
US4195358A (en) Decoder for a prom
US4986666A (en) Semiconductor memory device
US4821234A (en) Semiconductor memory device
EP0090186B1 (en) Complementary logic circuit
US3538348A (en) Sense-write circuits for coupling current mode logic circuits to saturating type memory cells
US5005154A (en) High speed programmable read on memory device formed by bipolar transistors
JPH081754B2 (ja) メモリ回路
EP0256336A2 (en) A programmable logic array
KR860001322B1 (ko) 비손실 메모리 시스템
US4593383A (en) Integated circuit memory
US4635231A (en) Semiconductor memory with constant readout capability
KR910005598B1 (ko) 레벨변환기를 구비한 반도체 메모리 장치
US4570090A (en) High-speed sense amplifier circuit with inhibit capability
JPS5922290A (ja) Ｅｃｌメモリ