JPS63279498A - リ−ド・オンリ・メモリ回路 - Google Patents
リ−ド・オンリ・メモリ回路Info
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- JPS63279498A JPS63279498A JP62115314A JP11531487A JPS63279498A JP S63279498 A JPS63279498 A JP S63279498A JP 62115314 A JP62115314 A JP 62115314A JP 11531487 A JP11531487 A JP 11531487A JP S63279498 A JPS63279498 A JP S63279498A
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- 238000007599 discharging Methods 0.000 claims abstract description 3
- 238000010586 diagram Methods 0.000 description 10
- 230000003111 delayed effect Effects 0.000 description 4
- 239000000969 carrier Substances 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000009825 accumulation Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/12—Bit line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, equalising circuits, for bit lines
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
- G11C17/08—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
- G11C17/14—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
本発明はリード・オンリ・メモリ回路であって、Ｙアド
レスで指定されたビット線以外のビット線の一部又は全
部をディスチャージすることにより、読み出し速度を高
速化する。
レスで指定されたビット線以外のビット線の一部又は全
部をディスチャージすることにより、読み出し速度を高
速化する。
（産業上の利用分野）
本発明はリード・オンリ・メモリ回路に関し、Ｙアドレ
スで指定されたビット線をプリチャージしてＸアドレス
及びＹアドレスで指定されたセルの情報を読み取るリー
ド・オンリ・メモリ回路に関する。
スで指定されたビット線をプリチャージしてＸアドレス
及びＹアドレスで指定されたセルの情報を読み取るリー
ド・オンリ・メモリ回路に関する。
リード・オンリ・メモリ（以下ＦＲＯＭＪという）はＸ
アドレス及びＹアドレスを供給され、Ｙアドレスで指定
されたビット線をプリチャージし、このビット線とＸア
ドレスで指定されたワード線との間のセルがダイオード
で接続されているかどうか、つまりこのビット線がワー
ド線でディスチャージされるかどうかを判定して上記セ
ルの情報を読み取る。これはプ［１グラマプル・リード
・オンリ・メ［す（以Ｔ ｒＰＲＯＭＪという）であっ
ても同様である。
アドレス及びＹアドレスを供給され、Ｙアドレスで指定
されたビット線をプリチャージし、このビット線とＸア
ドレスで指定されたワード線との間のセルがダイオード
で接続されているかどうか、つまりこのビット線がワー
ド線でディスチャージされるかどうかを判定して上記セ
ルの情報を読み取る。これはプ［１グラマプル・リード
・オンリ・メ［す（以Ｔ ｒＰＲＯＭＪという）であっ
ても同様である。
第５図は従来のＦＲＯＭ回路の回路構成図を示す。同図
中、Ｘアドレス回路１０にはアドレスｘｏ〜Ｘｍが入来
し、Ｘアドレス回路１０の出力するアドレスＸｏ ｘｘ
ｍ及び反転されたアドレスの各ビットがデコーダ・ドラ
イバ回路１１に供給される。デコーダ・ドライバ回路１
１を構成するナンド回路ＤＤ＋〜Ｄｒ）η夫々の出力端
子にメモリセルアレイ１２の１フード線１３１〜１３１
夫々が接続されている。
中、Ｘアドレス回路１０にはアドレスｘｏ〜Ｘｍが入来
し、Ｘアドレス回路１０の出力するアドレスＸｏ ｘｘ
ｍ及び反転されたアドレスの各ビットがデコーダ・ドラ
イバ回路１１に供給される。デコーダ・ドライバ回路１
１を構成するナンド回路ＤＤ＋〜Ｄｒ）η夫々の出力端
子にメモリセルアレイ１２の１フード線１３１〜１３１
夫々が接続されている。
Ｙアト１２回路１４にはアドレスＶｏ〜Ｖｍが入来し、
Ｙアト１２回路１４の出力するアドレスＶｏ”Ｖｍ及び
反転されたアドレスの各ビットがマルチプレックス出力
回路１５内に設けられたデコーダ・ドライバ回路１６に
供給される。デコーダ・ドライバ回路１６の出力はマル
チプレックス回路１７に供給される。マルチプレックス
回路１７にはメ［リセルアレイ１２のビット線１８１〜
１８’ＴＩが接続されている。
Ｙアト１２回路１４の出力するアドレスＶｏ”Ｖｍ及び
反転されたアドレスの各ビットがマルチプレックス出力
回路１５内に設けられたデコーダ・ドライバ回路１６に
供給される。デコーダ・ドライバ回路１６の出力はマル
チプレックス回路１７に供給される。マルチプレックス
回路１７にはメ［リセルアレイ１２のビット線１８１〜
１８’ＴＩが接続されている。
アドレスＸｏ ”Ｘｍ、Ｖｏ ”ｙｍによってメモリレ
ルアレイ１２で指定されたメモリセルのデータはマルチ
プレックス回路１７から出力回路１９に供給され、端子
２０を介して出力される。
ルアレイ１２で指定されたメモリセルのデータはマルチ
プレックス回路１７から出力回路１９に供給され、端子
２０を介して出力される。
第６図に示す如く、メモリセルアレイ１２内のワード線
１３１に接続された全セルＳｎ〜Ｓ１ηが未書込状態で
あり、ワード線１３２に接続された全セル３２１〜５２
Ｔｌが全て書込状態であるものとする。ここで、セルＳ
１１を選択するとセルＳｕが未古込状態であるためビッ
ト線１８＋はＨレベル（＝ ２．２Ｖ）にチャージアッ
プされる。そして次にセルＳｚ？を選択すると、ビット
線１８１はＨレベルにチャージアップされたままでディ
スチャージされない。またセルＳＩ２は未書込み状態で
あるため１−ルベルとなる。同様にしてセル８１３〜５
ＩＴＩを順次選択すると、ビット線１８３〜１８Ｔｌは
全て１ルベルとなる。
１３１に接続された全セルＳｎ〜Ｓ１ηが未書込状態で
あり、ワード線１３２に接続された全セル３２１〜５２
Ｔｌが全て書込状態であるものとする。ここで、セルＳ
１１を選択するとセルＳｕが未古込状態であるためビッ
ト線１８＋はＨレベル（＝ ２．２Ｖ）にチャージアッ
プされる。そして次にセルＳｚ？を選択すると、ビット
線１８１はＨレベルにチャージアップされたままでディ
スチャージされない。またセルＳＩ２は未書込み状態で
あるため１−ルベルとなる。同様にしてセル８１３〜５
ＩＴＩを順次選択すると、ビット線１８３〜１８Ｔｌは
全て１ルベルとなる。
この後、アドレスｘｏ−ｘｍの値が変化し、ＸＯ，Ｘ、
を共にＭｙとしてセル８３１を選択しようとした際に、
第７図（△）に示すアドレスＸｏの立上がりより第７図
（Ｂ）に示すアドレス×１の立上がりが遅れるアドレス
・スキューが発生すると、アドレス・スキュー期間Ｔ＋
においてデコーダ・ドライバ回路１１内の例えばプント
回路ＤＤ２出力がＬレベルとなり、書込状態のセル８２
１〜５２Ｔｌが過渡的に導通する。第７図（Ｃ）。
を共にＭｙとしてセル８３１を選択しようとした際に、
第７図（△）に示すアドレスＸｏの立上がりより第７図
（Ｂ）に示すアドレス×１の立上がりが遅れるアドレス
・スキューが発生すると、アドレス・スキュー期間Ｔ＋
においてデコーダ・ドライバ回路１１内の例えばプント
回路ＤＤ２出力がＬレベルとなり、書込状態のセル８２
１〜５２Ｔｌが過渡的に導通する。第７図（Ｃ）。
（Ｄ）、（Ｅ）夫々はナンド回路ＤＤ＋ 、’ ＤＩ）
３ 。
３ 。
ＤＤ２夫々の出力波形を示す。
上記セル８２１〜Ｓｚｎが過渡的に導通すると、第８図
に示す如くセル８２１〜５２Ｔｌ夫々のＮ−エピタキシ
ャル層に多くの少数キャリアが蓄積される。この後ワー
ド線１３２をプリチャージするためには上記蓄積された
キャリアを消滅させなければならないためにワード＄２
１３２の立上がりが第７図（Ｅ）の破線に示す如く時間
ｔ ｄ ｗだけｄれてしまう。従ってビット線１８１の
信号波形は第７図（Ｆ）の破線に示す如く立上がりが遅
れ、端子２０の出力信号波形は第７図（Ｇ）の破線に示
す如く立下がりが遅れる。なお、第７図（Ｅ）。
に示す如くセル８２１〜５２Ｔｌ夫々のＮ−エピタキシ
ャル層に多くの少数キャリアが蓄積される。この後ワー
ド線１３２をプリチャージするためには上記蓄積された
キャリアを消滅させなければならないためにワード＄２
１３２の立上がりが第７図（Ｅ）の破線に示す如く時間
ｔ ｄ ｗだけｄれてしまう。従ってビット線１８１の
信号波形は第７図（Ｆ）の破線に示す如く立上がりが遅
れ、端子２０の出力信号波形は第７図（Ｇ）の破線に示
す如く立下がりが遅れる。なお、第７図（Ｅ）。
（Ｆ）、（Ｇ）夫々の実線は過渡的に導通するセルの数
が少ない場合の信号波形を示す。
が少ない場合の信号波形を示す。
このように、過渡的に導通するセルの数が多くなるとＰ
ＲＯＭの読み出し速度が遅くなるという問題点があった
。
ＲＯＭの読み出し速度が遅くなるという問題点があった
。
本発明は、上記の点に鑑みてなされたものであり、高速
読み出しが可能なリード・オンリ・メモリ回路を提供す
ることを目的とする。
読み出しが可能なリード・オンリ・メモリ回路を提供す
ることを目的とする。
本発明のリード・オンリ・メモリ回路は、Ｙアドレスの
一部又は全部を供給され、メモリセルアレイ（１２）の
ビット線（１８１〜１８１）のうらＹアドレスで指定さ
れたビット線以外のビット線の一部又は全部をディスチ
ャージするディスヂャージ回路（３０，４０）を有する
。
一部又は全部を供給され、メモリセルアレイ（１２）の
ビット線（１８１〜１８１）のうらＹアドレスで指定さ
れたビット線以外のビット線の一部又は全部をディスチ
ャージするディスヂャージ回路（３０，４０）を有する
。
本発明回路においては、ビット線（１８１〜１８１）の
うち例えばビット線（１８＋）がプリチャージされたと
き、ディスチャージ回路（３０゜４０）によってビット
線（１８＋）以外のビット線（１８２〜１８Ｔｌ＞の全
部又は一部がディスチャージされる。このため、アドレ
ス・スキューの発生により過渡的に導通するセルの数が
減少し、そのｄ延が短かくなる。
うち例えばビット線（１８＋）がプリチャージされたと
き、ディスチャージ回路（３０゜４０）によってビット
線（１８＋）以外のビット線（１８２〜１８Ｔｌ＞の全
部又は一部がディスチャージされる。このため、アドレ
ス・スキューの発生により過渡的に導通するセルの数が
減少し、そのｄ延が短かくなる。
第１図は本発明のリード・オンリ・メモリ１路の一実施
例の回路構成図を示す。このメ［り回路はＦＲＯＭであ
る。同図中、第５図と同一部分には同一符号を付し、そ
の説明を省略する。
例の回路構成図を示す。このメ［り回路はＦＲＯＭであ
る。同図中、第５図と同一部分には同一符号を付し、そ
の説明を省略する。
第１図中、Ｘアドレス回路１０にはアドレスＸｏ−ｘｍ
が入来し、Ｙアト９２回路１４にはアドレスＶｏ−Ｖｍ
が入来するが、ここでは便宜上、ｍを１としてアドレス
ＸＯ＋ Ｘ＋ ＊ ＶＯ，’ｌ／Ｉを図示している。
が入来し、Ｙアト９２回路１４にはアドレスＶｏ−Ｖｍ
が入来するが、ここでは便宜上、ｍを１としてアドレス
ＸＯ＋ Ｘ＋ ＊ ＶＯ，’ｌ／Ｉを図示している。
Ｙアト９２回路１４のアドレスｙ。が入来するインバー
タ１４ａの出力信号はデコーダ・ドライバ回路１６のア
ンド回路ＤＥ＋ 、ＤＥ２に供給されると共にディスチ
ャージ回路３０のインバータＤＣ＋に供給される。イン
バータ１４ａの出力が入来するインバータ１４ｂの出力
信号はアンド回路ＤＥ３ 、ＤＥ４に供給されると共に
ディスチャージ回路３０のインバータＤＣ２に供給され
る。
タ１４ａの出力信号はデコーダ・ドライバ回路１６のア
ンド回路ＤＥ＋ 、ＤＥ２に供給されると共にディスチ
ャージ回路３０のインバータＤＣ＋に供給される。イン
バータ１４ａの出力が入来するインバータ１４ｂの出力
信号はアンド回路ＤＥ３ 、ＤＥ４に供給されると共に
ディスチャージ回路３０のインバータＤＣ２に供給され
る。
また、Ｙアト９２回路１４のアドレスＶ＋が入来するイ
ンバータ１４Ｇの出力信号はデコーダ・ドライバ回路１
６のアンド回路ＤＥ２ 、ＤＥ４に供給されると共にデ
ィスチャージ回路３０のインバータＤＣ３に供給される
。インバータ１４Ｃの出力が入来するインバータ１４ｄ
の出力信号はアンド回路ＤＥ＋ 、ＤＥｔに供給される
と共にディスチャージ回路３０のインバータＤＣ４に供
給される。
ンバータ１４Ｇの出力信号はデコーダ・ドライバ回路１
６のアンド回路ＤＥ２ 、ＤＥ４に供給されると共にデ
ィスチャージ回路３０のインバータＤＣ３に供給される
。インバータ１４Ｃの出力が入来するインバータ１４ｄ
の出力信号はアンド回路ＤＥ＋ 、ＤＥｔに供給される
と共にディスチャージ回路３０のインバータＤＣ４に供
給される。
ディスチャージ回路３０は、インバータＤＣ＋〜ＤＣ４
夫々の出力端子に接続されたディスチャージ線３１１〜
３１４がビット線１８１〜１８４夫々まで延在されてい
る。ビット線１８３，１８４夫々はダイオードＤＩ３．
ＤＩ４夫々を介してディスチャージ線３１１に接続され
、ビット線１８１゜１８２夫々はダイオードＤ２１．Ｄ
Ｚ！夫々を介してディスチャージ線３１２に接続され、
ビット線１８１．１８３夫々はダイオードＤ３１．０３
２夫々を介してディスチャージ線３１３に接続され、ビ
ット線１８２，１８４夫々はダイオードＤ４２゜０４４
夫々を介してディスチャージ線３１４に接続されている
。
夫々の出力端子に接続されたディスチャージ線３１１〜
３１４がビット線１８１〜１８４夫々まで延在されてい
る。ビット線１８３，１８４夫々はダイオードＤＩ３．
ＤＩ４夫々を介してディスチャージ線３１１に接続され
、ビット線１８１゜１８２夫々はダイオードＤ２１．Ｄ
Ｚ！夫々を介してディスチャージ線３１２に接続され、
ビット線１８１．１８３夫々はダイオードＤ３１．０３
２夫々を介してディスチャージ線３１３に接続され、ビ
ット線１８２，１８４夫々はダイオードＤ４２゜０４４
夫々を介してディスチャージ線３１４に接続されている
。
ここで、メモリセルアレイ１２のセルＳｎを選択するた
めにアドレスｙ。＋’ｉ’＋が夫々Ｗ Ｑ Ｖ。
めにアドレスｙ。＋’ｉ’＋が夫々Ｗ Ｑ Ｖ。
ｖｌｖとなる。これによって、デコーダ・ドライバ回路
１６のうちのアンド回路ＤＥ＋のみがＨレベルとなり、
マルチプレツクス回路１５の抵抗Ｒ１を介してビット線
１８１がプリチャージされ、ビット線１８１の電位は第
２図（Ａ）に示す如くＨレベル（＝ ２．２Ｖ）となる
。このとき、インバータ１４ａ、１４ｄ夫々の出力がＨ
レベルでインバータ１４ｂ、１４Ｃ夫々の出力がＬレベ
ルであるので、ディスチャージ回路３０のディスチャー
ジ線３１＋ 、３１４がＬレベルとなり、ダイオード帽
３ 、 ＤＩ４ 、 Ｄ４２．０４４夫々を介してビッ
ト線１８２〜１８４がディスチャージされ約１．２■と
される。また、ディスチャージ線３１２．３１３はＨレ
ベルであるので選択されたセルＳｎのビット線１８１は
Ｈレベル（＝約２．２Ｖ）を維持する。
１６のうちのアンド回路ＤＥ＋のみがＨレベルとなり、
マルチプレツクス回路１５の抵抗Ｒ１を介してビット線
１８１がプリチャージされ、ビット線１８１の電位は第
２図（Ａ）に示す如くＨレベル（＝ ２．２Ｖ）となる
。このとき、インバータ１４ａ、１４ｄ夫々の出力がＨ
レベルでインバータ１４ｂ、１４Ｃ夫々の出力がＬレベ
ルであるので、ディスチャージ回路３０のディスチャー
ジ線３１＋ 、３１４がＬレベルとなり、ダイオード帽
３ 、 ＤＩ４ 、 Ｄ４２．０４４夫々を介してビッ
ト線１８２〜１８４がディスチャージされ約１．２■と
される。また、ディスチャージ線３１２．３１３はＨレ
ベルであるので選択されたセルＳｎのビット線１８１は
Ｈレベル（＝約２．２Ｖ）を維持する。
なお、第２図（Ｂ）、（Ｃ）夫々はディスチャージ線３
１３．３１４夫々の信号波形を示し、第２図（Ｄ）はア
ドレスｙｏの波形を示している。
１３．３１４夫々の信号波形を示し、第２図（Ｄ）はア
ドレスｙｏの波形を示している。
次に時刻ｔ１においてアドレスｙ。が１１７となってセ
ル８１２を選択すると、アンド回路ＤＥ２出力がＨレベ
ルとなってビット線１８２がプリチャージされ、ディス
チャージ線３１＋ 、３１３夫々がＬレベルとなってビ
ット線１８１，１８３゜１８４夫々が約１．２Ｖにディ
スチャージされる。
ル８１２を選択すると、アンド回路ＤＥ２出力がＨレベ
ルとなってビット線１８２がプリチャージされ、ディス
チャージ線３１＋ 、３１３夫々がＬレベルとなってビ
ット線１８１，１８３゜１８４夫々が約１．２Ｖにディ
スチャージされる。
同様にしてセルＳ１３を選択するとぎはビット線１８３
以外の全てのビット線がディスチャージされ、セルＳ１
４を選択するときはビット線１８４以外の全てのビット
線がディスチャージされる・ところで、ディスチャージ
線３１１〜３１４でディスチャージされた場合のビット
線１８＋〜１８４の電位は、例えば書込状態のセル３２
１が選択されたときＬレベルとなるビット線１８１の電
位的１．２ｖと同一とされている。これは第３図に実線
で示す如く １２Ｖから２．２Ｖまでの立上がり１１．
１間に対して、１．２Ｖ−ΔＶから２．２Ｖまでの立上
がり時間がΔｔだけ長くなるので、このための遅延を防
止するためである。
以外の全てのビット線がディスチャージされ、セルＳ１
４を選択するときはビット線１８４以外の全てのビット
線がディスチャージされる・ところで、ディスチャージ
線３１１〜３１４でディスチャージされた場合のビット
線１８＋〜１８４の電位は、例えば書込状態のセル３２
１が選択されたときＬレベルとなるビット線１８１の電
位的１．２ｖと同一とされている。これは第３図に実線
で示す如く １２Ｖから２．２Ｖまでの立上がり１１．
１間に対して、１．２Ｖ−ΔＶから２．２Ｖまでの立上
がり時間がΔｔだけ長くなるので、このための遅延を防
止するためである。
このようにディスチャージ回路３０によって選択された
セルが接続されたビット線以外の全ビット線がディスチ
ャージされるため、アドレス・スキューが発生しても過
渡的に導通する書込状態のセルは多くても１個であり、
その遅延は極く僅かであり、読み出し速度の高速化が可
能となる。
セルが接続されたビット線以外の全ビット線がディスチ
ャージされるため、アドレス・スキューが発生しても過
渡的に導通する書込状態のセルは多くても１個であり、
その遅延は極く僅かであり、読み出し速度の高速化が可
能となる。
第４図は本発明回路の変形例の回路構成図を示す。同図
中、第１図と同一部分には同一符号を付し、その説明を
省略する。
中、第１図と同一部分には同一符号を付し、その説明を
省略する。
第４図中、ディスチャージ回路４０はＹアドレス回路１
４のインバータ１４ａ、１４ｂ夫々の出力信号を供給さ
れるインバータＤＣ＋ 、ＤＣ２と、ディスチャージ線
３１＋ 、３１２と、ビット線１８３．１８４夫々をデ
ィスチャージ線３１＋に接続するダイオードＤＩ３．Ｄ
Ｉ４と、ビット線１８１゜１８２夫々をディスチャージ
線３１２に接続するダイオードＤ２＋、Ｄ２２とより構
成されている。
４のインバータ１４ａ、１４ｂ夫々の出力信号を供給さ
れるインバータＤＣ＋ 、ＤＣ２と、ディスチャージ線
３１＋ 、３１２と、ビット線１８３．１８４夫々をデ
ィスチャージ線３１＋に接続するダイオードＤＩ３．Ｄ
Ｉ４と、ビット線１８１゜１８２夫々をディスチャージ
線３１２に接続するダイオードＤ２＋、Ｄ２２とより構
成されている。
この変形例ではアドレスｙＯが？ Ｑ Ｖでビット線１
８１又は１８２に接続されたセルが選択されるときビッ
ト線１８３及び１８４が１イスチヤージ線３１１によっ
てディスチャージされる。また、アドレスｙ。が７１７
でビット８１８３又は１８４に接続されたセルが選択さ
れるときビット線１８１及び１８２がディスチャージ線
３１２によってディスチャージされる。
８１又は１８２に接続されたセルが選択されるときビッ
ト線１８３及び１８４が１イスチヤージ線３１１によっ
てディスチャージされる。また、アドレスｙ。が７１７
でビット８１８３又は１８４に接続されたセルが選択さ
れるときビット線１８１及び１８２がディスチャージ線
３１２によってディスチャージされる。
この場合には、アドレス・スキューの発生により過渡的
に導通ずる書込状態のセルは最大ｎ／２個（ｎは単一の
ワード線に接続されたセルの個数）であり、過渡的に導
通ずるセルの個数が減少するため、その遅延が短縮され
読み出し速度を第１図に示す回路はどではないにしても
従来に比して高速化できる。この実施例ではディスチャ
ージ回路４０が第１図のディスチャージ回路３０に比し
て簡単である。
に導通ずる書込状態のセルは最大ｎ／２個（ｎは単一の
ワード線に接続されたセルの個数）であり、過渡的に導
通ずるセルの個数が減少するため、その遅延が短縮され
読み出し速度を第１図に示す回路はどではないにしても
従来に比して高速化できる。この実施例ではディスチャ
ージ回路４０が第１図のディスチャージ回路３０に比し
て簡単である。
ｔｌお、第４図に示す変形例ではアドレスｙｏ及びその
反転されたアドレスでのみディスチャージ回路４０を動
作させているが、ＹアドレスＶｏ〜Ｖｍのうち任意の数
ビットのアドレス及びその反転されたアドレスでディス
チャージ回路を動作させるよう構成しても良く、上記実
施例及び変形例に限定されない。
反転されたアドレスでのみディスチャージ回路４０を動
作させているが、ＹアドレスＶｏ〜Ｖｍのうち任意の数
ビットのアドレス及びその反転されたアドレスでディス
チャージ回路を動作させるよう構成しても良く、上記実
施例及び変形例に限定されない。
（発明の効果）
上述の如く、本発明のリード・オンリ・メモリ回路によ
れば、アドレス・スキューの発生により過渡的に導通す
るセルの数が減少し、その遅延が短かくなり、読み出し
速度が高速化し、実用上きわめて有用である。
れば、アドレス・スキューの発生により過渡的に導通す
るセルの数が減少し、その遅延が短かくなり、読み出し
速度が高速化し、実用上きわめて有用である。
第１図は本発明のリード・オンリ・メモリ回路の一実施
例の回路構成図、 第２図は第１図の回路各部の信号波形図、第３図は信号
の立上がりの遅延を説明するための図、 第４図は本発明回路の変形例の回路構成図、第５図は従
来回路の一例の回路構成図、第６図は第５図の回路の一
部の回路構成図、第７図は第５図及び第６図に示す回路
各部の信号波形図、 第８図はキャリアの蓄積を説明するための図である。 図面中、 １０はＸアドレス回路、 １１．１６はデコーダ・ドライバ回路、１２はメモリセ
ルアレイ、 １３１〜１３１はワード線、 １４はＹアドレス回路、 １４ａ〜１４ｄ、ＤＣ＋ 〜ＤＣ４はインバータ、１７
はマルチプレックス回路、 １８１〜１８１はビット線、 １つは出力回路、 ３０．４０はゲイスチャージ回路である。 ＩＡＩ ｃ、−ＨＬ１８、 、 −２２１／
ｉ□ｖτ１ 第１図の回路各舒のイ言号５皮形図 第２ 図 第３図 ９Ｌ未回路の回了各構へ図 第５図 第５図の回路の一部の回了各構成図 第６図
例の回路構成図、 第２図は第１図の回路各部の信号波形図、第３図は信号
の立上がりの遅延を説明するための図、 第４図は本発明回路の変形例の回路構成図、第５図は従
来回路の一例の回路構成図、第６図は第５図の回路の一
部の回路構成図、第７図は第５図及び第６図に示す回路
各部の信号波形図、 第８図はキャリアの蓄積を説明するための図である。 図面中、 １０はＸアドレス回路、 １１．１６はデコーダ・ドライバ回路、１２はメモリセ
ルアレイ、 １３１〜１３１はワード線、 １４はＹアドレス回路、 １４ａ〜１４ｄ、ＤＣ＋ 〜ＤＣ４はインバータ、１７
はマルチプレックス回路、 １８１〜１８１はビット線、 １つは出力回路、 ３０．４０はゲイスチャージ回路である。 ＩＡＩ ｃ、−ＨＬ１８、 、 −２２１／
ｉ□ｖτ１ 第１図の回路各舒のイ言号５皮形図 第２ 図 第３図 ９Ｌ未回路の回了各構へ図 第５図 第５図の回路の一部の回了各構成図 第６図
Claims (1)
- 【特許請求の範囲】 Ｘアドレス及びＹアドレスを供給され、メモリセルア
レイ（１２）のビット線（１８＿１〜１８＿ｎ）のうち
該Ｙアドレスで指定されたビット線をプリチャージし、
該Ｙアドレスで指定されたビット線と該メモリセルアレ
イ（１２）のワード線（１３＿１〜１３＿ｎ）のうち該
Ｘアドレスで指定されたワード線との間のセルを選択し
てその情報を読み取るリード・オンリ・メモリ回路にお
いて、 該Ｙアドレスの一部又は全部を供給され、該メモリセル
アレイ（１２）のビット線（１８＿１〜１８＿ｎ）のう
ち該Ｙアドレスで指定されたビット線以外のビット線の
一部又は全部をディスチャージするディスチャージ回路
（３０、４０）を有することを特徴とするリード・オン
リ・メモリ回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62115314A JPS63279498A (ja) | 1987-05-12 | 1987-05-12 | リ−ド・オンリ・メモリ回路 |
| US07/190,447 US4920516A (en) | 1987-05-12 | 1988-05-05 | Read only memory circuit having a precharged selected bit line |
| EP88107527A EP0291025B1 (en) | 1987-05-12 | 1988-05-10 | Read only memory circuit |
| DE88107527T DE3883064T2 (de) | 1987-05-12 | 1988-05-10 | Festwertspeicherschaltung. |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62115314A JPS63279498A (ja) | 1987-05-12 | 1987-05-12 | リ−ド・オンリ・メモリ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63279498A true JPS63279498A (ja) | 1988-11-16 |
Family
ID=14659548
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62115314A Pending JPS63279498A (ja) | 1987-05-12 | 1987-05-12 | リ−ド・オンリ・メモリ回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4920516A (ja) |
| EP (1) | EP0291025B1 (ja) |
| JP (1) | JPS63279498A (ja) |
| DE (1) | DE3883064T2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01303696A (ja) * | 1988-06-01 | 1989-12-07 | Nec Corp | 読出専用半導体記憶装置 |
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| JP3123968B2 (ja) * | 1998-02-04 | 2001-01-15 | 九州日本電気株式会社 | 半導体記憶装置 |
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| US7813157B2 (en) * | 2007-10-29 | 2010-10-12 | Contour Semiconductor, Inc. | Non-linear conductor memory |
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| US20090296445A1 (en) * | 2008-06-02 | 2009-12-03 | Shepard Daniel R | Diode decoder array with non-sequential layout and methods of forming the same |
| US8325556B2 (en) * | 2008-10-07 | 2012-12-04 | Contour Semiconductor, Inc. | Sequencing decoder circuit |
Family Cites Families (5)
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|---|---|---|---|---|
| JPS60224198A (ja) * | 1984-04-23 | 1985-11-08 | Nec Corp | プログラマブル半導体集積回路 |
| DE3586736T2 (de) * | 1984-10-11 | 1993-02-18 | Hitachi Ltd | Halbleiterspeicher. |
| US4651302A (en) * | 1984-11-23 | 1987-03-17 | International Business Machines Corporation | Read only memory including an isolation network connected between the array of memory cells and the output sense amplifier whereby reading speed is enhanced |
| JPS62214597A (ja) * | 1986-03-17 | 1987-09-21 | Fujitsu Ltd | 不揮発性メモリ回路 |
| US4819212A (en) * | 1986-05-31 | 1989-04-04 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory device with readout test circuitry |
-
1987
- 1987-05-12 JP JP62115314A patent/JPS63279498A/ja active Pending
-
1988
- 1988-05-05 US US07/190,447 patent/US4920516A/en not_active Expired - Fee Related
- 1988-05-10 DE DE88107527T patent/DE3883064T2/de not_active Expired - Fee Related
- 1988-05-10 EP EP88107527A patent/EP0291025B1/en not_active Expired - Lifetime
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01303696A (ja) * | 1988-06-01 | 1989-12-07 | Nec Corp | 読出専用半導体記憶装置 |
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|---|---|
| DE3883064D1 (de) | 1993-09-16 |
| EP0291025A3 (en) | 1990-08-01 |
| EP0291025A2 (en) | 1988-11-17 |
| US4920516A (en) | 1990-04-24 |
| EP0291025B1 (en) | 1993-08-11 |
| DE3883064T2 (de) | 1994-03-10 |
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