KR970016962A - 반도체 메모리 시스템, 프로그래머블 어레이 및 액세스 시간 감소 방법 및 시스템 - Google Patents

반도체 메모리 시스템, 프로그래머블 어레이 및 액세스 시간 감소 방법 및 시스템 Download PDF

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래이 케이저 3세 프랭크
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제프리 엘. 포만
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Abstract

분리 논리 비트 라인 및 인터리브된 프리-차지/엑세스 사이클을 갖는 메모리 시스템이 제공된다. 비트 라인 액세스 회로는 논리 비트 라인당 다수의 전도체를 지원하며, 액세스 사이클전에 전도체를 프리-차지한다. 하나의 논리 비트 라인에 대한 액세스 사이클은 액세스 사이클에 의해 다른 논리 비트 라인에 대한 프리-차지 사이클과 동시에 수행된다. 제거된 메모리 셀에 대해 가상 판독이 제공된다. 메모리 시스템은 이 메모리 시스템을 거쳐 분산된 메모리 셀을 갖는 프로그램 가능한 게이트 어레이에서, 각각의 프로그램 가능한 자원을 프로그래밍하기 위해 사용될 수 있다.

Description

반도체 메모리 시스템, 프로그래머블 어레이 및 액세스 시간 감소 방법 및 시스템
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제2도는 본 발명의 원리에 따른 각 두개의 논리 비트 라인의 두개의 전도체에 대한 비트 라인 액세스 회로를 도시한 도면.
제3도는 SRAM셀에 접속된 상부 및 하부 전도체를 갖는 본 발명의 단순화된 비트 라인 액세스 회로를 도시한 도면.

Claims (55)

  1. 반도체 메모리 시스템(a semiconductor memory system)에 있어서, 상기 반도체 메모리 시스템은 : 제1전도체(a first conductor)를 구비하며, 이 제1전도체에 접속되는 제1다수의 메모리 셀(a first plurality of memory cells)과; 제2전도체(a second conductor)를 구비하며, 이 제2전도체에 접속되는 제2다수의 메모리 셀(a second plurality of memory cells)로서, 상기 제1 및 제2전도체는 제1논리 비트 라인(a first logical bit line)(A)과 대응하는, 상기 제2다수의 메모리 셀과; 상기 제1 및 제2전도체를 공통으로 하는 기록 데이타 노드(a write data node)로서, 상기 제1 및 제2다수의 메모리 셀중 선택된 메모리 셀에 데이타 비트(a data bit)를 기록하기 위해, 공통 전압 레벨(a common voltage level)이 기록 데이타 노드로부터 제1 및 제2전도체로 인가되는, 상기 기록 데이타 노드를 포함하는 반도체 메모리 시스템.
  2. 제1항에 있어서, 상기 기록 데이타 노드는 판독-기록 데이타 노드(a read-write data node)를 포함하며, 상기 반도체 메모리 시스템은 : 상기 제1 및 제2전도체로 액세스하기에 앞서, 상기 전도체로 프리-차지 전압 레벨(a pre-charge voltage level)을 인가하기 위해, 상기 전도체와 선택적으로 접속이 가능한 프리-차지 전압 소스(a pre-charge voltage source)와; 상기 제1 및 제2전도체에 접속되는 입력(inputs) 및 상기 판독-기록 데이타 노드에 대한 출력(an output)을 가지는 센스 회로(a sense circuit)로서, 상기 제1 및 제2다수의 메모리 셀중 선택된 메모리 셀의 상태는 상기 프리-차지 전압 레벨에 기초한 판독 액세스(a read access) 동안 상기 센스 회로에 의해 결정될 수 있는, 상기 센스 회로를 더 포함하는 반도체 메모리 시스템.
  3. 제2항에 있어서, 상기 반도체 메모리 시스템은 : 상기 제1전도체를 상기 판독-기록 데이타 노드로부터 선택적으로 분리하기 위한, 상기 제1전도체 및 상기 판독-기록 데이타 노드 사이에 접속된 제1프로그래머블 엘리먼트(a first programmable element)와; 상기 제2전도체를 상기 판독-기록데이타 노드로부터 선택적으로 분리하기 위한, 상기 제2전도체 및 상기 판독-기록 데이타 노드 사이에 접속된 제2프로그래머블 엘리먼트(a second programmable element)를 더 포함하는 반도체 메모리 시스템.
  4. 제3항에 있어서, 상기 반도체 메모리 시스템은 : 상기 센스 회로의 출력에 접속된 제1입력 및 상기 판독-기록 데이타 노드에 접속된 제2입력을 가지고, 공통 노드(a common node)에 접속된 출력을 더 가지는 프로그래머블 멀티플렉서(a programmable multiplexer)로서, 상기 공통 노드는 상기 제1 및 제2프로그래머블 엘리먼트와 상기 판독-기록 데이타 노드 사이에 존재하는, 상기 프로그래머블 멀티플렉서와; 상기 공통 노드와 상기 판독-기록 데이타 노드 사이에 접속된 제3프로그래머블 엘리먼트를 더 포함하되, 기록 액세스(a write access) 동안, 상기 멀티플렉서는 상기 판독-기록 데이타 노드로부터의 신호를 전송하고, 상기 제1 및 제2프로그래머블 엘리먼트는 도통되도록 프로그램되고, 상기 제3프로그래머블 엘리먼트는 도통되지 않도록 프로그램되며, 이로 인해, 데이타 비트를 상기 제1 및 제2전도체에 제공하며, 상기 판독 액세스 동안, 상기 멀티플렉서는 상기 센스 회로로부터의 신호를 전송하고, 상기 제1 및 제2프로그래머블 엘리먼트는 도통되지 않도록 프로그램되고, 상기 제3프로그래머블 엘리먼트는 도통되도록 프로그램되며, 이로 인해, 상기 제1 및 제2다수의 메모리 셀중 선택된 메모리 셀의 센싱된 상태를 상기 판독-기록 데이타 노드로 제공하는 반도체 메모리 시스템.
  5. 제4항에 있어서, 상기 반도체 메모리 시스템은 : 상기 프로그래머블 멀티플렉서 및 상기 공통 노드의 출력 사이에 접속된 제1버퍼/인버터(a first buffer/inverter)와; 상기 공통 노드 및 상기 제1 및 제2프로그래민블 엘리먼트 사이에 접속된 적어도 하나의 제2버퍼/인버터(at least one second buffer/inverter)를 더 포함하는 반도체 메모리 시스템.
  6. 제5항에 있어서, 상기 적어도 하나의 제2버퍼/인버터는 두개의 버퍼/인버터를 포함하고, 상기 두개의 버퍼/인버터중 하나의 버퍼/인버터는 상기 제1프로그래머블 엘리먼트 및 상기 공통 노드 사이에 접속되며, 상기 두개의 버퍼/인버터중 다른 하나는 상기 제2프로그래블 엘리먼트 및 상기 공통 노드 사이에 접속되는 반도체 메모리 시스템.
  7. 제2항에 있어서, 상기 센스 회로는 NAND, AND, NOR 및 OR로 구성되는 게이트 그룹중 하나의 게이트를 포함하는 반도체 메모리 시스템.
  8. 제2항에 있어서, 상기 프리-차지 전압 레벨은 실질적으로 비-접지(non-ground) 전압 레벨을 포함하고, 상기 제1 및 제2다수의 메모리 셀은 제1 또는 제2상태(a first or second state)로 프로그램 가능하며, 상기 제1 및 제2상태중 하나는, 상기 판독 액세스 동안, 셀 선택상에서, 디스차지 경로(a discharge path)를 각각의 상기 제1 및 제2전도체상에 존재하는 상기 프리-차지 전압 레벨에 제공하는 반도체 메모리 시스템.
  9. 제8항에 있어서, 상기 센스 회로는 NAND게이트 또는 AND게이트를 포함하는 반도체 메모리 시스템.
  10. 제2항에 있어서, 상기 프리-차지 전압 레벨은 실질적으로 접지 전압 레벨을 포함하고, 상기 제1 및 제2다수의 메모리 셀은 제1 또는 제2상태(a first or second state)로 프로그램 가능하며, 상기 제1 및 제2상태 중 하나는, 상기 판독 액세스 동안, 셀 선택상에서, 판독 전압 레벨을 각각의 상기 제1 또는 제2전도체상에 제공하는 반도체 메모리 시스템.
  11. 제10항에 있어서, 상기 센스 회로는 NOR게이트 또는 OR게이트를 포함하는 반도체 메모리 시스템.
  12. 제2항에 있어서, 상기 반도체 메모리 시스템은 : 제3전도체(a third conductor)를 구비하고, 이 전도체에 접속되는 제3다수의 메모리 셀(a third plurality of memory cells)과; 제4전도체(a fourth conductor)를 구비하고 이 전도체에 접속되는 제4다수의 메모리 셀(a fourth plurality of memory cells)로서, 상기 제3 및 제4전도체는 제2논리 비트 라인(8)에 대응하는 상기 제4전도체를 더 포함하되, 상기 판독-기록 데이타 노드는 제1, 제2, 제3 및 제4전도체에 공통이고, 상기 공통 전압 레벨은, 상기 판독-기록 데이타 노드로부터, 데이타 비트를 상기 제1 및 제2다수의 메모리 셀중의 선택된 메모리 셀에 기록하기 위해, 상기 제1 및 제2전도체로 동시에 인가되거나, 데이타 비트를 상기 제3 및 제4다수의 메모리 셀중 선택된 메모리 셀에 기록하기 위해, 상기 제3 및 제4전도체로 동시에 인가되며, 상기 프리-차지 전압 소스는 프리-차지 전압 레벨을 상기 제3 및 제4전도체에 인가하기 위해, 상기 제3 및 제4전도체에 선택적으로 접속가능한 반도체 메모리 시스템.
  13. 제12항에 있어서, 상기 센스 회로는 상기 젠3 및 제4전도체에 접속되는 입력을 가져서, 상기 제1 및 제2다수의 메모리 셀중 선택된 메모리 셀의 상태가 상기 판독 액세스전의 상기 제1 및 제2전도체 및 상기 판독 액세스 동안 상기 제3 및 제4전도체로 인가되는 프리-차지 전압 레벨에 기초한 상기 판독 액세스 동안 상기 센스 회로에 의해 결정될 수 있는 반도체 메모리 시스템.
  14. 프로그래머블 어레이(a programmable array)에 있어서, 상기 프로그래머블 어레이는 제1항에 제시된 반도체 메모리 시스템에 의해 제어되는 다수의 프로그래머블 자원(a plurality of programmable resources)을 갖는 프로그래머블 어레이.
  15. 제14항에 있어서, 상기 제1 및 제2다수의 메모리 셀은 SRAM셀을 포함하는 프로그래머블 어레이.
  16. 반도체 메모리 시스템에 있어서, 상기 반도체 메모리 시스템은 : 적어도 하나의 제1비트 라인(A)을 구비하며, 이에 접속되는 제1다수의 메모리 셀과; 적어도 하나의 제2비트 라인(B)을 구비하며, 이에 접속되는 제2다수의 메모리 셀과; 사전설정된 전압 레벨을 인가하기 위한 상기 적어도 하나의 제1비트 라인 및 상기 적어도 하나의 제2비트 라인에 선택적으로 접속가능한 전압 소스(a voltage source)와; 사전설정된 전압 레벨이 적어도 하나의 제1/제2비트 라인에 인가될 때, 제2/제1다수의 메모리 셀중 선택된 메모리 셀의 상태가, 판독 사이클 동안, 후속 센스 회로에 의해 센싱될 수 있도록 하기 위해, 상기 적어도 하나의 제1비트 라인 및 상기 적어도 하나의 제2비트 라인에 접속되는 입력을 갖는 센스 회로를 포함하는 반도체 메모리 시스템.
  17. 제16항에 있어서, 상기 센스 회로는 NAND, AND, NOR 및 OR로 구성된 게이트의 그룹중 하나의 게이트를 포함하는 반도체 메모리 시스템.
  18. 제16항에 있어서, 상기 사전설정된 전압 레벨은 실질적으로 비-접지(non-ground) 전압 레벨을 포함하고, 상기 제1 및 제2다수의 메모리 셀은 제1 또는 제2상태로 프로그램 가능하며, 상기 제1 및 제2상태중 하나는, 상기 판독 사이클 동안, 메모리 셀 선택상에서, 디스차지 경로(a discharge path)를 적어도 하나의 제2/제1비트 라인상에 존재하는 사전설정된 전압 레벨에 제공하는 반도체 메모리 시스템.
  19. 제18항에 있어서, 상기 센스 회로는 NAND게이트 또는 AND게이트를 포함하는 반도체 메모리 시스템.
  20. 제16항에 있어서, 상기 사전설정된 전압 레벨은 실질적으로 접지 전압 레벨을 포함하고, 상기 제1 및 제2다수의 메모리 셀은 제1 또는 제2상태로 프로그램 가능하며, 상기 제1 및 제2상태중 하나는, 상기 판독 사이클 동안, 메모리 셀 선택상에서, 판독 전압 레벨을 적어도 하나의 제2/제1비트 라인상에 제공하는 반도체 메모리 시스템.
  21. 제20항에 있어서, 상기 센스 회로는 NOR게이트 또는 OR게이트를 포함하는 반도체 메모리 시스템.
  22. 제16항에 있어서, 상기 적어도 하나의 제1비트 라인 및 상기 적어도 하나의 제2비트 라인과 프로그램적으로 접속가능한 판독-기록 데이타 노드를 더 포함하는 반도체 메모리 시스템.
  23. 제22항에 있어서, 상기 적어도 하나의 제1비트 라인은 두개의 제1전도체를 포함하며, 상기 센스 회로는 상기 두개의 제1전도체의 각각에 접속되는 입력을 갖는 반도체 메모리 시스템.
  24. 제23항에 있어서, 상기 적어도 하나의 제2비트 라인은 두개의 제2전도체를 포함하여, 상기 센스 회로는 상기 두개의 제2전도체의 각각에 접속된 입력을 갖는 반도체 메모리 시스템.
  25. 제24항에 있어서, 상기 반도체 메모리 시스템은 상기 판독-기록 데이타 노드에 접속되는 제1입력 및 상기 센스 회로의 출력에 접속되는 제2입력을 가지며, 공통 노드와 접속되는 출력을 더 가지는 프로그래머블 멀티플렉서와; 상기 공통 노드 및 상기 두개의 제1전도체의 각각의 하나 사이에 제각기 접속되는 제1 및 제2프로그래머블 엘리먼트와, 상기 판독-기록 데이타 노드 및 상기 공통 노드 사이에 접속된 제3프로그래머블 엘리먼트와, 상기 공통 노드 및 상기 두개의 제2전도체의 각각의 하나 사이에 제각기 접속되는 제4 및 제5프로그래머블 엘리먼트를 더 포함하는 반도체 메모리 시스템.
  26. 제25항에 있어서, 상기 제1, 제2, 제3 및 제4다수의 메모리 셀의 상기 메모리 셀은 주어진 상태(a given state)로 프로그램될 때, 각각의 비트 라인으로부터의 디스차지 경로를 포함하고, 상기 센스 회로는 NAND게이트를 포함하며 상기 반도체 메모리 시스템은 상기 프로그래머블 멀티플렉서의 출력에 접속되는 입력을 가지며, 상기 공통노드에 접속되는 출력을 더 가지는 제1인버터(a first inverter)와; 상기 공통 노드에 접속되는 입력을 가지며, 상기 제1 및 제4프로그래머블 엘리먼트와 접속되는 출력을 더 가지는 제2인버터(a second inverter)와; 상기 공통 노드에 접속되는 입력을 가지며, 상기 제2 및 제5프로그래머블 엘리먼트에 접속되는 출력을 더 가지는 제3인버터(a third inverter)를 더 포함하는 반도체 메모리 시스템.
  27. 제26항에 있어서 상기 센스 회로는 상기 센스 회로를 사전설정된 상태에 놓이게 하기 위한 보조 입력(a auxiliary input)을 포함하는 반도체 메모리 시스템.
  28. 제27항에 있어서, 상기 보조 입력에 접속된 어드레싱 시스템(an addressing system)을 더 포함하고, 적어도 하나의 제1사전설정된 어드레스에 대해, 상기 센스 회로의 보조 입력은 단정/단정-해제되며, 적어도 하나의 제2사전설정된 어드레스에 대해, 상기 보조 입력은 단정-해제/단정되는 반도체 메모리 시스템.
  29. 프로그래머블 어레이(a programmable array)에 있어서, 상기 프로그래머블 어레이는 제16항의 반도체 메모리 시스템에 의해 제어되는 다수의 프로그래머블 자원(a plurality of programmable resources)을 같은 프로그래머블 어레이.
  30. 제29항에 있어서, 상기 제1 및 제2다수의 메모리 셀은 SRAM셀을 포함하는 프로그래머블 어레이.
  31. 반도체 메모리 시스템에 있어서 상기 반도체 메모리 시스템은 : 다수의 어드레스 가능한 메모리 로케이션(a plurality of addressable memory locations)을 구비하며, 이와 연관되는 비트 라인(a bit line)과; 상기 다수의 메모리 로케이션중 제1선택된 메모리 로케이션에서의 선택된 메모리 셀의 상태가 상기 다수의 메모리 로케이션중 제2선택된 메모리 로케이션에 대해 상기 센스 회로를 사전설정된 상태로 놓이게 하기 위한 제2입력을 갖는 센스 회로에 의해 센싱될 수 있도록 상기 비트 라인에 접속되는 제1입력을 갖는 센스 회로를 포함하는 반도체 메모리 시스템.
  32. 제31항에 있어서, 메모리 셀은 상기 제2선택된 메모리 로케이션에 위치되지 않는 반도체 메모리 시스템.
  33. 프로그래머블 어레이에 있어서, 상기 프로그래머블 어레이는, 다수의 프로그래머블 자원을 포함하되, 상기 다수의 프로그래머블 자원은 제32항의 반도체 메모리 시스템에 의해 제어되며, 상기 프로그래머블 어레이는 제2선택된 메모리 로케이션과 연관된 프로그램머블 자원을 갖지 않는 프로그래머블 어레이.
  34. 제1비트 라인(A)을 구비하고, 이와 연관된 제1다수의 메모리 셀 및 제2비트라인(B)을 구비하고, 이와 연관된 제2다수의 메모리 셀을 가지며, 상기 제1 및 제2다수의 메모리 셀의 메모리 셀에 대한 다수의 액세스 사이클을 수행하는 메모리 시스템(a memory system)에서, 상기 제1 및 제2다수의 메모리 셀의 메모리 셀에 대한 상기 액세스 타임을 감소시키는 방법에 있어서, 상기 방법은 : (a) 상기 제1비트 라인을 제1사전설정된 전압 레벨로 프리-차지시키는 단계와; (b) (a)단계를 수행한 후, 상기 제2비트 라인을 상기 제1사전설정된 전압레벨로 프리-차지시키는 단계와; (c) 상기 프리-차지시키는 단계(b)와 동시에, 상기 제1다수의 메모리 셀중 선택된 메모리 셀을 액세스하는 단계를 포함하는 액세스 타임 감소 방법.
  35. 제34항에 있어서, 상기 액세스하는 단계(c)는 상기 선택된 메모리 셀을 판독하는 단계를 포함하며 상기 판독하는 단계는 : 상기 제1사전설정된 전압 레벨을 존재 유무에 대해, 상기 제1비트 라인상의 전압과 상기 제2비트 라인상의 전압을 비교하므로써, 상기 선택된 메모리 셀의 상기 상태를 판독하는, 상기 비교 단계를 포함하는 액세스 타임 감소 방법.
  36. 제35항에 있어서, 상기 제1사전설정된 전압 레벨은 실질적으로 비-접지 전압 레벨을 포함하고, 상기 제1 및 제2다수의 메모리 셀은 제1 및 제2상태로 프로그램 가능하며, 상기 제1 및 제2상태에 대해, 상기 판독하는 단계는 : 상기 선택된 메모리 셀에서의 상기 제1비트 라인으로부터의 상기 제1사전설정된 전압 레벨을 디스차지시키는 단계를 포함하는 액세스 타임 감소 방법.
  37. 제36항에 있어서 상기 비교 단계는 상기 제1 및 제2비트 라인상의 신호 레벨을 NAND 또는 AND하는 단계를 포함하는 액세스 타임 감소 방법.
  38. 제35항에 있어서. 상기 사전설정된 전압 레벨은 실질적으로 접지 전압 레벨을 포함하고, 상기 제1 및 제2다수의 메모리 셀은 제1 및 제2상태로 프로그램 가능하며, 상기 제1 및 제2상태에 대해, 상기 판독 단계는 : 상기 제1비트 라인상에, 상기 선택된 메모리 셀로부터 제2사전설정된 전압 레벨을 제공하는 단계를 포함하는 액세스 타임 감소 방법.
  39. 제38항에 있어서 상기 비교 단계는 : 상기 제1 및 제2비트 라인상의 신호 레벨을 NOR 또는 OR시키는 단계를 포함하는 액세스 타임 감소 방법.
  40. 제34항에 있어서, (d) 상기 프리-차지시키는 단계(a)와 동시에 상기 제2다수의 메모리 셀의 선택된 메모리 셀을 액세스하는 단계를 더 포함하는 단계를 더 포함하는 액세스 타임 감소 방법.
  41. 제40항에 있어서, (e) 상기 제1 및 제2다수의 메모리 셀에 대한 다수의 연속적인 메모리 액세스를 위해, 단계(a) 및 (b)와 단계(c) 및 (d)를 연속적으로 반복함으로써 다수의 실질적으로 인터리브된 액세스 및 프리-차지 사이클 타임을 상기 제1 및 제2다수의 메모리 셀에 제공하는, 상기 반복 단계를 더 포함하는 액세스 타임 감소 방법.
  42. 제34항에 있어서, 상기 액세스 단계는 상기 선택된 메모리 셀을 기록하는 단계를 포함하는 액세스 타임 감소 방법.
  43. 제34항에 있어서, 상기 제1 및 제2다수의 메모리 셀은 SRAM을 포함하는 액세스 타임 감소 방법.
  44. 제43항에 있어서, 상기 메모리 시스템은 프로그래머블 자원을 제어하기 위해, 프로그래머블 게이트 어레이에서 사용된 메모리 시스템을 포함하는 액세스 타임 감소 방법.
  45. 제1비트 라인(A)을 구비하고, 이와 연관된 제1다수의 메모리 셀 및 제2비트 라인(B)을 구비하고, 이와 연관된 제2다수의 메모리 셀을 가지며, 상기 제1 및 제2다수의 메모리 셀의 메모리 셀에 대한 다수의 액세스 사이클을 수행하는 메모리 시스템(a memory system)에서, 상기 제1 및 제2다수의 메모리 셀의 메모리 셀에 대한 상기 액세스 타임을 감소시키는 시스템에 있어서, 상기 시스템은 : (a) 상기 제1비트 라인을 제1사전설정된 전압 레벨로 프리-차지시키는 수단과; (b) (a)수단의 수행 후, 상기 제2비트 라인을 상기 제1사전설정된 전압 레벨로 프리-차지시키는 수단과; (c) 상기 제2비트 라인을 프리-차지시킴과 동시에, 상기 제1다수의 메모리 셀중 선택된 메모리 셀을 액세스하는 수단을 포함하는 액세스 타임 감소 시스템.
  46. 제45항에 있어서, 상기 액세스하는 수단은 상기 선택된 메모리 셀을 판독하는 수단을 포함하며, 상기 판독 수단은 : 상기 제1사전설정된 전압 레벨의 존재 유무에 대해, 상기 제1비트 라인상의 전압과 상기 제2비트 라인상의 전압을 비교하므로써, 상기 선택된 메모리 셀의 상기 상태를 판독하는, 상기 비교 수단을 포함하는 액세스 타임 감소 시스템.
  47. 제46항에 있어서, 상기 제1사전설정된 전압 레벨은 실질적으로 비-접지 전압 레벨을 포함하고, 상기 제1 및 제2다수의 메모리 셀은 제1 및 제2상태로 프로그램 가능하며, 상기 제1 및 제2상태에 대해, 상기 판독 수단은 : 상기 선택된 메모리 셀에서의 상기 제1비트 라인으로부터의 상기 제1사전설정된 전압 레벨을 디스차지시키는 수단을 포함하는 액세스 타임 감소 시스템.
  48. 제47항에 있어서, 상기 비교 수단은 상기 제1 및 제2비트 라인상의 신호 레벨을 NAND 또는 AND하는 수단을 포함하는 액세스 타임 감소 시스템.
  49. 제46항에 있어서, 상기 사전설정된 전압 레벨은 실질적으로 접지 전압 레벨을 포함하고, 상기 제1 및 제2다수의 메모리 셀은 제1 및 제2상태로 프로그램 가능하며, 상기 제1 및 제2상태에 대해, 상기 판독 수단은 : 상기 제1비트 라인상에, 상기 선택된 메모리 셀로부터 제2사전설정된 전압 레벨을 제공하는 수단을 포함하는 액세스 타임 감소 시스템.
  50. 제49항에 있어서, 상기 비교 수단은 : 상기 제1 및 제2비트 라인상의 신호 레벨을 NOR 또는 OR시키는 수단을 포함하는 액세스 타임 감소 시스템.
  51. 제45항에 있어서, (d) 상기 프리-차지시키는 수단(a)의 수행과 동시에, 상기 제2다수의 메모리 셀의 선택된 메모리 셀을 액세스하는 수단을 더 포함하는 액세스 타임 감소 시스템.
  52. 제51항에 있어서, (e) 상기 제1 및 제2다수의 메모리 셀에 대한 다수의 연속적인 메모리 액세스를 위해, 상기 프리-차지 및 액세싱을 연속적으로 반복함으로써 다수의 실질적으로 인터리브된 액세스 및 프리-차지 사이클 타임을 상기 제1 및 제2다수의 메모리 셀에 제공하는, 상기 반복 수단을 더 포함하는 액세스 타임 감소 시스템.
  53. 제45항에 있어서, 상기 액세스 수단은 상기 선택된 메모리 셀을 기록하는 수단을 포함하는 액세스 타임 감소 시스템.
  54. 제45항에 있어서, 상기 제1 및 제2다수의 메모리 셀은 SRAM셀을 포함하는 액세스 타임 감소 시스템.
  55. 제54항에 있어서, 상기 메모리 시스템은 프로그래머블 자원을 제어하기 위해, 프로그래머블 게이트 어레이에서 사용된 메모리 시스템을 포함하는 액세스 타임 감소 시스템.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2796195A1 (fr) * 1999-07-08 2001-01-12 Suisse Electronique Microtech Memoire rom
US6788614B2 (en) * 2001-06-14 2004-09-07 Micron Technology, Inc. Semiconductor memory with wordline timing
EP1280206A1 (fr) * 2001-07-24 2003-01-29 CSEM Centre Suisse d'Electronique et de Microtechnique SA Mémoire ROM
JP2004023062A (ja) * 2002-06-20 2004-01-22 Nec Electronics Corp 半導体装置とその製造方法
US7183611B2 (en) * 2003-06-03 2007-02-27 Micron Technology, Inc. SRAM constructions, and electronic systems comprising SRAM constructions
JP4580784B2 (ja) * 2005-03-09 2010-11-17 株式会社東芝 半導体記憶装置及びそのデータ読み出し方法
DE102011120099B4 (de) 2011-12-02 2024-05-29 Arnold & Richter Cine Technik Gmbh & Co. Betriebs Kg Bildsensor und Verfahren zum Auslesen eines Bildsensors
WO2018017066A1 (en) * 2016-07-19 2018-01-25 Hewlett-Packard Development Company, L.P. Fluid level sensors
CN111201144A (zh) * 2017-10-18 2020-05-26 惠普发展公司，有限责任合伙企业 流体特性传感器

Family Cites Families (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4056811A (en) * 1976-02-13 1977-11-01 Baker Roger T Circuit for the improvement of semiconductor memories
DE2919166C2 (de) * 1978-05-12 1986-01-02 Nippon Electric Co., Ltd., Tokio/Tokyo Speichervorrichtung
US4233675A (en) * 1979-06-08 1980-11-11 National Semiconductor Corporation X Sense AMP memory
USRE32682E (en) * 1980-10-10 1988-05-31 Inmos Corporation Folded bit line-shared sense amplifiers
US4351034A (en) * 1980-10-10 1982-09-21 Inmos Corporation Folded bit line-shared sense amplifiers
US4413330A (en) * 1981-06-30 1983-11-01 International Business Machines Corporation Apparatus for the reduction of the short-channel effect in a single-polysilicon, one-device FET dynamic RAM array
JPS589285A (ja) * 1981-07-08 1983-01-19 Toshiba Corp 半導体装置
US4584672A (en) * 1984-02-22 1986-04-22 Intel Corporation CMOS dynamic random-access memory with active cycle one half power supply potential bit line precharge
EP0162934B1 (de) * 1984-05-14 1989-11-08 Ibm Deutschland Gmbh Halbleiterspeicher
US4658377A (en) * 1984-07-26 1987-04-14 Texas Instruments Incorporated Dynamic memory array with segmented bit lines
US4908797A (en) * 1984-07-26 1990-03-13 Texas Instruments Incorporated Dynamic memory array with quasi-folded bit lines
US4701885A (en) * 1984-07-26 1987-10-20 Texas Instruments Incorporated Dynamic memory array with quasi-folded bit lines
USRE33694E (en) * 1984-07-26 1991-09-17 Texas Instruments Incorporated Dynamic memory array with segmented bit lines
US4656613A (en) * 1984-08-29 1987-04-07 Texas Instruments Incorporated Semiconductor dynamic memory device with decoded active loads
JPH0793009B2 (ja) * 1984-12-13 1995-10-09 株式会社東芝 半導体記憶装置
JPH06101229B2 (ja) * 1986-09-09 1994-12-12 三菱電機株式会社 ダイナミツク・ランダム・アクセス・メモリ
JPH07107797B2 (ja) * 1987-02-10 1995-11-15 三菱電機株式会社 ダイナミツクランダムアクセスメモリ
JPH01171195A (ja) * 1987-12-25 1989-07-06 Sony Corp メモリ装置
KR910009555B1 (ko) * 1989-01-09 1991-11-21 조경연 싱글 포트 듀얼 ram(spdram)
US5148401A (en) * 1989-02-02 1992-09-15 Oki Electric Industry Co., Ltd. DRAM with split word lines
JP2982905B2 (ja) * 1989-10-02 1999-11-29 三菱電機株式会社 ダイナミック型半導体記憶装置
JPH04186593A (ja) * 1990-11-21 1992-07-03 Mitsubishi Electric Corp 半導体記憶装置
KR960004735B1 (ko) * 1991-03-19 1996-04-12 후지쓰 가부시끼가이샤 멀티포트 메모리(Multiport Memory)
US5440506A (en) * 1992-08-14 1995-08-08 Harris Corporation Semiconductor ROM device and method
US5317212A (en) * 1993-03-19 1994-05-31 Wahlstrom Sven E Dynamic control of configurable logic
US5361229A (en) * 1993-04-08 1994-11-01 Xilinx, Inc. Precharging bitlines for robust reading of latch data
US5440513A (en) * 1993-05-03 1995-08-08 Motorola Inc. SRAM with programmable preset data
US5416743A (en) * 1993-12-10 1995-05-16 Mosaid Technologies Incorporated Databus architecture for accelerated column access in RAM

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Publication number Publication date
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JPH09147565A (ja) 1997-06-06
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