JPH01303696A - 読出専用半導体記憶装置 - Google Patents
読出専用半導体記憶装置Info
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- JPH01303696A JPH01303696A JP63135861A JP13586188A JPH01303696A JP H01303696 A JPH01303696 A JP H01303696A JP 63135861 A JP63135861 A JP 63135861A JP 13586188 A JP13586188 A JP 13586188A JP H01303696 A JPH01303696 A JP H01303696A
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- 230000000694 effects Effects 0.000 abstract description 6
- 238000007599 discharging Methods 0.000 abstract 2
- 230000002411 adverse Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 11
- 230000008878 coupling Effects 0.000 description 7
- 238000010168 coupling process Methods 0.000 description 7
- 238000005859 coupling reaction Methods 0.000 description 7
- 230000007423 decrease Effects 0.000 description 6
- 230000003071 parasitic effect Effects 0.000 description 3
- 235000006732 Torreya nucifera Nutrition 0.000 description 2
- 244000111306 Torreya nucifera Species 0.000 description 2
- 230000005587 bubbling Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体記憶装置に関し、特に読出専用半導体記
憶装置に関する。
憶装置に関する。
従来のかかる読出専用半導体記憶装置（以下、ＲＯＭと
称す）は、メモリセルを行および列の所定の個所に配置
されたメモリセルプレイと、このメモリセルアレイにア
ドレスするためのＸデコーダおよびＹデコーダと、記憶
情報を検出するためのセンスアンプとで構成されている
。
称す）は、メモリセルを行および列の所定の個所に配置
されたメモリセルプレイと、このメモリセルアレイにア
ドレスするためのＸデコーダおよびＹデコーダと、記憶
情報を検出するためのセンスアンプとで構成されている
。
第５図および第６図はそれぞれかかる従来の一例を説明
するだめのＲＯＭの回路図およびその動作を示すタイミ
ング図である。
するだめのＲＯＭの回路図およびその動作を示すタイミ
ング図である。
第５図に示すように、かかる几ＯＭはＮチャネル型ＭＯ
８−ＦＥＴで構成されたメモリセルＭｏｏ〜Ｍ３３を行
および列方向に複数個配列して成るメモリセルアレイ１
１と、メモリセルＭｏｏ−Ｍ３３のゲートを行方向に並
列接続する行線Ｗｏ、−Ｗ３と、メモリセルＭ６．）−
Ｍ３３を列方向に並列接続する列線Ｄｏ−Ｄ３と、行線
Ｗｏ−Ｗ３を選択するためのＸデコーダ１２と、列線Ｄ
ｏ−Ｄ３を選択するためのＹデコーダ１３およびＮチャ
ネル型ＭＯ８−ＦＥＴＹＯＱ””’ＹＯ３で構成された
Ｙセレクタ１４と、メモリセルアレイ１１に記憶されて
いる記憶情報を検出するためのセンスアンプ１５とで構
成されている。
８−ＦＥＴで構成されたメモリセルＭｏｏ〜Ｍ３３を行
および列方向に複数個配列して成るメモリセルアレイ１
１と、メモリセルＭｏｏ−Ｍ３３のゲートを行方向に並
列接続する行線Ｗｏ、−Ｗ３と、メモリセルＭ６．）−
Ｍ３３を列方向に並列接続する列線Ｄｏ−Ｄ３と、行線
Ｗｏ−Ｗ３を選択するためのＸデコーダ１２と、列線Ｄ
ｏ−Ｄ３を選択するためのＹデコーダ１３およびＮチャ
ネル型ＭＯ８−ＦＥＴＹＯＱ””’ＹＯ３で構成された
Ｙセレクタ１４と、メモリセルアレイ１１に記憶されて
いる記憶情報を検出するためのセンスアンプ１５とで構
成されている。
次に、かかる構成のＲＯＭの動作を第５図および第６図
を参照して説明する。
を参照して説明する。
まず、第６図に示すように、タイミング期間（以下、単
に期間と称す）’Ｌ’１において、Ｘデコーダ１２よυ
行線Ｗ、）が選択されてハイになると共に、Ｙデコーダ
１３の出力ＹＤＯＯがハイになりＹセレクタ１４を構成
するＮチャネル型ＭＯ８−ＦＥＴＹｏｏがオンし列ｉＤ
ｏが選択されて列線り、とセンスアンプ１５が電気的に
接続された場合、列線り、はセンスアンプ１５によシセ
ンスアンプの動作電圧（例えば１．５〔ｖ〕）までチャ
ージアップされる。しかるに、選択された行線Ｗｏと列
ｊｌＤ。
に期間と称す）’Ｌ’１において、Ｘデコーダ１２よυ
行線Ｗ、）が選択されてハイになると共に、Ｙデコーダ
１３の出力ＹＤＯＯがハイになりＹセレクタ１４を構成
するＮチャネル型ＭＯ８−ＦＥＴＹｏｏがオンし列ｉＤ
ｏが選択されて列線り、とセンスアンプ１５が電気的に
接続された場合、列線り、はセンスアンプ１５によシセ
ンスアンプの動作電圧（例えば１．５〔ｖ〕）までチャ
ージアップされる。しかるに、選択された行線Ｗｏと列
ｊｌＤ。
の交点にはメモリセルＭｏｏが存在しているため列線り
、とＧＮＤとはメモリセルＭＯＯを介して電気的に接続
される。したがって、チャージアップされた列線Ｄｏの
電位は僅かに低下（例えば、０．１（Ｖ）） Ｌ、セン
スアンプ１５からはロウレベルが出力される。ここで、
列ｉＤｏの電位が僅かしか低下しないのは、センスアン
プ１５が供給する電流とメモリセルＭＯ，に流れる電流
とがこの状態で平衡したためである。
、とＧＮＤとはメモリセルＭＯＯを介して電気的に接続
される。したがって、チャージアップされた列線Ｄｏの
電位は僅かに低下（例えば、０．１（Ｖ）） Ｌ、セン
スアンプ１５からはロウレベルが出力される。ここで、
列ｉＤｏの電位が僅かしか低下しないのは、センスアン
プ１５が供給する電流とメモリセルＭＯ，に流れる電流
とがこの状態で平衡したためである。
次に、期間゛１゛２において、行線Ｗｏが選択された状
態でＹデコーダ１３の出力’Ｄｏ１１＋がロウになると
共に、ＹｏｏｌがハイになりＹセレクタ１４全構成する
Ｎチャネル型Ｍ ＯＳ Ｆ Ｅ Ｔ Ｙ ｏ ｔがオ
ンし列ＮＤｔが選択されると、列線り、がセンスアンプ
１５の動作電圧までチャージアップされる。ここで、行
線Ｗｏを列線Ｄｌの交点にはメモリセルが存在していな
いため列線Ｄ１とＧＮＤとの間に電流経路が存在しない
。したがって、外線Ｄｉの電位はチャージアップされた
電位を維持しており、センスアンプ１５からはハイレベ
ルが出力される。
態でＹデコーダ１３の出力’Ｄｏ１１＋がロウになると
共に、ＹｏｏｌがハイになりＹセレクタ１４全構成する
Ｎチャネル型Ｍ ＯＳ Ｆ Ｅ Ｔ Ｙ ｏ ｔがオ
ンし列ＮＤｔが選択されると、列線り、がセンスアンプ
１５の動作電圧までチャージアップされる。ここで、行
線Ｗｏを列線Ｄｌの交点にはメモリセルが存在していな
いため列線Ｄ１とＧＮＤとの間に電流経路が存在しない
。したがって、外線Ｄｉの電位はチャージアップされた
電位を維持しており、センスアンプ１５からはハイレベ
ルが出力される。
かかる構成および動作を行うＲＯＭにおいては、列線間
に寄生容量が存在しているため、チャージアップするス
ピードが変わってくるが、この点については課題として
説明する。
に寄生容量が存在しているため、チャージアップするス
ピードが変わってくるが、この点については課題として
説明する。
上述した従来のＲＯＭは隣接する列線間に寄生容量が存
在しているので、選択された列線のチャージアップスピ
ードが遅くなるという欠点がある。
在しているので、選択された列線のチャージアップスピ
ードが遅くなるという欠点がある。
以下、この点について第５図および第６図を参照しなが
ら説明する。
ら説明する。
第５図に示すＲＯＭ回路において、Ｃ０１１Ｃ１２＋Ｃ
２３が各列線間に存在する寄生容量であり、これらが列
線開力、ツブリング容量として働く。すなわち、第６図
において、まず期間′１゛１で行線Ｗ。と列線Ｄｏが選
択されて列線Ｄｏがチャージアップされる。次に期間′
１゛２で列線Ｄ１が選択された場合（行線ＷＯは選択さ
れたまま）、非選択状態になった列線ＤｏＫ接続されて
いるメモリセルＭｏ。
２３が各列線間に存在する寄生容量であり、これらが列
線開力、ツブリング容量として働く。すなわち、第６図
において、まず期間′１゛１で行線Ｗ。と列線Ｄｏが選
択されて列線Ｄｏがチャージアップされる。次に期間′
１゛２で列線Ｄ１が選択された場合（行線ＷＯは選択さ
れたまま）、非選択状態になった列線ＤｏＫ接続されて
いるメモリセルＭｏ。
はオン状態を続は列線Ｄｏの電荷を放電するため、列線
Ｄｏの電位がチャージアップレベルかうＧＮＤ電位に向
かって下降する。さらに、列線り。の電位が下降すると
、列線Ｉ）ｏと列線間カップリング容量Ｃｏｔで容量結
合した列線ＤＩの電位も下降し、第６図の実線で示した
ように期間Ｔ２の前半で選択された列ｉＤ＋のチャージ
アップスピードが遅くなる。すなわち、選択された行線
Ｗｏと夕１ｊ線Ｄ１の交点にはメモリセルが存在しない
ためセンスアンプ１５からはハイレベルが出力されるの
で、センスアンプ１５からハイレベルが出力されるスピ
ードは遅くなシ、その結果として読出スピードが遅くな
るという欠点がある。尚、ここでは比較のために第６図
において列線間カップリング容量による影響が無い場合
を破線で示してあシ、この場合には選択された列線のチ
ャージアップは高速で行なわれるので、読出スピードが
遅くなるということも生じない。
Ｄｏの電位がチャージアップレベルかうＧＮＤ電位に向
かって下降する。さらに、列線り。の電位が下降すると
、列線Ｉ）ｏと列線間カップリング容量Ｃｏｔで容量結
合した列線ＤＩの電位も下降し、第６図の実線で示した
ように期間Ｔ２の前半で選択された列ｉＤ＋のチャージ
アップスピードが遅くなる。すなわち、選択された行線
Ｗｏと夕１ｊ線Ｄ１の交点にはメモリセルが存在しない
ためセンスアンプ１５からはハイレベルが出力されるの
で、センスアンプ１５からハイレベルが出力されるスピ
ードは遅くなシ、その結果として読出スピードが遅くな
るという欠点がある。尚、ここでは比較のために第６図
において列線間カップリング容量による影響が無い場合
を破線で示してあシ、この場合には選択された列線のチ
ャージアップは高速で行なわれるので、読出スピードが
遅くなるということも生じない。
また、第６図において、期間′１゛３で列線Ｄｏがチャ
ージアップされた後、期間′１゛４では列線Ｄ２がチャ
ージアップされると共に行線Ｗ２が選択されているが、
行線Ｗ２と列ｉＤｏの交点にはメモリセルが存在しない
ので、列線Ｄｏはチャージアツブされた電位を保持して
いる。また、期間Ｔ５で列線り、と列線Ｄ２の電位が同
時にチャージアップレベルからＧＮＤレベルに下降する
が、列線Ｄ１の電位は２個の列線間カップリング容量Ｃ
ＯＩ。
ージアップされた後、期間′１゛４では列線Ｄ２がチャ
ージアップされると共に行線Ｗ２が選択されているが、
行線Ｗ２と列ｉＤｏの交点にはメモリセルが存在しない
ので、列線Ｄｏはチャージアツブされた電位を保持して
いる。また、期間Ｔ５で列線り、と列線Ｄ２の電位が同
時にチャージアップレベルからＧＮＤレベルに下降する
が、列線Ｄ１の電位は２個の列線間カップリング容量Ｃ
ＯＩ。
Ｃ１２で引き下けられるため、前述した１個の列線間カ
ップリング容量Ｃｏｔで引き下けられる場合を（期間′
１゛！のタイミング）よυもさらに選択された列線Ｄ！
のチャージアップは遅くなるという欠点がある。
ップリング容量Ｃｏｔで引き下けられる場合を（期間′
１゛！のタイミング）よυもさらに選択された列線Ｄ！
のチャージアップは遅くなるという欠点がある。
本発明の目的は、かかる列線間カップリング容量による
影４ｉｉ１を防止すること、すなわち記憶情報の読出［
〜スピードを早くさせる読出専用記憶装置（ＲＯＭ）を
提供することにある。
影４ｉｉ１を防止すること、すなわち記憶情報の読出［
〜スピードを早くさせる読出専用記憶装置（ＲＯＭ）を
提供することにある。
本発明の読出専用半導体記憶装置は、メモリセルを行及
び列方向に複数個配列して成るメモリセルアレイと、前
記メモリセルのゲートを行方向に並列接続する複数の行
線と、前記メモリセルを夕１ｊ方向に並列接続する複数
の列線と、前記行線を選択するためのＸデコーダと、前
記列線を選択するためのＹデコーダおよびＹセレクタと
、記憶情報を検出するだめのセンスアンプと、前記列線
および一つの電圧供給端子間に接続され且つゲートに前
記Ｙデコーダの出力を反転した信号が印加される複数の
ＭＯＳ−ＦＥＴからなる列線放電用Ｙセレクタとを含ん
で構成される。
び列方向に複数個配列して成るメモリセルアレイと、前
記メモリセルのゲートを行方向に並列接続する複数の行
線と、前記メモリセルを夕１ｊ方向に並列接続する複数
の列線と、前記行線を選択するためのＸデコーダと、前
記列線を選択するためのＹデコーダおよびＹセレクタと
、記憶情報を検出するだめのセンスアンプと、前記列線
および一つの電圧供給端子間に接続され且つゲートに前
記Ｙデコーダの出力を反転した信号が印加される複数の
ＭＯＳ−ＦＥＴからなる列線放電用Ｙセレクタとを含ん
で構成される。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の第一の実施例を説明するだめのＲＯＭ
の回路図である。
の回路図である。
第１図に示すように、本実施例のＲＯＭはＮチャネル型
ＭＯ８−ＦＥＴで構成されたメモリセル〜Ｍ６６ ”−
Ｍ３３ ｆ行および列方向に複数個配列して成るメモリ
セルアレイ１１と、メモリセルＭｏｏ＝４Ｍ３３のゲー
トを行方向に接続する行線ｗｏ−Ｗ３と、メモリセルＭ
（１６” Ｍ３３を列方向に並列接続する列ｉＤｏ”Ｄ
ａと、行線Ｗｏ〜Ｗ３を選択するためのＸデコーダ１２
と、列線り、−Ｄａを選択するためのＹデコーダ１３お
よびＮチャネル型ＭＯ８−ＦＥＴＹＯＯ”ＹＯ３で構成
されたＹセレクタ１４と、記憶情報を検出するためのセ
ンスアンプ１５とを含み、さらに列線ＤＯ”Ｄａおよび
一つの電圧供給端子）（以下、ＧＮＤと称す）に接続さ
れ且つそれぞれノケートにＹデコーダ１３の出力ｙｏｏ
ｏ−ｙｏｏｓをインバータ１７で反転した信号ＹＤＯＯ
’＝ＹＤＯ３が印加されるＮチャネル型ＭＯ８−ＦＥＴ
Ｙｏｏ−ＹＯ３からなる列線放電用Ｙセレクタ１６を追
加して構成されている。
ＭＯ８−ＦＥＴで構成されたメモリセル〜Ｍ６６ ”−
Ｍ３３ ｆ行および列方向に複数個配列して成るメモリ
セルアレイ１１と、メモリセルＭｏｏ＝４Ｍ３３のゲー
トを行方向に接続する行線ｗｏ−Ｗ３と、メモリセルＭ
（１６” Ｍ３３を列方向に並列接続する列ｉＤｏ”Ｄ
ａと、行線Ｗｏ〜Ｗ３を選択するためのＸデコーダ１２
と、列線り、−Ｄａを選択するためのＹデコーダ１３お
よびＮチャネル型ＭＯ８−ＦＥＴＹＯＯ”ＹＯ３で構成
されたＹセレクタ１４と、記憶情報を検出するためのセ
ンスアンプ１５とを含み、さらに列線ＤＯ”Ｄａおよび
一つの電圧供給端子）（以下、ＧＮＤと称す）に接続さ
れ且つそれぞれノケートにＹデコーダ１３の出力ｙｏｏ
ｏ−ｙｏｏｓをインバータ１７で反転した信号ＹＤＯＯ
’＝ＹＤＯ３が印加されるＮチャネル型ＭＯ８−ＦＥＴ
Ｙｏｏ−ＹＯ３からなる列線放電用Ｙセレクタ１６を追
加して構成されている。
第２図は第１図に示すＲＯＭの回路動作を説明するだめ
のタイミング図である。
のタイミング図である。
以下、第１図のＲＯＭの回路図および第２図のタイミン
グ図を参照して回路動作を説明する。
グ図を参照して回路動作を説明する。
第２図に示すように、まずタイミング期間Ｔ１において
、Ｘデコーダ１２より行線Ｗｏが選択されて・・イにな
ると共に、Ｙデコーダ１３の出カシＹＤＯＱがハイにな
りＹセレクタ１４を構成するＮチャネル型Ｍ ＯＳ −
Ｆ Ｅ Ｔ Ｙ ｏ ｏがオンし列線り、が選択されて
列線ＤＯとセンスアンプ１５が電気的に接続された場合
、列線Ｄｏはセンスアンプ１５によシセンスアンプの動
作電圧（例えば、１．５（ｙｌ）までチャージアップさ
れる。しかるに選択された行線Ｗ、）と列線Ｄｏの交点
にはメモリセルＭｏＯが存在しているため列線り、とＧ
ＮＤとはメモリセルＭｏｏを介して電気的に接続される
。したがってチャージアップされた列線り、の電位は僅
かに低下（例えば、０．１〜〕）シ、センスアンプ１５
からＨロウレベルが出力される。ここで、列線Ｄｏの電
位が僅かしか低下しないのは、従来例でも説明したよう
に、センスアンプ１５が供給する電流とメモリセルＭ（
１ｏに流れる電流とがこの状態で平衡したためである。
、Ｘデコーダ１２より行線Ｗｏが選択されて・・イにな
ると共に、Ｙデコーダ１３の出カシＹＤＯＱがハイにな
りＹセレクタ１４を構成するＮチャネル型Ｍ ＯＳ −
Ｆ Ｅ Ｔ Ｙ ｏ ｏがオンし列線り、が選択されて
列線ＤＯとセンスアンプ１５が電気的に接続された場合
、列線Ｄｏはセンスアンプ１５によシセンスアンプの動
作電圧（例えば、１．５（ｙｌ）までチャージアップさ
れる。しかるに選択された行線Ｗ、）と列線Ｄｏの交点
にはメモリセルＭｏＯが存在しているため列線り、とＧ
ＮＤとはメモリセルＭｏｏを介して電気的に接続される
。したがってチャージアップされた列線り、の電位は僅
かに低下（例えば、０．１〜〕）シ、センスアンプ１５
からＨロウレベルが出力される。ここで、列線Ｄｏの電
位が僅かしか低下しないのは、従来例でも説明したよう
に、センスアンプ１５が供給する電流とメモリセルＭ（
１ｏに流れる電流とがこの状態で平衡したためである。
次に、期間Ｔ２において、行ＭＷｏが選択された状態で
Ｙデコーダ１３の出力ｙｎｏｏがロウになると共に、ｙ
ｏｏｔがハイにな、９Ｙセレクタ１４を構成するＮチャ
ネル型Ｍ ＯＳ −Ｆ Ｅ Ｔ Ｙ６１がオンし列線Ｄ
１が選択されると、列線り、がセンスアンプ１５の動作
電圧までチャージアップされる。ここで、行線Ｗｏと列
線り、の交点にはメモリセルが存在していないため列線
Ｄ１とＧＮＤとの間に電流経路が存在しない。したがっ
て、列線Ｄ１の電位はチャージアップされた電位を維持
しておｐ１センスアンプ１５からはハイレベルが出力さ
れる。
Ｙデコーダ１３の出力ｙｎｏｏがロウになると共に、ｙ
ｏｏｔがハイにな、９Ｙセレクタ１４を構成するＮチャ
ネル型Ｍ ＯＳ −Ｆ Ｅ Ｔ Ｙ６１がオンし列線Ｄ
１が選択されると、列線り、がセンスアンプ１５の動作
電圧までチャージアップされる。ここで、行線Ｗｏと列
線り、の交点にはメモリセルが存在していないため列線
Ｄ１とＧＮＤとの間に電流経路が存在しない。したがっ
て、列線Ｄ１の電位はチャージアップされた電位を維持
しておｐ１センスアンプ１５からはハイレベルが出力さ
れる。
一方、期間Ｔｌにおいて列線Ｄｏが選択されている時、
Ｙデコーダ１３の出力ＹＤＯＯはハイであシ、またイン
バータ１７で反転された信号ＹＤＯＯはロウになるので
、列線放電用Ｙセレクタ１６を構成し且つ列線ＤｏとＧ
ＮＤとの間に接続されているＮチャネル型ＭＯ８−ＦＥ
’ｌ”Ｙｏｏはオフになっている。したがって、選択さ
れた列線り。とＧＮＤとは電気的に切り離されており、
センスアンプ１５が記憶情報を検出する動作に対して伺
ら影響を与えることはなくなる。
Ｙデコーダ１３の出力ＹＤＯＯはハイであシ、またイン
バータ１７で反転された信号ＹＤＯＯはロウになるので
、列線放電用Ｙセレクタ１６を構成し且つ列線ＤｏとＧ
ＮＤとの間に接続されているＮチャネル型ＭＯ８−ＦＥ
’ｌ”Ｙｏｏはオフになっている。したがって、選択さ
れた列線り。とＧＮＤとは電気的に切り離されており、
センスアンプ１５が記憶情報を検出する動作に対して伺
ら影響を与えることはなくなる。
次に、期間ｌ１ｌＸから１′２になり選択された列線が
列線Ｄｏから列線Ｄｔに変化する時、Ｙデコーダ１３の
出力ＹＤＯＯはハイからロウになシ且つインバー・夕１
７で反転された信号ｙｏｏｏがロウがらハイになるので
、列線り、が非選択になると同時にＮチャネル型ＭＯ８
Ｆ ＥＴ Ｙｏｏがオンする。ここで、列線放電用Ｙセ
レクタ１６を構成しているＮチャネル型ＭＯ８−ＦＥＴ
Ｙｏｏ ＝ Ｙｏｓのｇｍはメモリセルを構成するＭ６
６ ＝ Ｍ ３３のｇｍよシも大きく設定しであるので
、チャージアップされていた列線り、の電位は急速にＧ
ＮＤレベルにまで低下する。すなわち、列線が切シ換っ
た直後、非常に短時間で非選択となった列線の電位がＧ
ＮＤレベルに低下するので、新たに選択された列線の電
位が引き下げられる期間も非常に短かくなり、新たに選
択された列線のチャージアップスピードを遅くするよう
な悪影響は殆んど与えないですむ。
列線Ｄｏから列線Ｄｔに変化する時、Ｙデコーダ１３の
出力ＹＤＯＯはハイからロウになシ且つインバー・夕１
７で反転された信号ｙｏｏｏがロウがらハイになるので
、列線り、が非選択になると同時にＮチャネル型ＭＯ８
Ｆ ＥＴ Ｙｏｏがオンする。ここで、列線放電用Ｙセ
レクタ１６を構成しているＮチャネル型ＭＯ８−ＦＥＴ
Ｙｏｏ ＝ Ｙｏｓのｇｍはメモリセルを構成するＭ６
６ ＝ Ｍ ３３のｇｍよシも大きく設定しであるので
、チャージアップされていた列線り、の電位は急速にＧ
ＮＤレベルにまで低下する。すなわち、列線が切シ換っ
た直後、非常に短時間で非選択となった列線の電位がＧ
ＮＤレベルに低下するので、新たに選択された列線の電
位が引き下げられる期間も非常に短かくなり、新たに選
択された列線のチャージアップスピードを遅くするよう
な悪影響は殆んど与えないですむ。
更に、第２図に示すように１期間′１゛３で列線ＤＯが
選択されてチャージアップされ、次いで期間′１゛４で
は列線Ｄ２が選択されてチャージアップされるが、この
期間′１゛４で列線放電用Ｙセレクタ１６を構成するＮ
チャネル型ＭＯ８−ＦＥＴＹｏｏがオンとなり、列線り
、の電位はＧＮＤレベルに下降する。
選択されてチャージアップされ、次いで期間′１゛４で
は列線Ｄ２が選択されてチャージアップされるが、この
期間′１゛４で列線放電用Ｙセレクタ１６を構成するＮ
チャネル型ＭＯ８−ＦＥＴＹｏｏがオンとなり、列線り
、の電位はＧＮＤレベルに下降する。
また、期間Ｔ５になると同時に、Ｎチャネル型ＭＯ８−
ＦＥＴ ＹＯ２もオンして列線Ｄ２の電位も急速にＧＮ
Ｄレベルに下降し１列線り、のチャージアップも高速に
行なわれる。
ＦＥＴ ＹＯ２もオンして列線Ｄ２の電位も急速にＧＮ
Ｄレベルに下降し１列線り、のチャージアップも高速に
行なわれる。
以上、要するに、期間ｌ１１３． ｌ１１４および′１
′５で示したように、メモリセルの有無にかかわらず列
線が切シ換ると同時に以前選択されていた列線の電荷が
放電されて電位が急速に下降するため、以前選択されて
いた列線にチャージアップレベルが保持され両隣の列線
の電位が同時に下降し、新たに選択された列線のチャー
ジアップを非常に遅くするということも無くなる。
′５で示したように、メモリセルの有無にかかわらず列
線が切シ換ると同時に以前選択されていた列線の電荷が
放電されて電位が急速に下降するため、以前選択されて
いた列線にチャージアップレベルが保持され両隣の列線
の電位が同時に下降し、新たに選択された列線のチャー
ジアップを非常に遅くするということも無くなる。
次に、第３図は本発明の第二の実施例を説明すやための
ＲＯＭの回路図であり、また第４図はそのＲＯＭの回路
の動作を示すタイミング図である。
ＲＯＭの回路図であり、また第４図はそのＲＯＭの回路
の動作を示すタイミング図である。
ル型Ｍｏ５−ｐＥ′ｒを介して電気的に接続される構成
となっている。すなわち、Ｙセレクタ２４はＮチャネル
ｑＭＯ８−ＦＥＴ Ｙｌ、Ｏ，ＹｌｌおよびＹ２Ｏ−Ｙ
２３で構成されている。このため、列線放電用Ｙセレク
タ２６も一本の列線に対し２個のＮチャネル型ｙｔｔ’
がそれぞれ接続され、ゲートにはＹデコーダ２３の出力
ＹＤ１０．ＹＤ１１．ＹＤ２０−２２．ＹＯ２１・２３
をインバータ１７で反転した信号ＹＤ１ｏ、ＹＤ１１＋
ＹＤ２Ｇ”２２＋ 、ＶＹＤ２１＊！３がそれぞれ印加
されている。すなわち、非選択のタリ線は全て列線放電
用Ｙセレクタ２６を構成するＮチャネルＭＯ８−ＦＥＴ
を介してＧＮＤに接続される構成となっている。他の部
分の回路構成は前述した第一の実施例と全く同様である
のでここでの説明は省略する。尚、第３図に示す第二の
実施例の回路においては、列線間カップリング容量は図
示されていない。
となっている。すなわち、Ｙセレクタ２４はＮチャネル
ｑＭＯ８−ＦＥＴ Ｙｌ、Ｏ，ＹｌｌおよびＹ２Ｏ−Ｙ
２３で構成されている。このため、列線放電用Ｙセレク
タ２６も一本の列線に対し２個のＮチャネル型ｙｔｔ’
がそれぞれ接続され、ゲートにはＹデコーダ２３の出力
ＹＤ１０．ＹＤ１１．ＹＤ２０−２２．ＹＯ２１・２３
をインバータ１７で反転した信号ＹＤ１ｏ、ＹＤ１１＋
ＹＤ２Ｇ”２２＋ 、ＶＹＤ２１＊！３がそれぞれ印加
されている。すなわち、非選択のタリ線は全て列線放電
用Ｙセレクタ２６を構成するＮチャネルＭＯ８−ＦＥＴ
を介してＧＮＤに接続される構成となっている。他の部
分の回路構成は前述した第一の実施例と全く同様である
のでここでの説明は省略する。尚、第３図に示す第二の
実施例の回路においては、列線間カップリング容量は図
示されていない。
また、第４図は第３図に示すＲＯＭの回路動作を説明す
るだめのタイミング図である。
るだめのタイミング図である。
第３図および第４図に示すように、Ｙセレクタ２４が２
段構成となっているため、Ｙデコーダ２３の出力ＹＤＩ
ＯＪＤＩ ｔｌＹＤ２０・ｚｚ＋ｙｐ２＋・２３は第１
図および第２図で説明したＹデコーダ１３の出力ＹＤＯ
Ｏ〜ＹＤＯ２と異なっているが、選択される列線は同じ
であり、また行線および列線の電位の変化は第２図と全
く同一であるのでその説明を省略する。
段構成となっているため、Ｙデコーダ２３の出力ＹＤＩ
ＯＪＤＩ ｔｌＹＤ２０・ｚｚ＋ｙｐ２＋・２３は第１
図および第２図で説明したＹデコーダ１３の出力ＹＤＯ
Ｏ〜ＹＤＯ２と異なっているが、選択される列線は同じ
であり、また行線および列線の電位の変化は第２図と全
く同一であるのでその説明を省略する。
上述した第二の実施例におけるＹセレクタを第３図に示
した構成にすると、選択すべき列線の数が非常に多くな
った場合、Ｘデコーダの出力信号の数が少なくなるとい
う利点がある。すなわち、このような構成にした場合で
も第３図に示したような列線放電用Ｙセレクタを接続す
れば１列線間カップリング容量が存在するために選択さ
れた列線のチャージアップスピードが遅くなるというこ
とは無くなる。
した構成にすると、選択すべき列線の数が非常に多くな
った場合、Ｘデコーダの出力信号の数が少なくなるとい
う利点がある。すなわち、このような構成にした場合で
も第３図に示したような列線放電用Ｙセレクタを接続す
れば１列線間カップリング容量が存在するために選択さ
れた列線のチャージアップスピードが遅くなるというこ
とは無くなる。
上述した本発明の二つの実施例においては、メモリセル
は１個のＭＯＳ−ＦＥＴで構成された横型ＲＯＭに関し
て説明したがメモリセルは複数個のＭＯＳ−ＦＥＴを直
タリ接続して構成された縦型ＲＯＭでもよく、上述した
ような列線放電用Ｙセレクタを接続すれば同様の効果が
得られる。
は１個のＭＯＳ−ＦＥＴで構成された横型ＲＯＭに関し
て説明したがメモリセルは複数個のＭＯＳ−ＦＥＴを直
タリ接続して構成された縦型ＲＯＭでもよく、上述した
ような列線放電用Ｙセレクタを接続すれば同様の効果が
得られる。
以上説明したように１本発明の読出専用半導体記憶装置
（几ＯＭ）は、列線と一つの電圧供給端子間に接続され
且つゲートにＸデコーダの出力を反転した信号が印加さ
れた複数のＭＯＳ−ＦＥＴからなる列線放電用Ｙセレク
タを新たに設けることにより、列線間カップリング各音
が存在するために選択された列線のチャージアップスピ
ードが遅くなることを防止するので、読出スピードを早
くすることができるという効果がある。
（几ＯＭ）は、列線と一つの電圧供給端子間に接続され
且つゲートにＸデコーダの出力を反転した信号が印加さ
れた複数のＭＯＳ−ＦＥＴからなる列線放電用Ｙセレク
タを新たに設けることにより、列線間カップリング各音
が存在するために選択された列線のチャージアップスピ
ードが遅くなることを防止するので、読出スピードを早
くすることができるという効果がある。
第１図および第２図はそれぞれ本発明の第一の実施例を
説明するためのＲＯＭの回路図およびその動作を示すタ
イミング図、第３図および第４図はそれぞれ本発明の第
二の実施例を説明するためのＲＯＭの回路図およびその
動作を示すタイミング図、第５図および第６図はそれぞ
れ従来の一例を説明するだめのＲＯＭの回路図およびそ
の動作を示すタイミング図である。 １１・・・メモリセルアレイ、１２・・・Ｘデコーダ、
１３．２３・・・Ｘデコーダ、１４．２４・・・Ｙセレ
クタ、１５・−・センスアンプ、１６．２６・・・列線
放電用Ｙセレクタ、１７・・・インバータ、Ｄｏ＝Ｄ３
・・・列線、Ｗ。 〜Ｗ３−°゛行線、ｙｏｏ〜Ｙ０３．ＹＯＯ〜ＹＱ３．
Ｙｌｏ、Ｙｌｌ。 ネル型ＭＯＳ −ｋ’ Ｅ Ｔ、 Ｍｏｏ−ＭＢ２ ・
・・Ｎチャネル型ＭＯ８−ＦＥＴ構成のメモリセル、Ｙ
Ｄ ００− ｙＤ ０３ ＋ Ｉ’ＹＤ１０ ＋ＹＤｌ
ｌ ＋”Ｄ２０・２２ ＋”Ｄ２１・２Ｓ ”’ Ｘデ
コーダ出力、”Ｄｏｏ−ＹＤＯ３＋ ＹＤＩ Ｏ＋ ”
ＤＩ １ ｒ ＹＤ２０−２２ ＋ ＹＤ２１２３ ”
’反転Ｘデコーダ出力。 代理人 弁理士 内 原 晋 ＹセＬ７り／ ｗ３ 茅 ２ 閏 γセげダ 第 ３ 図 ｗ３ □ 茅 ４ 図
説明するためのＲＯＭの回路図およびその動作を示すタ
イミング図、第３図および第４図はそれぞれ本発明の第
二の実施例を説明するためのＲＯＭの回路図およびその
動作を示すタイミング図、第５図および第６図はそれぞ
れ従来の一例を説明するだめのＲＯＭの回路図およびそ
の動作を示すタイミング図である。 １１・・・メモリセルアレイ、１２・・・Ｘデコーダ、
１３．２３・・・Ｘデコーダ、１４．２４・・・Ｙセレ
クタ、１５・−・センスアンプ、１６．２６・・・列線
放電用Ｙセレクタ、１７・・・インバータ、Ｄｏ＝Ｄ３
・・・列線、Ｗ。 〜Ｗ３−°゛行線、ｙｏｏ〜Ｙ０３．ＹＯＯ〜ＹＱ３．
Ｙｌｏ、Ｙｌｌ。 ネル型ＭＯＳ −ｋ’ Ｅ Ｔ、 Ｍｏｏ−ＭＢ２ ・
・・Ｎチャネル型ＭＯ８−ＦＥＴ構成のメモリセル、Ｙ
Ｄ ００− ｙＤ ０３ ＋ Ｉ’ＹＤ１０ ＋ＹＤｌ
ｌ ＋”Ｄ２０・２２ ＋”Ｄ２１・２Ｓ ”’ Ｘデ
コーダ出力、”Ｄｏｏ−ＹＤＯ３＋ ＹＤＩ Ｏ＋ ”
ＤＩ １ ｒ ＹＤ２０−２２ ＋ ＹＤ２１２３ ”
’反転Ｘデコーダ出力。 代理人 弁理士 内 原 晋 ＹセＬ７り／ ｗ３ 茅 ２ 閏 γセげダ 第 ３ 図 ｗ３ □ 茅 ４ 図
Claims (1)
- メモリセルを行及び列方向に複数個配列して成るメモリ
セルアレイと、前記メモリセルのゲートを行方向に並列
接続する複数の行線と、前記メモリセルを列方向に並列
接続する複数の列線と、前記行線を選択するためのＸデ
コーダと、前記列線を選択するためのＹデコーダおよび
Ｙセレクタと、記憶情報を検出するためのセンスアンプ
と、前記列線および一つの電圧供給端子間に接続され且
つゲートに前記Ｙデコーダの出力を反転した信号が印加
される複数のＭＯＳ−ＦＥＴからなる列線放電用Ｙセレ
クタとを含むことを特徴とする読出専用半導体記憶装置
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13586188A JP2573657B2 (ja) | 1988-06-01 | 1988-06-01 | 読出専用半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13586188A JP2573657B2 (ja) | 1988-06-01 | 1988-06-01 | 読出専用半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01303696A true JPH01303696A (ja) | 1989-12-07 |
| JP2573657B2 JP2573657B2 (ja) | 1997-01-22 |
Family
ID=15161477
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13586188A Expired - Fee Related JP2573657B2 (ja) | 1988-06-01 | 1988-06-01 | 読出専用半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2573657B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003077280A (ja) * | 2001-09-06 | 2003-03-14 | Sony Corp | 電子回路および半導体記憶装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6064500U (ja) * | 1984-09-10 | 1985-05-07 | 日本電気株式会社 | メモリ回路 |
| JPS63279498A (ja) * | 1987-05-12 | 1988-11-16 | Fujitsu Ltd | リ−ド・オンリ・メモリ回路 |
-
1988
- 1988-06-01 JP JP13586188A patent/JP2573657B2/ja not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6064500U (ja) * | 1984-09-10 | 1985-05-07 | 日本電気株式会社 | メモリ回路 |
| JPS63279498A (ja) * | 1987-05-12 | 1988-11-16 | Fujitsu Ltd | リ−ド・オンリ・メモリ回路 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003077280A (ja) * | 2001-09-06 | 2003-03-14 | Sony Corp | 電子回路および半導体記憶装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2573657B2 (ja) | 1997-01-22 |
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Legal Events
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|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |