JPH0697557B2 - メモリ装置 - Google Patents

メモリ装置

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JPH0697557B2
JPH0697557B2 JP14247384A JP14247384A JPH0697557B2 JP H0697557 B2 JPH0697557 B2 JP H0697557B2 JP 14247384 A JP14247384 A JP 14247384A JP 14247384 A JP14247384 A JP 14247384A JP H0697557 B2 JPH0697557 B2 JP H0697557B2
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エヌ ベー フィリップス フルーイランペンファブリケン
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Description

【発明の詳細な説明】 本発明は、大規模集積回路メモリに関するものである。
本発明は、特に、複数バイトのメモリを形成するメモリ
セルの行および列よりなる複数のセクションを具え、各
セクションが書込み回路を有し、各セクションの各行が
セクションの各列に対して１個のメモリセルを有し、各
セクションが同数の行および同数の列を有するEEPROM形
メモリ装置に関するものである。
このようなEEPROMの１つの種類は、1982年10月に発行さ
れたIEEE Journal of Solid State Circuit,Vol.SC-17,
No.5,821〜827ページ，“An 80ns 32K EE-PROM using t
he FETMOS Cell"（Clinton Kuo等著）に記載されてい
る。この刊行物に記載されているメモリは、メモリセル
としてフローティングゲート電界効果トランジスタを用
いている。前記刊行物に記載されている回路配置では、
特定バイトの個々のセルを、その特定バイトの他のセル
とは別個に充電することができない。したがって、バイ
トのいずれかのセルを充電するためには、そのバイトの
すべてのセルを、これらセルを充電状態に保持するか否
かにかかわらず充電しなければならない。それにより、
選択されたバイトのすべてのセルをクリアし、その後、
充電状態に保持されてはならない選択されたセルを所望
通りに放電しなければならない。このことは、バイトの
特定のセルの情報を変更するためには、２サイクルの動
作、すなわちメモリの選択されたバイトのすべてのセル
が充電される消去サイクルと、これらセルのうちさらに
選択されたセルが放電されるプログラミングサイクルと
を必要とする。
本発明の目的は、情報の変更に上述した２サイクルの動
作を必要としない改良されたEEPROMアレイ配置を提供す
ることにある。
本発明は、複数バイトのメモリを形成するメモリセルの
行および列よりなる複数のセクションを具え、各セクシ
ョンが書込み回路を有し、各セクションの各行が当該セ
クションの各列に対して１個のメモリセルを有し、各セ
クションが同数の行および同数の列を有するEEPROM形の
メモリ装置において、 各セクションの同一行列位置の各メモリセルが相俟って
メモリの各バイトを構成し、各セクションから１つのメ
モリセルを選択して１つのバイトを構成する行および列
選択手段がこの１つのバイトのすべてのセルを関連する
書込み回路に同時に接続し、これにより、前記のすべて
の書込み回路が、関連するセルの情報を第１状態から第
２状態にあるいは第２状態から第１状態に電気的に且つ
同時に変更でき、しかも各メモリセルにおける情報の変
更を他のメモリセルにおける情報の変更に依存せずに行
なうことができ、各メモリセルが１個のフローティング
ゲート電界効果トランジスタと２個の通常の電界効果ト
ランジスタとを具え、各電界効果トランジスタがソー
ス，ゲート，ドレインを有し、一方の前記通常の電界効
果トランジスタのソースが前記フローティングゲート電
界効果トランジスタのゲートに接続され、他方の前記通
常の電界効果トランジスタのソースが、前記フローティ
ングゲート電界効果トランジスタのドレインに接続さ
れ、両方の前記通常の電界効果トランジスタのゲートが
互いに且つ前記列選択手段に接続され、前記フローティ
ングゲート電界効果トランジスタと関連する書込み回路
が２個の出力端子を有し、これら出力端子に２個の通常
の電界効果トランジスタのドレインが列選択手段を介し
て接続され、前記フローティングゲート電界効果トラン
ジスタのソースに基準電位が与えられ、前記行選択手段
が、両方の前記通常の電界効果トランジスタをターンオ
ンして、前記フローティングゲート電界効果トランジス
タをその関連する前記書込み回路に接続するようにした
ことを特徴とする。
本発明の特徴の１つは、メモリのバイトの各メモリセル
を、そのバイトの他のメモリセルの書込み手段とは別個
の自身の書込み手段に接続できることである。
本発明の効果は、アレイにおける情報の変更に要する時
間が軽減できることである。
本発明の他の目的、特徴および効果は、当業者には以下
の説明より明らかとなるであろう。
以下、本発明を図面に基づいて詳細に説明する。
第１図は、セクションが32列256行に配列された8192個
のメモリセルを具えるEEPROMアレイの８セクションのう
ちの第１セクションを示している。この図には、EEPROM
アレイの第１セクションの４個のフローティングゲート
電界効果トランジスタROOQMO,ROOQM31,R255OQMO,R255OQ
M31が示されている。これらのトランジスタは、第１セ
クションの第１列の第１行のメモリセルと、第32列の第
１行のメモリセルと、第１列の第256行のメモリセル
と、第32列の第256行のメモリセルとである。第１セク
ションの第２〜第31列のメモリセルは、簡単にするため
に図示しておらず、垂直に配置された二点鎖線のボック
スC1-C30として示している。同様に、第１セクションの
第２〜第255行のメモリセルも簡単にするために図示し
ておらず、水平に配置された一点鎖線のボックスR1-R25
4として示している。
第１セクションの各メモリセルは、２個の通常の電界効
果トランジスタにそれぞれ関連している。これら電界効
果トランジスタは、４個のメモリセルに対して、それぞ
れROOQGOおよびROOQDOと、R0OQG31およびR0OQD31と、R
255OQGOおよびR255OQDOと、R255OQG31およびR255OQD31
とである。
第１セクションの１列にあるすべてのメモリセルは、２
個の列選択電界効果トランジスタに関連している。例え
ば、第１列に対してはトランジスタOQCGOおよびOQCDOが
関連し、第32列に対してはトランジスタOQCG31およびOQ
CD31が関連している。
第２図は、EEPROMアレイの第８セクションに対するメモ
リセルを示している。これらメモリセルは第１セクショ
ンについて前述したメモリセルと同様である。第２〜第
７セクションは、第１および第８セクションと同一であ
るので、簡単にするために図示していない。各セクショ
ンは、アレイの各８セルバイトの１個のメモリセルを有
している。したがって、各セクションにおいて同一の行
および同一の列を選択することにより、関連するバイト
の８個のセルすべてを読取りあるいは書込むことができ
る。
以後簡単にするために、各メモリセルトランジスタを、
QMとして示し、このトランジスタのゲートに接続された
関連する通常の電界効果トランジスタをゲート選択トラ
ンジスタとしてQGで示す（第３図参照）。ソースが関連
メモリセルのドレインに接続された通常の電界効果トラ
ンジスタは、ドレイン選択トランジスタとしてQDで示
す。これらトランジスタは、行位置と列位置とを無視し
て示している。各メモリセルグループにおいては、ゲー
ト選択トランジスタQGのドレインは、列選択ラインに接
続され、ソースは、フローティングゲートメモリセルト
ランジスタQMのゲートに接続されている。各メモリセル
グループのドレイン選択トランジスタQDのドレインは、
列選択ラインに接続され、ソースはフローティングゲー
トメモリセルトランジスタQMのドレインに接続されてい
る。各メモリセルトランジスタQMのソースは、接地され
ている。各列の各行におけるゲート選択トランジスタQG
およびドレイン選択トランジスタQDのゲートは、関連す
る行選択ラインRSに接続されている。
各ゲート選択トランジスタQGおよび各ドレイン選択トラ
ンジスタQDのドレインは、関連する列選択トランジスタ
QCGおよびQCDを経て読取り書込み回路RWMの各ライン９
および８にそれぞれ接続されている。
各セクションに対する読出り書込み回路RWMは、トラン
ジスタQFG,QTG,QSGおよびQHGを具えるゲート列選択回路
と、トランジスタQFD,QTD,QSDおよびQHDを具える相補ド
レイン列選択回路とを具えている。
第３図に示されたすべてのトランジスタは、電界効果Ｐ
チャンネルデバイスであるトランジスタQFGおよびQFDを
除いて、電界効果Ｎチャンネルデバイスである。これら
の２個のトランジスタQFGおよびQFDは、第１フリップフ
ロップ回路を構成し、トランジスタQTGおよびQTDと共
に、端子20からライン８および９への接続部を構成して
いる。後述するように、フリップフロップ回路は、第１
状態で、関連するメモリセルを充電し、第２状態で、メ
モリセルを放電させる。トランジスタQSGおよびQSDは、
第２フリップフロップ回路を構成し、トランジスタQHG
およびQHDと共に、ライン９および８から大地への接続
部を構成している。
第３図には、入力信号ラッチDILおよび出力信号ラッチD
OLを有するアレイの１セクションに対する代表的な書込
み手段が示されている。出力信号ラッチDOLの入力端子
は、代表的な書込み手段の一部でもある読取り書込み回
路RWMのライン８および９に接続されている。書込み手
段の出力ラインVDOは、排他的OR回路EOを具える比較手
段の第１入力端子に接続されている。データ入力ラッチ
DILの入力端子は、データ入力ラインDINに接続され、出
力ラインVDIは、排他的OR回路EOの第２入力端子に接続
されている。排他的OR回路EOの出力端子は、スイッチSW
の入力端子に接続されている。スイッチSWの他の入力端
子は、ライン▲▼に接続されている。スイッチSWの
出力端子は、読取り書込み回路RWMの端子20に接続され
ている。本発明によれば、読取り動作が常に書込み動作
に先行するということを理解するならば、データ入力ラ
ッチDILの動作の説明は簡単になる。読取り動作が書込
み動作に常に先行するということは、メモリセルのデー
タが変更される場合にのみ、書込み動作を生じさせると
いう本発明の特徴を与えている。さらに、データ入力ラ
ッチDILを経て供給されるセルへの時の入力が最終の入
力と異なるならば、データ入力ラッチDILのみを切換え
ることが必要となる。したがって、最終入力がデータ入
力ラッチDILを切換えて、ラインVDIにバイナリ１を出力
するならば、第４図のＮチャンネルゲートN4はターンオ
ンして、端子51にバイナイ０を保持している。これによ
りＰチャンネルゲートP3をオンに保持し、Vcc電位（バ
イナリ１）はラインVDIに保持される。第４図から第７
図の残りの説明を通じて、Ｎチャンネルゲートは参照符
号Ｎにより識別し、Ｐチャンネルゲートは参照符号Ｐに
よって識別している。
セルをバイナリ１からバイナリ０に変更することが要求
される場合には、バイナリ０がラインDINに発生される
ことを除けば、読取りサイクルが始まるときには上述し
た状態にある。バイナリ０がラインDINに発生すると、
ＰチャンネルゲートP2がターンオンし、Ｎチャンネルゲ
ートN1がオフに保持される。読取りサイクル中、ライン
VPGMの信号は低レベルであり、これによりＰチャンネル
ゲートP1がターンオンする。したがってVCC電位（バイ
ナリ１）が端子51に発生する。これにより、ゲートP3が
タンーオフし、ゲートN3がターンオンして、ラインVDI
は大地電位（バイナリ０）にされる。したがって、ゲー
トN4がターンオフし、ゲートP4がターンオンして、端子
51をバイナリ１レベルに保持する。
セルをバイナリ０レベルからバイナリ１レベルに変更す
る場合には、書込みサイクルに先行する読取りサイクル
が始まるときに、上記パラグラフの終わりに説明した状
態にある。そして、バイナリ１がラインDINに発生され
る。これによりゲートN1がターンオンして、ゲートP1が
オフに保持される。読取りサイクル中、ライン▲
▼は高レベルにあり、ゲートN2はターンオンしてい
る。これにより端子51は大地電位（バイナリ０）に保持
される。従って、ゲートN3がターンオフし、ゲートP3が
ターンオンして、ラインVDIにVCC電位（バイナリ１）が
与えられる。これによりゲートP4がターンオフし、ゲー
トN4がターンオンして、端子51が大地電位（バイナリ
０）に保持される。
ライン８がバイナリ０であり、ライン９がバイナリ１で
ある場合には、データ出力ラッチDOL（第５図）は、ラ
インVDOにバイナリ１信号を出力する。ライン８がバイ
ナリ１であり、ライン９がバイナリ０である場合には、
データ出力ラッチDOLは、ラインVDOにバイナリ０信号を
出力する。ライン８のバイナリ０によって、ゲートP
5（第５図）はオンしゲートN5はオフする。VCC電位（バ
イナリ１）は、ゲートP5を経てラインVDOおよびゲートN
7に供給され、ゲートN7をターンオンする。ゲートN
8は、ライン９のバイナリ１よってオンされる。したが
って、大地電位（バイナリ０）がゲートP6に供給され、
ゲートP6をターンオンする。その結果、VCC電位（バイ
ナリ１）は、ゲートP6を経てラインVDOに保持される。
ライン８が高レベルでライン９が低レベルにある他の状
態では、ゲートN5,N6およびP8がターンオンして、ライ
ンVDOに大地電位（バイナリ０）が供給される。
排他的OR回路EOは、入力ラインVDIあるいはVDOのいずれ
か一方がバイナリ１である場合にのみバイナリ１を発生
する。入力ラインの他のすべての状態では、排他的OR回
路EOは、出力ラインPHIにバイナリ０を発生する。入力
ラインVDIを経てバイナリ１が供給され、入力ラインVDO
を経てバイナリ０が供給されるものとすると、ゲートP
10（第６図）がターンオンし、ゲートN13にバイナリ１
を供給して、ゲートN13をターンオンする。同時に、ゲ
ートN14はオンしており、大地電位すなわちバイナリ０
がゲートN14およびゲートN13を経てゲートP15に供給さ
れ、ゲートP15をターンオンし、これによりラインPHIに
バイナリ１が供給される。バイナリ１信号が、ラインVD
IおよびVDOの両方に発生すると、ゲートN9およびN10は
共にターンオンして、ゲートP11およびP13にバイナリ０
を供給し、これらゲートをターンオンする。ゲートP11
はバイナリ１をゲートN16に供給し、ゲートP13はバイナ
リ１をゲートN15に供給して、これらを共にターンオン
し、ラインPHIに大地電位（バイナリ０）を供給する。
バイナリ０がラインVDIおよびVDOを経て供給されると、
ゲートP12およびP14は共にターンオンして、ゲートN15
およびN16にバイナリ１信号を供給する。この場合もこ
れらゲートN15およびN16はターンオンして、ラインPHI
にバイナリ０を供給する。
バイナリ０がラインVDIを経て供給され、バイナリ１が
ラインVDOを経て供給されると、ゲートP9がターンオン
して、ゲートN11にバイナリ１を供給し、ゲートN11をタ
ーンオンする。ゲートN12は、ラインVDOを経て供給され
るバイナリ１によりターンオンされる。これによりゲー
トP16は接地されてターンオンし、ラインPHIにVcc電位
（バイナリ１）を供給する。
第７図は、読取り書込み回路RWMの端子20に供給される
電圧を、読取り電位Vccから書込み電位Vppに転移させる
ためのスイッチSWの詳細な回路を示す。ライン▲▼
を経て供給される信号は、ゲートP17およびN17により形
成されるインバータによって反転される。ライン▲
▼を経て供給されるバイナリ１信号は読取り動作を指示
しており、ラインVPGMにバイナリ０を供給する。ゲート
P20およびN20により形成されるインバータは、バイナリ
０を反転し、ライン▲▼にバイナリ１を供給す
る。これらの状態の下で、ゲートP18がターンオンし、
バイナリ１がゲートN21およびN24に供給され、これらゲ
ートをターンオンする。ゲートN21は、ゲートP23に大地
電位を供給して、ゲートP23をターンオンし、ゲートP22
およびP24をターンオフする。ゲートN24は、読取り書込
み回路RWMの端子20にVcc電位（読取り電圧）を供給す
る。
書込み動作が必要な場合には、ラインVPGMは高レベルに
なりライン▲▼は低レベルになるが、ラインPH
Iがバイナリ０に保持され、情報の変更の指示が関連メ
モリセルにおいて必要とされないならば作用しない。
今、VPGMが高レベルにあり、ゲートN18がターンオンし
ているときに情報の変更が必要とされるものとする。PH
Iが高レベルになるとき、ゲートN19はターンオンし、大
地電位がゲートN21とN24とに供給され、これらゲートを
ターンオフする。これにより、読取り書込み回路RWMの
端子20からVcc電位が除去される。ゲートN18およびN19
を経て供給される大地電位は、ゲートP21をターンオン
し、これによりゲートP23をターンオフし、ゲートN23を
ターンオンする。その結果、ゲートP24に大地電位が供
給され、ゲートP24がターンオンし、読取り書込み回路R
WMの端子20に書込み電位Vppが供給される。
次に、１個のメモリセルの動作を、第３図に基づいて説
明する。特定のセルを読取るためには、周知のように、
そのセルに関連した列選択ラインと、そのセルに関連し
た行選択ラインとに選択電圧を供給することにより、セ
ルをアドレスすなわち選択する。同じ行選択ラインおよ
び列選択ラインが、８個のセクションのそれぞれにおい
て同時に選択され、これによりバイト全体をアドレスす
る。選択されたラインは、各セクションにおいて選択さ
れた唯一の行選択ラインおよび列選択ラインであり、し
たがって各セクションにおいて１個のセルが選択され
る。行０および列０が選択されているものとすると、選
択電圧（電圧源は図示せず）は、トランジスタQGおよび
QDを、トランジスタQCGおよびQCDと共に、ターンオンさ
せる。トランジスタQMのフローティングゲートが放電さ
れており、このメモリセルが、これにバイナリ１が蓄積
されたものとして表される第１状態にあるものとする。
従って、トランジスタQMがライン９からこのラインの予
備充電（precharge）によってトランジスタQGを経て供
給される電圧によってターンオンされると、ライン８は
トランジスタQMのソースの大地電位となる。（予備充電
動作は、当業者には周知であるから説明を省略する。）
この時、第７図に関連して説明したように、読取り電圧
VccがスイッチSWから端子20に供給される。電圧V12が既
知のようにして端子12に供給されると、トランジスタQ
HGはターンオンするが、ライン９は高レベルに保持され
ている。その理由は、ライン８からトランジスタQSGの
ゲートに供給される低電圧のためにトランジスタQSGが
オフに保持されているからである。その後、電圧V
14（第８図）が、既知のようにして端子14に供給される
と、トランジスタQHDがターンオンし、トランジスタQHD
およびトランジスタQSD（ライン９の電圧によってター
ンオンされている）は、ライン８に対し大地への通路を
与えている。続いて、電圧V18（第８図）が、既知のよ
うにして端子18に供給されて、トランジスタQTGおよび
トランジスタQTDをターンオンさせる。端子15は、ライ
ン９の電圧にまで高くなり、端子16はライン８の大地電
位まで低くなる。これにより、トランジスタQFGがター
ンオンして、電圧Vccがライン９に供給され、ライン９
は高電位に保持される。ライン９よりも低い電位にある
ライン８に対する電圧差は、トランジスタQMにおけるバ
イナリ１の蓄積を指示している。これは、第５図につい
て説明したように、データ出力ラッチDOLからラインVDO
をへて供給されるバイナリ１出力によって示される。ラ
インVDOを経て供給されるこの出力は、何ら影響を与え
ることなく排他的OR回路EOの下側入力端子に供給され
る。
読取り動作が開始した時点でメモリセルQMのフローティ
ングゲートが充電されており、このメモリセルが第２状
態すなわちバイナリ０の蓄積を指示する場合には、メモ
リセルQMは、行選択電圧がラインRS0に供給された際に
導通しない。その結果、ライン８は予備充電電圧のため
に高レベルに保持され、したがってトランジスタQSGが
ターンオンされる。電圧V12がトランジスタQHGに供給さ
れてトランジスタQHGがターンオンすると、トランジス
タQSG及びQHGを経て大地に至る通路が、ライン９に与え
られる。トランジスタQSDは、ライン９を経て供給され
る大地電位によってターンオフされるので、電圧V14が
トランジスタQHDに供給されターンオンしても、そのタ
ーンオンは何ら影響を与えない。このような状態のもと
で、電圧V18が端子18に供給されてトランジスタQTGおよ
びトランジスタQTDがターンオンされると、端子15は大
地電位になり、端子16は高レベルに保持される。そのと
き端子15の大地電位はトランジスタQFDをターンオン
し、端子20に供給される電位Vccは、この場合ライン８
に供給される。ライン８よりも低い電位にあるライン９
に対する電圧差は、メモリにおけるバイナリ０の蓄積を
表し、前述したように、データ出力ラッチDOLの出力端
子にバイナリ０を発生させ、排他的OR回路EOの下側入力
端子へ供給する。排他的RO回路EOの動作は、読取り動作
中は何ら影響を与えず、したがって無視することができ
る。
書込みサイクルが発生するならば、前述した読取りサイ
クルは、書込み動作の前に行われる。書込みサイクル
中、バイナリ０またはバイナリ１がラインDINを経てデ
ータ入力ラッチDILに供給される。第４図について説明
したように、これら信号のいずれによっても、データ入
力ラッチDILの出力端子に対応する信号を発生させ、こ
の信号はラインVDIを経て排他的OR回路EOの上側入力端
子に供給される。メモリセルのデータを変更する場合に
のみ書込み動作が必要であるから、排他的OR回路EOはこ
の条件を決定するために用いられる。第６図について説
明したように、メモリセルに蓄積されるデータが、ライ
ンDINを経て供給されているデータと同じであるなら
ば、２個の０または２個の１が、ラインVDIおよびVDOを
経て、排他的OR回路EOの入力端子に供給される。いずれ
の場合にも、排他的OR回路EOの出力端子からバイナリ０
が、ラインPHIを経て、スイッチSWに供給される。これ
により、書込みサイクルの開始が防止される。その理由
は、関連セルの情報が変更されるものではないという事
実から、書込みサイクルが不必要であるからである。
バイナリ１がトランジスタQMに蓄積されており、バイナ
リ０がトランジスタQMに書込まれるものとすれば、ライ
ン８は、パルスV18の間ライン９に対して低くなり、そ
の結果バイナリ０信号がラインVDIを経て排他的OR回路E
Oの上側入力端子に供給され、バイナリ１信号がラインV
DOを経て下側入力端子に供給される。これにより、排他
的OR回路EOの出力信号をラインPHIを経てスイッチSWに
供給する。スイッチSWは、ライン▲▼を経て供給さ
れる信号が低レベルになることによって書込みサイクル
が開始されるときに、端子20の電圧を読取り電圧Vccか
らより高い書込み電圧Vppに転移させる（第７図につい
て説明したように）。書込み電圧Vppは、トランジスタQ
FGおよびトランジスタQTGを経てライン９に供給され、
さらにトランジスタQCGおよびQGを経てメモリセルトラ
ンジスタQMのゲートに供給される。トランジスタQMのゲ
ートが書込み電位にあり、ソースおよびドレインが共に
大地電位にある状態では、トランジスタQMのフローティ
ングゲートは充電され、蓄積されていた情報をバイナリ
０に変換する。
バイナリ０がトランジスタQMに蓄積されており、バイナ
リ１がトランジスタQMに書込まれるべきものとすれば、
パルスV18が端子18に供給されるときに、ライン８がラ
イン９に対して高くなる。その結果、データ出力ラッチ
DOLは、ラインVDOを経て排他的OR回路EOの下側入力端子
にバイナリ０を供給し、一方、データ入力ラッチDIL
は、ラインVDIを経て上側入力端子にバイナリ１を供給
する。スイッチSWはこの場合にも、読取り電圧Vccの代
わりに、端子20に書込み電圧Vppを供給する。しかしこ
の場合には、前述したように読取りサイクル動作中にト
ランジスタQFGはターンオフされ、トランジスタQFDはタ
ーンオンされている。これにより、書込み電圧はトラン
ジスタQFDおよびトランジスタQTDを経てライン８に供給
され、さらにトランジスタQCDおよびQDを経てメモリセ
ルトランジスタQMのドレインに供給される。トランジス
タQMのドレインの書込み電圧およびそのゲートにトラン
ジスタQCGおよびQGを経て供給されるライン９の大地電
位により、メモリセルトランジスタQMのフローティング
ゲートは放電される。そして、トランジスタQMはバイナ
リ１を蓄積する。
第１図と第２図を比較することにより、列“0"および行
“0"が選択されると、アレイの第１セクションのメモリ
セルR0OQMO（第１図）と第８セクションのメモリセルR0
7QMO（第２図）とが同時に選択されることがわかる。各
メモリセルは、独自の書込み手段を有しているので、第
２図のライン79とライン78との間の関係とは無関係に、
第１図のライン09をライン08に対して高レベルあるいは
低レベルとすることができることがわかる。各バイトの
他の６ビットについてもおなじことが言える。全バイト
の各ビットを別個のセクションへ分離しているために、
書込みサイクル中に各セクションの書込み手段を動作せ
しめて、バイトの選択されたセルに、そのバイトの他の
選択セルとは無関係に、情報をいずれの状態でも書込ん
だり書込まなかったりすることができる。
この配列によって、アレイの各セクションの書込み手段
の排他的OR回路EOは、情報を変更すべきセルに関連する
読取り書込み回路RWMにのみ書込み電圧を供給すること
ができる。これにより、必要のないときにセルが書込ま
れるのを防止することができる。
さらに、全バイトの各ビットの別個のセクションへの分
離は、書込み回路が、第１状態での情報を第２状態での
情報を有する１個の選択されたセルに書込み、同時に前
記第２状態の情報を前記第１状態の情報を有する他の選
択されたセルに書込むことを可能にする。従って、列0,
行０の第１ビット位置のメモリセルすなわちR0OQMO（第
１図）にバイナリ１が蓄積されており、一方、列0,行０
の第８ビット位置のメモリセル、すなわちR07QMO（第２
図）にバイナリ０が蓄積されているものとすると、本発
明によれば、バイナリ１を書込みサイクル中にバイナリ
０に変更し、バイナリ０を同じ書込みサイクル中に同時
にバイナリ１に変更することができる。
本発明は上述した例のみに限定されず、幾多の変更を加
えうること勿論である。
【図面の簡単な説明】
第１図は、各セクションが32列 256行に配列された8192
個のメモリセルを具えるEEPROMアレイの８セクションの
うちの１つのセクションを示す略図、 第２図は、８セクションのうちの他の１つのセクション
を示す略図、 第３図は、８セクションのうちの１つの一般的なセクシ
ョンを示す図、 第４図は、第３図の入力信号ラッチの詳細な回路図、 第５図は、第３図の出力信号ラッチの詳細な回路図、 第６図は、第３図の排他的OR回路EOの詳細な回路図、 第７図は、第３図のスイッチの詳細な回路図、 第８図は、メモリの読取りおよび書込みサイクルを実行
するのに用いられるいくつかのパルスのタイミングチャ
ートを示す図である。 QG……ゲート選択トランジスタ QD……ドレイン選択トランジスタ QM……フローティングゲートメモリセルトランジスタ QCG,QCD……列選択トランジスタ 8,9……列選択ライン RS……行選択ライン RWM……読取り書込み回路 DIL……入力信号ラッチ DOL……出力信号ラッチ DIN……データ入力ライン VDI,VDO……出力ライン EO……排他的OR回路 SW……スイッチ 20……読取り書込み回路の端子
───────────────────────────────────────────────────── フロントページの続き (72)発明者 カメスワラ・コーラ・ラオ アメリカ合衆国カリフオルニア州94054 サンタクララ フラー ストリート4443 (56)参考文献 特開 昭53−84433（ＪＰ，Ａ) 特開 昭54−110742（ＪＰ，Ａ) 特開 昭57−193066（ＪＰ，Ａ) 特開 昭57−150192（ＪＰ，Ａ) 特開 昭56−130884（ＪＰ，Ａ)

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】複数バイトのメモリを形成するメモリセル
    の行および列よりなる複数のセクションを具え、各セク
    ションが書込み回路を有し、各セクションの各行が当該
    セクションの各列に対して１個のメモリセルを有し、各
    セクションが同数の行および同数の列を有するEEPROM形
    のメモリ装置において、 各セクションの同一行列位置の各メモリセルが相俟って
    メモリの各バイトを構成し、各セクションから１つのメ
    モリセルを選択して１つのバイトを構成する行および列
    選択手段がこの１つのバイトのすべてのセルを関連する
    書込み回路に同時に接続し、これにより、前記のすべて
    の書込み回路が、関連するセルの情報を第１状態から第
    ２状態にあるいは第２状態から第１状態に電気的に且つ
    同時に変更でき、しかも各メモリセルにおける情報の変
    更を他のメモリセルにおける情報の変更に依存せずに行
    なうことができ、各メモリセルが１個のフローティング
    ゲート電界効果トランジスタ（QM）と２個の通常の電界
    効果トランジスタ（QG,QD）とを具え、各電界効果トラ
    ンジスタがソース，ゲート，ドレインを有し、一方の前
    記通常の電界効果トランジスタのソースが前記フローテ
    ィングゲート電界効果トランジスタのゲートに接続さ
    れ、他方の前記通常の電界効果トランジスタのソース
    が、前記フローティングゲート電界効果トランジスタの
    ドレインに接続され、両方の前記通常の電界効果トラン
    ジスタのゲートが互いに且つ前記列選択手段に接続さ
    れ、前記フローティングゲート電界効果トランジスタと
    関連する書込み回路が２個の出力端子を有し、これら出
    力端子に２個の通常の電界効果トランジスタのドレイン
    が列選択手段を介して接続され、前記フローティングゲ
    ート電界効果トランジスタのソースに基準電位が与えら
    れ、前記行選択手段が、両方の前記通常の電界効果トラ
    ンジスタをターンオンして、前記フローティングゲート
    電界効果トランジスタをその関連する前記書込み回路に
    接続するようにしたことを特徴とするメモリ装置。
  2. 【請求項２】特許請求の範囲第１項に記載のメモリ装置
    において、前記選択手段が、いかなる時にも各セクショ
    ンの１個のメモリセルのみを、関連する書込み回路に接
    続するようにしたことを特徴とするメモリ装置。
  3. 【請求項３】特許請求の範囲第１項に記載のメモリ装置
    において、前記選択手段が、各列のすべての前記一方の
    通常の電界効果トランジスタ（QG）のドレインを前記出
    力端子の一方（９）に接続する第１列選択トランジスタ
    （QCG）と、列のすべての前記他方の通常の電界効果ト
    ランジスタ（QD）のドレインを前記出力端子の他方
    （８）に接続する第２列選択トランジスタ（QCD）とを
    各列に有することを特徴とするメモリ装置。
  4. 【請求項４】特許請求の範囲第３項に記載のメモリ装置
    において、関連するメモリセルの情報をそのままの状態
    に保持すべき場合に、関連する書込み回路が動作するの
    を防止する比較手段を各セクションに有することを特徴
    とするメモリ装置。
  5. 【請求項５】特許請求の範囲第４項に記載のメモリ装置
    において、前記各書込み回路が、第１状態において、関
    連する書込み回路の前記他方の出力端子よりも高い電位
    を前記一方の出力端子に供給して、関連するセルを充電
    し、第２状態において、関連する書込み回路の前記一方
    の出力端子よりも高い電位を前記他方の出力端子に供給
    して、関連するメモリセルを放電させるフリップフロッ
    プ回路（QFG,QFD）を有することを特徴とするメモリ装
    置。
JP14247384A 1983-07-11 1984-07-11 メモリ装置 Expired - Lifetime JPH0697557B2 (ja)

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US06/512,853 US4566080A (en) 1983-07-11 1983-07-11 Byte wide EEPROM with individual write circuits
US512853 1983-07-11

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EP (1) EP0131344B1 (ja)
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DE (1) DE3485402D1 (ja)
IE (1) IE57868B1 (ja)

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IE57868B1 (en) 1993-05-05
DE3485402D1 (de) 1992-02-13
JPS6052999A (ja) 1985-03-26
EP0131344B1 (en) 1992-01-02
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