JPS6052999A - メモリ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 である。本発明は、特に、複数バイトのメモリを形成す
るメモリセルの行および列よりなる複数のセクションを
具え、各セクションが書込み回路を有し、各セクション
の各行がセクションの各列に対して１個のメモリセルを
有し、各セクションが同数の行および同数の列を有する
ＥＥＰＲＯＭ形メモリ装置に関するものである。

ＥＥＰＲＯＭの１つの種類は、１９８２年１０月に発行
されたＩＥＢＢ　Ｊｏｕｒｎａｌ　ｏｆ　Ｓｏｌｉｄ　
Ｓｔａｔｅ　Ｃｉｒｃｕｉｔ。

Ｖｏｌ’−、−ＳＣ−１７，　Ｎｏ．　５．　８２１　
〜８２７　ページ，”Ａｎ　ｆｉＯｎｓ３２Ｋ　Ｂ［Ｅ
−ＰＲＯＭ　ｕｓｉｎｇ　ｔｈｅ　ＦＢＴＭＯＳ　Ｃｅ
ｌｌ”（Ｃｌｉ−ｎｔｏｎＫｕｏ等著）に記載されてい
る。この刊行物に記載されているメモリは、メモリセル
としてフローティングゲート電界効果トランジスタを用
いている。

前記刊行物に記載されている回路配置では、特定バイト
の個々のセルを、その特定バントの他のセルとは別個に
充電することができない。したがって、バイトのいずれ
かのセルを充電するためには、そのバイトのすべてのセ
ルを、これらセルを充電状態に保持するか否かにかかわ
らず充電しなければならない。そして、選択されたバイ
トをクリアし、かつ、充電状態に保持されてはならない
選択されたバイトを放電しなければならない。このこと
は、バイトの特定のセルの情報を変更するためには、２
サイクルの動作、すなわちメモリの選択されたすべての
セルが充電される消去サイクルと、これらセルのうちさ
らに選択されたセルが放電されるプログラミングサイク
ルとを必要とする。

本発明の目的は、改良されたＥＥＰＲＯＭアレイ配置を
提供することにある。

本発明のＥＥＰＲＯＭ形のメモリ装置は、各セクション
の同一行列位置の各メモリセルが共に、各セクションに
対しバイトの各セルを関連する書込み回路に同時に且つ
選択的に接続する各バイトのメモリ選択手段を有し、各
前記書込み回路が、関連するセルの情報を第１状態から
第２状態にあるいは第２状態から第１状態に変更するこ
とができ、この情報の変更とは無関係に、他の書込み回
路が、関連するセルに蓄積されている情報を変更するこ
とができることを特徴とするものである。

本発明の特徴の１つは、メモリのバイトの各メモリセル
を、そのハイドの他のメモリセルの書込み手段とは別個
の自身の書込み手段に接続できることである。

本発明の効果は、アレイにおける情報の変更に要する時
間が軽減できることである。

本発明の他の目的、特徴および効果は、当業者には以下
の説明より明らかとなるであろう。

以下、本発明を図面に基づいて詳細に説明する。

第１図は、セク、ジョンが３２列２５６行に配列された
８１９２個のメモリセルを具えるＥＥＰＲＯＭアレイの
８セクシヨンのうちの第１セクシヨンを示している。こ
の図には、ＥＥＰＲＯＭアレイの第１セクシヨンの４個
のフローティングゲート電界効果トランジスタＲ９ＯＱ
ＭＯ，ｆｌｏ　０Ｑｘｓ＋、　Ｒ２５Ｓ口０１１０Ｒ２
ＳＳ　ＯＱイ、１　が示されている。これらのトランジ
スタは、第１セクションの第１列の第１行のメモリセル
と、第３２列の第１行のメモリセルと、第１列の第２５
６行のメモリセルと、第３２列の第２５６行のメモリセ
ルとである。第１セクシヨンの第２〜第３１列のメモリ
セルは、簡単にするたｔに図示しておらず、垂直に配置
された一点鎖線のボックスＣ１−Ｃ３０として示してい
る。同様に、第１セクシヨンの第２〜第２５５行のメモ
１Ｊセルも簡単にするために図示しておらず、水平に配
置された一点鎖線のボックスＲｌ　−Ｒ２５４として示
している。

第１セクシヨンの各メモリセルは、２個の通常の電界効
果トランジスタにそれぞれ関連している。

これら電界効果トランジスタは、４個のメモリセルに対
して、それぞれＲ８００，。およびＲ８０Ｑｎｏと、Ｒ
ｏ　０Ｏｃ３１　およびＬ　Ｏ［］、３．　と、Ｒ２５
Ｓ　０ＯｃｏおよびＲ１２，、、、、ＯＱ、ｏと、Ｒ２
５５０［］［，３１およびＲ２５５０００３＋とである
。

第１セクシヨンの１列にあるすべてのメモリセルは、２
個の列選択電界効果トランジスタに関連している。例え
ば、第１列に対してはトランジスタ０Ｏｃｃｏ　および
　０ＯｏＩｌｏ　が関連し、第３２列に対してはトラン
ジスタ００ＣＧ３１および　００ＣＤ３１が関連してい
る。

第２図は、ＥＥＰＲＯＭアレイの第８セクシヨンに対す
るメモリセルを示している。これらメモリセルは第１セ
クシヨンについて前述したメモリセルと同様である。第
２〜第７セクシヨンは、第１および第８セクションと同
一であるので、簡単にするために図示していない。各セ
クションは、アレイの各８セルハイドの１個のメモリセ
ルを有している。したがって、各セクションにおいて同
一の行および同一の列を選択することにより、関連する
ハイドの８個のセルすべてを読取りあるいは書込むこと
ができる。

以後簡単にするた必に、各メモリセルトランジスタを、
Ｏｏ　として示し、このトランジスタのゲートに接続さ
れた関連する通常の電界効果トランジスタをゲート選択
トランジスタとしてＱＧ　で示す（第３図参照）。ソー
スが関連メモリセルのドレインに接続された通常の電界
効果トランジスタは、トレイン選択トランジスタとして
Ｏｌｌ　で示す。

これらトランジスタは、行位置と列位置とを無視して示
している。各メモリセルグループにおいては、ゲート選
択トランジスタＯ０のトレインは、列選択ラインに接続
され、ソースは、フローティングゲートメモリセルトラ
ンジスタＱ、のゲートに接続されている。各メモリセル
グループのドレイン選択トランジスタＱＤ　のドレイン
は、列選択ラインに接続され、・ソースはフローティン
グゲートメモリセルトランジスタＱ、のトレインに接続
されている。各メモリセルトランジスタＯＭ　のソース
は、接地されている。各列の各行におけるゲート選択ト
ランジスタＯＧ　およびトレイン選択トランジスタＯ９
のゲートは、関連する行選択ラインＲ３に接続されてい
る。

各ゲート選択トランジスタＱＧ　および各ドレイン選択
トランジスタＯ９のトレインは、関連する列選択トラン
ジスタＯ６６およびＯ６０を経て読取り書込み回路ＲＷ
Ｍの各ライン９および８にそれぞれ接続されている。

各セクションに対する読取り書込み回路ＲＷ　Ｍは、ト
ランジスタ（ｌｐ［、、ＱＴＧ　＋　ＱＳＧおよびＤＩ
ＩＣを具えるゲート列選択回路と、トランジスタ（ｌｐ
ｏ　。

０□Ｄ、０．。およびＱ１□、を具える相補ドレイン列
選択回路とを具えている。

第３図に示されたすべてのトランジスタは、電界効果Ｐ
チャンネルアノＮイスであるトランジスタＱＦＧおよび
Ｏｐｎを除いて、電界効果Ｎチャンネルデバイスである
。これらの２個のトランジスタｏｐｃおよび０１．は、
フリップフロ・ノブ回路を構成し、トランジスタＯＴＧ
およびＱＴＤと共に、端子２０からライン８および９へ
の接続部を構成してしする。

後述するように、フリ・ツブフロ・ノブ回路は、第１状
態で、関連するメモリセルを充電し、第２状態で、メモ
リセルを放電させる。トランジスタＯｓＧおよび０８．
は、第２７リツプフロツプ回路を構成し、トランジスタ
Ｑ　ＨＧおよび０１１　Ｄと共に、ライン９および８か
ら大地への接続部を構成している。

第３図には、入力信号ラッチＤ、ＩＬおよび出力信号ラ
ッチＤＯＬを有するアレイの１セクシヨンに対する代表
的な書込み手段が示されている。出力信号ラッチＤ　Ｏ
Ｌの入力端子は、代表的な書込み手段の一部でもある読
取り書込み回路ＲＷＭのライン８および９に接続されて
いる。書込み手段の出力ラインＶＤＯは、排他的ＯＲ回
路Ｅ○を具える比較手段の第１入力端子に接続されてい
る。

データ人力ラッチＤＩＬの入力端子は、データ人力ライ
ンＤＩＮに接続され、出力ラインＶＤＩは、排他的ＯＲ
回路Ｅ○の第２入力端子に接続されている。排他的ＯＲ
回路ＥＯの出力端子は、スイッチＳＷの入力端子に接続
されている。スイッチＳＷの他の入力端子は、ラインＷ
　Ｅに接続されている。スイッチＳＷの出力端子は、読
取り書込み回路ＲＷＭの端子２０に接続されている。本
発明によれば、読取り動作が常に書込み動作に先行する
ということを理解するならば、データ人力ラッチＤＩＬ
の動作の説明は簡単になる。読取り動作が書込み動作に
常に先行するということは、メモリセルのデータが変更
される場合にのみ、書込み動作を生じさせるという本発
明の特徴を与えている。

さらに、データ人力ラッチＤＩＬを経て供給されるセル
への次の入力が最終の入力と異なるならば、データ入力
ラッチＤｉＬのみを切換えることが必要となる。したが
って、最終入力がデータ入力ラッチＤ　Ｉ　Ｌを切換え
て、ラインＶＤＴに）＼゛バイナリを出力するならば、
第４図のＮチャンネルゲ−ｈＮｔはターンオンして、端
子５１にノ＼イナリ０を保持している。これによりＰチ
ャンネルゲートＰ３をオンに保持し、Ｖｃｃ電位（）Ａ
イナリ１）はラインＶＤＩに保持される。第４図から第
７図の残りのδり）明を通じて、Ｎチャンネルゲートは
添字Ｎにより識別し、Ｐチャンネルゲートは添字Ｐによ
って識別している。

セルをバイナリ１からノ＼イナリ０に変更することが要
求される場合には、バイナリ０がラインＤＩＮに発生さ
れることを除けば、読取りサイクルが始まるときには上
述した状態にある。ノーイナリＤがラインＤＩＮに発生
すると、Ｐチャンネルゲ−）Ｐ２　がターンオンし、Ｎ
チャンネルゲートＮ１がオフに保持される。読取りサイ
クル中、ラインＶＰＧＭの信号は低レベルであり、これ
によりＰチャンネルゲートＰｌ　がターンオンする。し
だがって、Ｖｃｃ電位（バイナリ１）が端子５１に発生
ずる。これにより、ゲートＰ３　がターンオフし、ゲ−
）Ｎ、がターンオンして、ラインＶＤＪは大地電位（バ
イナリ０）にされる。したがって、ゲートＮ４　がター
ンオフし、ゲートＰ４　がターンオンして、端子５１を
バイナリルベルに保持する。

セルをバイナリ０レベルからバイナリルベルに変更する
場合には、書込みサイクルに先行する読取りサイクルが
始まるときに、上記パラグラフの終りに説明した状態に
ある。そして、バイナリ１がラインＤＩＮに発生される
。これによりゲート１帖　がターンオンし、ゲートＰ１
　がオフに保持される。読取りサイクル中、ラインＶＰ
Ｃ，ｌψは高レベルにあり、ゲー）　Ｎ２　はターンオ
ンしている。

これにより端子５１は大地電位（バイナ’Ｊ　Ｏ）に保
持される。したがって、ゲートＮ３　がターンオフし、
ゲートＰ３　がターンオンして、ラインＶＤＴにＶｃｃ
電位（バイナリ１）が与えられる。これによりゲート　
Ｐ４　がターンオフし、ゲートＮ、がターンオンして、
端子５１が大地電位くバイナＩＪ　Ｏ）に保持される。

ライン８がバイナリＯであり、ライン９がバイナリ１で
ある場合には、データ出力ラッチＤＯＬ（第５図）は、
ラインＶＤＯにバイナリ１信号を出力する。ライン８が
バイナリ０であり、ライン９がバイナリＯである場合に
は、データ出力ラッチＤ　ＯＬは、ラインＶＤＯにバイ
ナＩＪ　Ｏ信号を出力する。ライン８のバイナリ０によ
って、ゲートＰ５（第５図）はオンしゲートＮ５　はオ
フする。

Ｖｃｃ電位（ハイナＩ月　）は、ゲートＰ５　を経てラ
インＶＤＯおよびゲートＮ７　に供給され、ゲートＮ７
　をター　ンオンする。ゲ−ｈＮｅ　は、ライン９のバ
イナリ１によってオンされる。したがって、大地電位（
バイナＩＪ　Ｏ）がゲートＰ６　に供給され、ゲートＰ
６　をターンオンする。その結果、Ｖｃｃ電位（バイナ
リ１）は、ゲートＰ６　を経てラインＶＤＯに保持され
る。

ライン８が高レベルでライン９が低レベルにある他の状
態では、ケートＮ５．〜６　および〜８　がターンオン
して、ラインＶＤ○に大地電位（バイナリＯ）が供給さ
れる。

排他的ＯＲ回路ＥＯは、入力ラインＶＤ！あるいはＶＤ
Ｏのいずれか一方がバイナリ１である場合にのみバイナ
リ１を発生する。入力ラインの他のすべての状態では、
排他的ＯＲ回路ＥＯは、出力ラインＦＨＩにバイナリ０
を発生する。入力ラインＶＤＩを経てハイナｌ）　１が
供給され、人力ラインＶＤ○を経てバイナリ０が供給さ
れるものとすると、ゲートＰ１ｏ（第６図）がターンオ
ンし、ゲートＮ１３　にバイナリ０を供給して、ゲート
Ｎ１３を夕〜ンオンずろ。同時に、ゲ−）Ｎ、、はオン
しており、大地電位すなわちハイナ’Ｉ　ＯがゲートＮ
１１　およびゲートＮ１３　を経てゲートＰ１５　に供
給され、ゲートＰ１．をターンオンし、これによりライ
ンＰＨＩにバイナリＩが供給される。バイナリ１信号が
、ラインＶＤｆおよびＶＤＯの百方に発生ずるど、ゲー
トＮ、およびＮＩＯは共にターンオンして、ゲートＰ１
、およびＰ２Ｏにバイナリ０を供給し、これらゲートを
ターンオンする。ゲートＰｌ＋はバイナリｌをゲートＮ
Ｉ６　に供給し、ゲートＰ、３はバイナリ１をゲートＮ
１５　に供給して、これらを共にターンオンし、ライン
ＰＨＩに大地電位（バイナリＯ）を供給する。

バイナＩＪ　ＯがラインＶＤＩおよびＶＤＯを経て供給
されると、ゲートＰ、２　およびＰＩ３　は共にターン
オンして、ゲートＮ１５　およびＮ＋６　にバイナリ１
信号を供給する。これらゲートＮ１５　およびＮ１ｆｉ
　は再びターンオンして、ラインＰ　Ｈ１ニバイナリ０
を供給する。

バイナリ０がラインＶＤＩを経て供給され、バイナリ１
がラインＶＤＯを経て供給されると、ゲ’−）Ｐｂ　が
ターンオンして、ゲー）Ｌ、にバイナリ１を供給し、ゲ
ー　トＮｌ＋　をターンオンする。ゲ−）Ｎ、２　は、
ラインＶＤ○を経て供給されるバイナリ１によりターン
オンされる。これによりゲートＰ１６　は接地されてタ
ーンオンし、ラインＰＨＩにＶｃｃ電位（バイナリ１）
を供給する。

第７図は、読取り書込み回路ＲＩＩＶＭの端子２ｏに供
給される電圧を、読取り電位Ｖｃｃから書込み電位ｖｐ
ｐに転移させるためのスイッチｓｗの詳細な回路を示す
。ラインＷＥを経て供給されろ信号はニゲートＰ１７　
およびＮ＋７　により形成されるインハークによって反
転される。ラインＩＡＩ　Ｅを経て供給されるバイナリ
１信号は読取り動作を指示しており、ラインＶＦ’ＧＭ
にバイナリ０を供給させる。ゲートＰ２ｏ　およびＮ２
０　により形成されるインハークは、バイナＩＪ　Ｏを
反転し、ラインＶＰＣ，Ｍにバイナリ１を供給する。こ
れらの状態の下で、ゲートＰ１８がターンオンし、バイ
ナリ１がゲートＮ２、およびＮ２＋　に供給され、これ
らゲー　トをターンオンする。

ゲートＮ２１は、ゲートＰ２３　に大地電位を供給して
、ゲートＰ２．Ｉ　をターンオンし、ゲート　Ｐ２２　
およびＰ２１　を夕〜ンオフする。ゲートＮ２．は、読
取り書込み回路ＲＶｔｌ　Ｍの端子２０に■ｃｃ電位（
読取り電圧）を供給する。

書込み動作が必要な場合には、ライン＼／ＰＧＭは高レ
ベルになりラインＶＰＧＭは低レベルになるが、ライン
Ｐ　ＨＩがバイナリ０に保持され、情報の変更の指示が
関連メモリセルにおいて必要とされないならは作用しな
い。

情報の変更が必要とされるものとすると、ＶＰＧＭが高
レベルになるとき、ゲー）Ｎ、８　はターンオンすル。

ＰＨＩが高レベルになるとき、ゲートＮ１９　はターン
オンし、大地電位がゲートＮ２、とＮ２４　とに供給さ
れ、これらゲートをターンオフする。これにより、読取
り書込み回路ＲＷＭの端子２０からＶｃｃ電位が除去さ
れる。ゲートＮ１６　およびＮ＋９　を経て供給される
大地電位は、ケートＰ２１　をターンオンし、これによ
りゲートＰ２３　をターンオフし、ゲートＮ２３　をタ
ーンオンする。その結果、ゲートＰ２４　に大地電位が
供給され、ゲートＰ２．がターンオンし、読取り書込み
回路ＲＷＭの端子２０に書込み電位ｖｐρが供給される
。

次に、１個のメモリセルの動作を、第３図に基づいて説
明する。特定のセルを読取るためには、周知のように、
そのセルに関連した列選択ラインと、そのセルに関連し
た行選択ラインとに選択電圧を供給することにより、セ
ルをアドレスすなわぢ選択する。同じ行選択ラインおよ
び列選択ラインが、８個のセクションのそれぞれにおい
て同時に選択され、これによりハイド全体をアドレスす
る。選択されたラインは、各セクションにおいて選択さ
れた唯一の行選択ラインおよび列選択ラインであり、し
たがって各セクションにおいて１個のセルが選択される
。行０および列Ｏが選択されているものとすると、選択
電圧（電圧源は図示せず）は、トランジスタＱ、および
Ｑｎ　を、トランジスタＯ６，およびＯ６，共に、ター
ンオンさせる。

トランジスタＱ、のフローティングゲートが放電される
ものとすると、このメモリセルは、これに蓄積されたバ
イナリ１を有するものとして表される第１状態にある。

従って、トランジスタＯ８がライン９からこのラインの
予備充電（ρｒｅｃｈａｒｇｅ）によってトランジスタ
０６　を経て供給される電圧によってターンオンされる
と、ライン８はトランジスタＯ４のソースの大地電位と
なる。（予備充電動作は、当業者には周知であるから説
明を省略する。）この時、第７図に関連して説明したよ
うに、読取り電圧ＶｃｃがスイッチＳＷから端子２０に
供給される。電圧Ｌ２が既知のようにして端子１２に供
給されると、トランジスタＱｌ（Ｇはターンオンするが
、ライン９は高レベルに保持される。その理由は、ライ
ン８からトランジスタＯＳＣのゲートに供給される低電
圧のためにトランジスタ０，６がオフに保持されている
からである。その後、電圧ｖ１．（第８図）が、既知の
ようにして端子１４に供給されると、トランジスタＱＨ
Ｄがターンオンし、トランジスタＱｎ。およびトランジ
スタＱｓｎ　（ライン９の電圧によってターンオンされ
ている）は、ライン８に対し大地への通路を与える。続
いす、電圧ｖ１８（第８図）が、既知のようにして端子
１８に供給されて、トランジスタＱＴＧおよびトランジ
スタ０Ｔ１１をターンオンさせる。端子１５は、ライン
９の電圧にまで高くなり、端子１６はライン８の大地電
位まで低くなる。これにより、トランジスタＣ１ｐｃが
ターンオンして、電圧Ｖｃｃがライン９に供給され、ラ
イン９は高電位に保持される。ライン９よりも低い電位
にあるライン８に対する電圧差は、トランジスタＱ、に
おけるバイナリ１の蓄積を指示している。これは、第５
図につい、て説明したように、データ出力ラッチＤｏＬ
がらライン■Ｄｏを経て供給されるバイナリ１出力によ
って示される。ラインＶＤＯを経て供給されるこの出力
は、何ら影響を与えることなく排他的ＯＲ回路Ｅ○の下
側入力端子に供給される。

読取り動作が開始した時点でメモリセルｏＭ　のフロー
ティングゲートが充電されており、このメモリセルが第
２状態すなわちバイナｌ）　Ｏの蓄積を指示する場合に
は、メモリセル０゜は、行選択電圧がラインＲ８ｏ　に
供給された際に導通しない。その結果、ライン８は予備
充電電圧のために高レベルに保持され、したがってトラ
ンジスタＯＳＣがターンオンされる。電圧ν１２がトラ
ンジスタ０２０．に供給されてトランジスタ０，１６が
ターンオンすると、トランジスタＱｓｃおよびＱ　Ｉｔ
　Ｇを経て大地に至る通路が、ライン９に与えられる。

トランジスタ（ｌｓｎは、ライン９を経て供給される大
地電位によってターンオフされるので、電圧Ｖ１４がト
ランジスタ０１（［１に供給されターンオンしても、そ
のターンオフは何ら影響を与えない。このような状態の
もとて、電圧ν１６が１瑞子１８に供給されてトランジ
スタＯＴＧおよびトランジスタＣＩ’ｒｎがターンオン
されると、端子１５は、端子１６が高レベルに保持され
る間、大地電位になる。このとき端子１５の大地電位は
トランジスタＱＦＤをターンオンし、端子２０に供給さ
れる電位Ｖｃｃは、この場合ライン８に供給される。

ライン８よりも低い電位にあるライン９に対する電圧差
は、トランジスタにバイナＩＪ　Ｏの蓄積を指示し、前
述したように、データ出力ラッチＤＯＬにその出力端子
にハイナＩＪ　Ｏを発生させ、排他的ＯＲ回路Ｅ○の下
側入力端子へ供給させる。排他的ＯＲ回路ＥＯの動作は
、読取り動作中は何ら影響を与えず、したがって無視す
ることができる。

書込みサイクルが発生するならば、前述した読取りサイ
クルは、書込み動作の前に行われる。書込みサイクル中
、ハイーヂリＯまたはバイナリ１がラインＤＩＮを経て
データ入力ラッチＤ　Ｉ　Ｔ−に供給される。第４図に
ついて説明したように、これら信号のいずれかは、デー
タ人力ラッチＤＩＬに、その出力端子に対応する信号を
発生させ、この信号はラインＶＤＩを経て排他的ＯＲ回
路ＥＯの上側入力端子に供給される。メモリセルのデ〜
りを変更する場合にのみ書込み動作が必要であるから、
排他的ＯＲ回路Ｅ○はこの条件を決定するために用いら
れる。第６図について説明したように、メモリセルに蓄
積されるデータが、ラインＤＩＮを経て供給されるデー
タと同じであるならばＣ２個のＯまたは２個の１が、ラ
インＶＤＩおよびＶＤＯを経て、ｊＪＦ他的ＯＲ回路Ｅ
○の入力端子に供給される。いずれの場合にも、排他的
ＯＲ回路ＥＯの出力端子からバイナリＯが、ラインＰＨ
１を経て、スイッチＳＷに供給される。これにより、書
込みサイクルの開始が防止される。その理由は、関連セ
ルの情報が変更されるものではないという事実から、書
込みサイクルが不必要であるからである。

バイナリ１がトランジスタＯ，に蓄積されており、バイ
ナリ０がトランジスタ０６　に書込まれるものとすれば
、ライン８は、パルスＬｓの間ライン９に対して低くな
り、その結果バイナＩＪ　Ｏ信号がラインＶＤＩを経て
排他的ＯＲ回路Ｅ○の上側入力端子に供給され、バイナ
リ１信号がライン■Ｄｏを経て下側人力紹（子に供給さ
れる。これにより、排他的ＯＲ回路ＥＯの出力信号をラ
インＰＨＩを経てスイッチＳＷに供給する。スイッチＳ
Ｗは、ラインＷＥを経て供給される信号が低レベルにな
ることによって書込みサイクルが開始されるときに、端
子２０の電圧を読取り電圧Ｖｃｃからより高い書込み電
圧ｖｐｐに転移させる（第７図について説明したように
）。書込み電圧ｖｐｐは、トランジスタＣ１ｐｃおよび
トランジスタＱＴＧを経てライン９に供給され、さらに
トランジスタＯ６６およびＯｏを経てメモリセルトラン
ジスタＯＭ　のゲートに供給される。トランジスタＯ６
のゲートが書込み電位にあり、ソースおよびドレインが
共に大地電位にある状態では、トランジスタＯ８のフロ
ーティングゲートは充電され、蓄積されていた情報をバ
イナリＯに変換する。

バイナリ０がトランジスタＯ）ｌ　に蓄積されており、
バイナリ１がトランジスタＱＭ　に書込まれるべきもの
とすれば、パルスＶｌ１１が端子１８に供給されるとき
に、ライン８がライン９に対して高くなる。その結果、
データ出力ラッチＤＯＬは、ラインＶＤＯを経て排他的
ＯＲ回路ＥＯの下側人力端子にバイナリＯを供給し、一
方、データ人力ラッチＤＩＬは、ラインＶＤＩを経て上
側入力端子にバイナＩＪ　１を供給する。スイッチｓｗ
は、読取り電圧Ｖｃｃの代わりに、端子２ｏに書込み電
圧ｖｐｐを再び供給する。しかしこの場合には、前述し
たように読取りサイクル動作中にトランジスタＱＦＧは
ターンオフされ、トランジスタＣＩＦｎはターンオフさ
れている。これにより、書込み電圧はトランジスタＱＦ
ＩＩおよびトランジスタＯＴＤを経てライン８に供給さ
れ、さらにトランジスタＯＣＤおよび０゜を経てメモリ
セルトランジスタ０゜のドレインに供給される。トラン
ジスタ０イのドレインの書込み電圧およびゲートにトラ
ンジスタ０゜ＧおよびＯＧ　を経て供給されるライン９
の大地電位により：メモリセルトランジスタＱＭ　のフ
ローティングゲートは放電される。そして、トランジス
タＱ、はバイナリ１を蓄積する。

第１図と第２図を比較することにより、列”　ｏ　”お
よび行”　Ｏ”が選択されると、アレイの第１セクシヨ
ンのメモリセルＲ８００Ｍ０　（第１図）と第８セクシ
ョンのメモリセルＲｏ　７ＱＭＯ（第２図）とが同時に
選択されるこきがわかる。各メモリセルは：独自の書込
み手段を有しているので、第２図のライン７９とライン
７８との間の関係とは無関係に、第１図のライン０９を
ライン０８に対して高レベルあるいは低レベルとするこ
とができることがわかる。

各ハイドの他の６ヒツトについてもおなしことが言える
。全バイトの各ビットを別個のセクションへ分離してい
るために、書込みサイクル中に各セクションの書込み手
段が動作して、選択されたノ＼イトセルに、選択された
そのバイトの他のセルとは無関係に、いずれかの状態の
情報を書込むことがわかる。

この配列によって、アレイの各セクションの書込み手段
の排ＩＴｏ的ＯＲ回路Ｅ○は、情報を変更すべきセルに
関連する読取り書込み回路ＲＷＭにのみ書込み電圧を供
給でき′ることがさらにわかる。

これにより、必要のないときにセルが書込まれるのを防
止することができる。

さらに、全バイトの各ビットの別個のセクションへの分
離は、書込み回路が、第１状態での情報を第２状態での
情報を有する１個の選択されたセルに書込み、同時に前
記第２状態の情報を前記第１状態の情報を有する他の選
択されたセルに書込むことを可能にする。し′たがって
、列０１行Ｏの第１ビット位置のメモリセルすなわちＲ
ｏＯＱ□０（第１図）にバイナＩＪ　１が蓄積されてお
り、一方、列０４行０の第８ビット位置のメモリセル、
すなわちＲ８７０，８（第２図）にバイナリ０が蓄積さ
れているものとすると、本発明によれば、バイナリ１を
書込みサイクル中にバイナＩＪ　Ｏに変更し、バイナリ
０を同じ書込みサイクル中に同時にバイナリ１に変更す
ることができる。

本発明は上述した例のみ′に限定されず、歿多の変更を
加えうろこと勿論である。

【図面の簡単な説明】

第１図は、各セクションが３２列２５６行に配列された
８１９２個のメモリセルを具えるＥ、ＥＰＲＯＭアレイ
の８セクシヨンのうちの１つのセクションを示す略図、 第２図は、３セクシヨンのうちの他の１つのセクション
を示す略図、 第３図は、８セクシヨンのうちの１つの一般的なセクシ
ョンを示す図、 第４図は、第３図の入力信号ラッチの詳細な回路図、 第５図は、第３図の出力信号ラッチの詳細な回路図、 第６図は、第３図の七［性的ＯＲ回路ＥＯの詳細な回路
図、 第７図は、第３図のスイッチの詳細な回路図、第８図は
、メモリの読取りおよび書込みサイクルを実行するのに
用いられるいくつかのパルスのタイミングチャートを示
す図である。 ０、・・・ゲート選択トランジスタ ０、ドレイン選択トランジスタ ０ｏ・・・フローティングゲートメモリセルトランジス
タ ＯＣＧ、ＱＣｌｌ・・・列選択トランジスタ８．９・・
・列選択ライン　Ｒ３・・・行選択ラインＲＩＡＩ　Ｍ
・読取り書込み回路 ＤＥＬ・・・人力信号ラッチ ＤＯＬ・・・出力信号ラッチ ＤＩＮ・・データ人力ライン ＶＤＩ、ＶＤＯ・・出力ライン Ｅ○・・料地的ＯＲ回路 Ｓｗ・　スイッチ ２０・・読取り書込み回路の端子。

Claims (1)

1. 【特許請求の範囲】 １、複数バイトのメモリを形成するメモリセルの行およ
   び列よりなる複数のセクションを具え、各セクションが
   書込み回路を有し、各セクションの各行がセクションの
   各列に対して１個のメモリセルを有し、各セクションが
   同数の行および同数の列を有するＥＥＰＲＯＭ形のメモ
   リ装置において、各セクションの同一行列位置の各メモ
   リセルが、共に、各セクションに対しハイドの各セルを
   関連する書込み回路に同時に且つ選択的に接続する各ハ
   イドのメモリ選択手段を有し、各前記書込み回路が、関
   連するセルの情報を第１状態から第２状態にあるいは第
   ２状態から第１状態に変更することができ、この情報の
   変更とは無関係に、他の書込み回路が、関連するセルに
   蓄積されている情報を変更することができることを特徴
   とするメモリ装置。 ２、特許請求の範囲第１項に記載のメモリ装置において
   、前記選択手段が、各セクションの１個のセルを、関連
   する書込み回路にいかなる時にも接続できることを特徴
   と）゛るメモリ装置。 ３、　特許請求の範囲第１項または第２項に記載のメモ
   リ装置において、各セルが１個のフローティングゲート
   電界効果トランジスタ（０＋ｔ）と２個の通常の電界効
   果トランジスタ（０，。 ＯＤ）とを具え、各電界効果トランジスタがソース、ゲ
   ート、ドレインを有し、一方の前記通常の電界効果トラ
   ンジスタのソースが前記フローティングゲート電界効果
   トランジスタのケートに接続され、他方の前記通常の電
   界効果トランジスタのソースが、前記フローティングゲ
   ート電界効果トランジスタのドレインに接続され、前記
   選択手段が、両方の前記通常の電界効果トランジスタを
   ターンオンして、前記フローティングゲートを関連する
   前記書込み回路に接続するようにしたことを特（敷とす
   るメモリ装置。 ４．　特許請求の範囲第３項に記載のメモリ装置におい
   て、前記書込み回路が、２個の出力端子を有し、前記選
   択手段が、列のすべての前記一方の通常の電界効果トラ
   ンジスタ（Ｏｏ）のドレインを前記出力端子の一方（９
   ）に接続する別個の第１列選択トランジスタ（ＱｃＪと
   、列のすべての前記他方の通常の電界効果トランジスタ
   （Ｏｎ）のドレインを前記出力端子の他方（８）に接続
   する別個の第２列選択トランジスタ（ＱＣＤ）とを各列
   に有することを特徴とするメモリ装置。 ５、　特許請求の範囲第４項に記載のメモリ装置におい
   て、関連するセルの情報をそのままの状態に保持すべき
   場合に、関連する書込み回路が動作するのを防止する比
   較手段を各セクションに有することを特徴とするメモリ
   装置。 ６、　特許請求の範囲第５項に記載のメモリ装置におい
   て、前記各書込み回路が、第１状態に゛おいて、関連す
   る書込み回路の前記他方の出力端子よりも高い電位を前
   記一方の出力端子に供給して、関連するセルを充電し、
   第２状態において、関連する書込み回路の前記一方の出
   力端子よりも高い電位を前記他方の出力端子に供給して
   、関連するセルを放電させるフリップフロップ回路（Ｏ
   ＦＧ、ＱＦＤ　）を有することを特徴とするメモリ装置
   。