KR920001076B1 - Eeprom형 메모리 시스템 - Google Patents

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KR920001076B1
KR920001076B1 KR1019840004018A KR840004018A KR920001076B1 KR 920001076 B1 KR920001076 B1 KR 920001076B1 KR 1019840004018 A KR1019840004018 A KR 1019840004018A KR 840004018 A KR840004018 A KR 840004018A KR 920001076 B1 KR920001076 B1 KR 920001076B1
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셍팡
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엔. 브이. 필립스 글로아이람펜타브리켄
아이. 엠. 레르너
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Description

EEPROM형 메모리 시스템
제1도는 본 발명에 따른 8개 부분의 집적 EEPROM 회로 중의 1부분을 나타낸 개략도로 각 부분은 32열과 256행으로 배치된 8192개의 메모리셀을 포함한다.
제2도는 8개 부분중 다른 제2부분의 개략도.
제3도는 8개 부분중 제1부분의 실례 개략도.
제4도는 제3도 소자중 제1부분의 회로 상세도.
제5도는 제3도 소자중 제2부분의 회로 상세도.
제6도는 제3도 소자중 제3부분의 회로 상세도.
제7도는 제3도 소자중 제4부분의 회로 상세도.
제8도는 메모리의 판독 및 수록 사이클로 수행하는데 몇개의 펄스가 이용된 타이밍회로.
* 도면의 주요부분에 대한 부호의 설명
R0OQMO내지 R235OQM31:부동 전계효과 트랜지스터
QM: 메모리셀 트랜지스터 QD: 드레인 선택 트랜지스터
QG: 게이트 선택 트랜지스터 P,N : 게이트
RS,
Figure kpo00001
,VGPM DIN : 선 8,9 : 선
PHI : 출력선 Vcc : 판독전위
Vpp : 수록전위 DOL : 입력신호래치
DIL : 출력신호 래치 VDO : 출력선
SW : 스위치 20,51 : 단자
본 발명은 대규모 집적회로 메모리에 관한 것이다. 특히, 다수의 메모리 바이트로 형성된 다수의 메모리셀 횡열 및 종열의 부분을 포함하는 EEPROM 타입의 메모리 시스템에 관한 것이며, 각 부분은 수록회로를 포함하며, 각 부분에서의 각 횡열은 각 부분에서의 각 종열을 위한 하나의 메모리셀을 포함하며, 각 부분은 동일한 수의 횡열 및 동일한 수의 종열을 포함한다.
본 출원은 EEPROM용의 원스탭 수록회로장치라는 제목으로 함께 출원된 또다른 특허출원과 관계가 있으며, 상기 출원은 본 출원과 함께 동일한 양수인에게 양도되었으며 본 출원에 참조되어 있다.
EEPROM의 한 타입은 IEEE잡지의 고체상태 회로편의 Vol.SC-17, NO.5에 1982년 10월호에 페이지 821 내지 827에 수록되어 있는, 크린톤 쿠오등에 의한 제목이 “FETMOS셀을 사용한 80ns 32K EEPROM”에 기술되어 있다.
상기 책자에 나타난 메모리는 메모리셀용의 부동게이트 전계효과 트랜지스터를 사용하였다. 상기 책자에 나타난 장치에 있어서, 특별한 바이트의 각각의 셀은 상기 바이트의 다른 셀로부터 분리되어 방전될 수 없다. 따라서, 바이트의 어떤 셀의 충전되기 위해서는 상기 바이트의 모든 셀이 충전된 상태 유무에 관계없이 충전되어야 한다. 이것은 선택된 바이트를 명확하게 하며 충전된 상태로 남아 있지 않은 상기 셀의 선택된 상기 바이트를 요구되는 방전이 되게 한다. 이것은 바이트의 어떤 특별한 셀에서 정보를 바꾸기 위해 작동하는 두 사이클이 필요로 한다. 즉 메모리의 모든 선택된 셀이 충전되는 소멸되는 사이클 및 메모리의 선택된 셀이 방전되는 프로그램된 사이클이다.
본 발명의 목적은 증진된 EEPROM 어레이 장치를 제공하는 것이다. 본 발명에 부합하여, EEPROM 타입의 메모리 시스템에 있어서, 각 부분에서 동일한 횡 및 종배치를 하고 있는 각각의 메모리셀은 메모리의 각 바이트로 구비하며, 각 부분이 바이트의 각각의 셀을 관련된 수록회로에 동시에 선택하여 접속시키는 선택수단을 구비하며, 따라서 각각의 상기 수록회로는 관련된 셀에서의 정보를 제1상태에서 제2상태로 변경될 수 있게 하거나, 역으로 상기 변경과는 관계없이 다른 수록회로가 상기의 관련 셀에 축적되는 정보를 만들수 있는 것을 특징으로 한다.
본 발명의 한 특징은, 메모리 바이트의 각각의 메모리셀이 상기 바이트의 다른 셀의 수록 수단으로부터 분리되는 자체 메모리셀의 수록수단에 접속될 수 있는 것이다. 상기 방법에 있어서, 바이트의 하나의 셀은 다른 하나의 셀이 방전할때 동시에 충전된다.
본 발명의 장점은 어레이에 있어서 정보를 변경시키는데 걸리는 시간이 감소되는 것이다.
본 발명의 다른 목적, 특성 및 장점은 후술하는 첨부된 도면과 함께 관련된 특허청구범위로 명확해질 수 있다.
제1도에 있어서, 집적 EEPROM 회로에서 8개 섹션중 제1섹션이 도시되어 있으며, 각 섹션은 32열x256행으로 배치된 8192개의 메모리를 포함하고 있다. EEPROM의 제1섹션에 4개의 부동 게이트 전계효과 트랜지스터(R0OQMO),(R0OQ31),(R255OQMO)와 (R255OQM31)이 도시되어 있다. 이들 트랜지스터는 제1행 제1열의 메모리셀과 제1행 제32열, 제256행 제1열 및 제256행 제32열의 메모리셀이다. 제1섹션의 제2열부터 32열의 메모리셀은 단순화를 위해서 상세히 도시되지 않았으며 C1내지 C30으로 표시된 점선 사각형으로 수직으로 배치되어 있다. 또한 제255행부터 제2행까지의 제1섹션의 메모리셀은 단순화를 위해 상세히 도시하지 않았으며, R1내지 R254로 표시된 점선 사각형으로 수평으로 배치되어 있다.
제1섹션의 각 메모리셀은 도시된 셀(R255OQGO),(R255OQDO)와 (R255OQG31),(R255OQD31)와 (R0OQGO),(R0OQDO),(R0OQG31),(R255OQD31)로 표시된 2행 선택셀인 종래의 전계효과 트랜지스터와 연관되어 있다.
제1섹션 열에서 모든 메모리셀은 제1열에서 32열 까지에 (OQCGO),(OQCDO)와 (OQCG31),(OQCD31)과 같은 2열 선택 전계효과 트랜지스터와 연관이 되어 있다.
제2도에 있어서, 제2도에 도시된 EEPROM 배열의 8번째 섹션에 대한 메모리를 제외하고 제1섹션에 설명된 메모리와 동일한 메모리가 도시되어 있음이 고지되어야 한다. 제2섹션부터 제7섹션까지는 도면의 단순화를 위해 도시되어 있지 않으며, 각각은 제1섹션 및 제8섹션과 동일하다. 각 섹션은 상기 배열의 각8개 셀 바이트중 하나의 메모리셀을 포함한다. 따라서 각 섹션에서 동일행과 열을 선택하므로서 하나의 메모리는 판독해내거나 연관된 바이트의 8개 셀에 수록할 수 있다.
이후 표기의 단순화를 위해서 모든 메모리셀 트랜지스터는 QM으로 표시될 것이다. 게이트에 연결되어 있는 종래의 전계효과 트랜지스터와 연관된 메모리셀 트랜지스터는 게이트 선택 트랜지스토로 QG로 표시될것이다. 종래의 전계효과 트랜지스터의 소스는 상기 트랜지스터와 연관된 메모리셀 드레인에 연결되어 드레인 선택 트랜지스터로 QD로 표시될 것이다. 각 메모리셀 그룹에서 게이트 선택 트랜지스터(QG)는 열선택 라인에 연결되는 드레인을 가지고 있으며, 소스는 부동 게이트 메모리셀 트랜지스터(QM)의 게이트에 연결되어 있다. 각 셀그룹의 드레인 선택 트렌지스터(QD)는 열선택선에 연결된 드레인을 가지고 있으며, 메모리셀 부동 게이트 트랜지스터(QM)에 연결된 소스를 가지고 있고 각 메모리셀 트랜지스터(QM)의 소스는 접지되어 있다. 각 행과 각 열에 있는 게이트 선택 트랜지스터(QG)와 드레인 선택 트랜지스터(QD)의 게이트는 연관된 행 선택선(RS)에 연결되어 있다.
각 게이트 선택 트랜지스터(QG)와 각 드레인 선택 트랜지스터(QD)의 드레인은 각각 판독 및 수록회로(RWM)의 선(9)과 (8)에 연결되어 있으며 열선택 트랜지스터(QGC)와 (QCD)에 연관된다.
각 섹션에 대해 판독 및 수록회로(RWM)은 트랜지스터(QFG),(QTG),(QSG) 및 (QHG)를 구비하는 게이트 열선택회로를 구비하며, 트랜지스터(QFD),(QTD),(QSD) 및 (QHD)를 포함한 컴플리멘터리 드레인 열선택회로를 구비한다.
제3도에 도시된 모든 트랜지스터는 P채널 장치인(QGF)와 (QFD)트랜지스터를 제외하고는 모두 전게효과 N채널 장치이다. 후자의 2개 트랜지스터는 플립플롭회로로 배치되어 있으며 트랜지스터(QTD)와 (QTD)는 단자(20)으로부터 선(8) 및 선(9) 사이에 연결을 제공한다. 나중에 설명되겠지만 플립-플롭회로는 연관된 메모리셀을 충전하기 위해 제1상태에 있고 상기 셀을 방전하기 위해 제2상태에 있다. 트랜지스터(QSG)와 (QSD)는 제2플립-플롭회로를 제공하고 트랜지스터(QHG) 및 (QHD)와 함께 선(9) 및 (8)에서 접지되도록 하는 연결을 제공한다.
제3도에 도시된 것은 입력신호 래치(DIL) 및 출력신호 래치(DOL)을 포함한 배열의 한 섹션에 대해 수록수단을 나타낸다. 출력신호 래치(DOL)의 입력은 수록수단의 부분을 나타내는 수록회로 및 판독회로(RWM)의 선(8)과 선(9)에 연결되어 있다. 수록수단의 출력선(VDO)은 배타적 OR(EO)을 구비한 비교수단의 한 입력에 연결된다. 데이터 입력래치(DIL)의 입력은 데이터 입력선(DIN)에 연결되며 상기 입력래치의 출력선(VDI)은 배타적 OR(EO)의 제2입력에 연결된다. 배타적 OR의 출력은 스위치(SW)의 입력에 연결된다. 다른 입력은 선(WE)에 연결된다. 스위치(SW)로부터 나온 출력은 판독 및 수록회로(RWM)의 단자(20)에 연결된다.
본 발명에 따라서 판독작동에 의해 항상 수록작동이 진행된다는 것을 알면 데이터 입력래치(DIL)의 작동에 대한 설명은 간단해질 것이다. 만약 메모리셀에 있는 데이터가 변환되기만 하면 수록작동이 일어나는 것은 바로 본 발명의 특징을 말한다. 덧붙혀 만일 셀 바로 다음 입력이 래치를 통과한 최종입력과 다르다면 데이터 입력래치(DIL)은 단지 스위치 연결되기 위해 필요하다. 그래서 만약 선(VDI)상에 2진수 1을 인가하기 위해 최종입력이 래치와 연결되면, 이는 단자(51)에서 2진수 0을 유지하기 위해 제4도에서 N채널 게이트를 스위치 온시킨다. 이것은 P채널 게이트(P3)를 온상태로 유지하며 Vcc전위(2진수 1)가 선(VDI)상에 남아 있다. 나머지 제4도부터 제7도까지의 설명에 있어서 N채널 게이트는 점차 N으로 표시되며 P채널 게이트는 첨자 P로 표시된다.
만일 셀을 2진수 1로부터 2진수 0으로 변환시킬려고 한다면, 선(DIN)상에 나타난 2진수 0들 제외하고 판독사이클이 시작될 때 상기 기억된 조건들은 극복되게 된다. 이는 P채널 게이트(P2)를 온하고 N채널 게이트(N1)를 오프상태로 유지한다. 판독사이클 동안에 선(VGPM)상의 신호는 로우(LOW)상태로 되어 P채널 게이트(P1)를 온시킨다. 따라서 Vcc전위(2진수 1)가 단자(51)에 생긴다. 이것은 게이트(P3)를 오프시키고 게이트(N3)를 온시켜서 선(VDI)상에 접지전위를 인가시킨다(2진수 0). 결과적으로 게이트(N4)는 오프되고 게이트(P4)가 온되어 단자(51)을 2진수 1수준에 유지한다.
셀을 2진수 0수준으로 2진수 1수준으로 변환하기 위해서는 상기 끝에 문장 부분에서 기억된 조건은 수록 사이클을 진행시키는 판독사이클이 시작될때 극복된다. 그때 선(DIM)상에는 2진수 1이 나타난다. 이것은 게이트(N1)을 온시키고 게이트(P1)를 오프상태로 유지한다. 판독사이클선(VGPM)이 하이(high) 상태 동안에는 게이트(N2)는 역시 온된다. 이것은 단자(51)에 접지전위(2진수 0)을 인가시킨다. 결과적으로 게이트(N3)는 오프되고 게이트(P3)는 온되어 선(VDT)에 Vcc전위(2진수 1)을 인가한다. 이것은 또 단자(51)에 접지전위(2진수 0)를 유지하기 위해 게이트(P4)를 오프하고 게이트(N4)를 온시킨다.
데이터 출력래치(DOL)(제5도)는 선(8)이 2진수 0상태에 있고 선(9)가 2진수 1상태에 있을 때 선(VDO)를 따라 2진수 1신호를 제공한다. 선(8)이 2진수 1상태에 있고 선(9)가 2진수 0상태에 있을 때 선(VDO)를 따라 2진수 0신호를 제공한다. 선(8)상에 2진수 0와 함께 게이트(P5)(제5도)는 온되고 게이트(N5)는 오프된다. Vcc전위(2진수 1)는 온상태로 되기 위한 게이트 P5를 통해 선(VDO)과 게이트(N7)에 인가된다. 게이트(N8)는 선(9)상의 2진수 1의 덕택으로 온된다. 그래서 접지전위(2진수 0)는 온상태로 되기 위해 게이트(P6)에 인가되며, 그결과로 Vcc전위(2진수 1)가 게이트 P(6)를 통해 (VDO)선상에 유지된다.
선(8)은 하이상태이거나, 선(9)가 로우(LOW) 상태일 때 게이트(N5),(N6) 및 (P8)은 선(VDO)에 접지전위를 인가하기 위해 온된다.
만약 입력선(VDI) 또는(VDO)가 2진수 1을 전달하면, 배타적 OR(OE)는 2진수 1을 발생시킨다. 모든 조건에서 출력선(PHI)에 대해 2진수 0가 제공된다. (VDI)에 2진수 1이 인가되고, (VDO)에 0이 인가된다고 가정할때 게이트(P10, 제6도)는 게이트(N13)을 온시키기 위해 2진수 0을 인가하도록 온된다. 동시에 게이트(N14)가 온되고 접지전위 또는 2진수 0이 온상태로 되기 위해 상기 게이트와 게이트(N13)을 통해 게이트(P15)에 인가되어 선(PHI)에는 2진수 1이 인가된다. 만약 2진수 1신호가 선(VID)와 (VDO)에 모두 발생되면, 게이트(N9)와 (N10) 은 온되어 2진수 0을 게이트(P10)과 (P13)에 인가시켜 역시 온되게 한다. 그중 하나는 2진수 1을 게이트(N16)에 인가시키고 다른 하나는 게이트(N15)에 인가하여 둘다 온되고 접지전위(2진수 0)를 선(PHI)에 인가시킨다.
만약 2진수 0이 선(DIN)와 (VDO)에 인가되면, 게이트(P12)와 (P14)는 게이트(N15)와 (N16)에 2진수 1 신호를 인가하기 위해 둘다 온된다. 이 둘은 또다시 2진수 0을 선(PHI)에 인가시키기 위해 온된다.
또한 2진수 0이 선(DIN)에 인가되고 2진수 1이 선(VDO)에 인가되면, 게이트(P9)는 온되어 2진수 1을 게이트(N11)에 인가하여 온된다. 게이트(N12)는 선(VDO)상의 2진수 1에 의해 온된다. 이것은 온된 게이트(P16) 접지시켜 선(PHI)에 Vcc전위(2진수 1)을 인가한다.
제7도에 도시된 것은 판독전위(Vcc)부터 수록전위(Vpp)에 이르기까지 판독 및 수록회로(RWM)의 단자(20)에 인가된 전달전압을 위한 스위치(SW)의 회로상세도이다. 선(
Figure kpo00002
)에 인가된 신호는 게이트(P17)과 (P17)로 형성된 게이트에 의해 인버트된다. 선(
Figure kpo00003
)의 신호 2진수 1은 판독작동을 나타내며 선(VGPM)에 인가되어야 할 2진수 0을 발생하는 원인이 된다. 게이트(P20)과 (N20)으로 형성된 인버터는 선(
Figure kpo00004
)에 2진수 1을 인가시키기 위해 상기 것을 변환한다. 이런 조건하에서 게이트(P18)은 온되고 2진수 1이 게이트(N21)과 (N24)에 인가되어 온된다. 게이트(N21) 게이트(P23)에 접지를 인가하여 게이트(P23)를 온시키고, 게이트(P22)와 (P24)를 오프시킨다. 게이트(N24)는 판독 및 수록회로(RWM)의 단자(20)에 Vcc전위(판독전위)를 인가한다.
수록작용이 필요한때는 선(PHI)가 2진수 0에 있던 없던간에 상관없이 선(VGPM)은 하이상태가 되고 선(
Figure kpo00005
)은 로우상태가 되어 정보의 변환을 표시하는 것을 연관된 메모리셀에서 필요가 없다.
선(VGPM)이 하이로 되었을 때 정보변환이 필요하다고 가정할 때, 게이트(N18)은 온되고 선(PHI)가 하이 상태로 되었을 때 게이트(N19)은 온되고 접지전위가 두 게이트(N21)과 (N24)에 인가되어 둘다 오프된다. 이것은 Vcc전위를 판독 및 수록회로(RWM)의 단자(20)로부터 제거된다. 게이트(N18)과 (N19)를 통해 인가된 접지는 게이트(P21)을 온시키고 차례로 게이트(P23)과 게이트(N23)를 온시킨다. 이것은 게이트(P24)에 접지전위를 인가하여 온시키고 판독 및 수록회로(RWM)의 단자(20)에 수록전위(Vpp)를 인가한다.
한개의 메모리셀의 작동은 제3도를 참조하여 설명할 것이다. 공지된 바와같이 특별한 셀을 판독하기 위해서는, 선택전압이 셀에 연관된 행 선택선과 마찬가지로 셀에 연관된 열선택선에 인가되어 셀의 번지지정을 하거나, 셀을 선택한다. 동일한 행선택선 밑 열선택선은 각 8개의 섹션에서 동시에 선택되어 전체 바이트의 번지를 지정한다. 상기는 단지 행선택 선택선과 열선택선이며 각 섹션에서 선택되어지며 따라서 단지 각 섹션에서 셀이 선택되는 것이다. 0행과 0열이 선택되어야 한다고 가정하면, 선택전압(소스가 도시되지 않았음)은 트랜지스터(QG)와 (QD)를 트랜지스터(QCG) 및 (QCD)와 함께 온시키게된다. 또한 트랜지스터(QM)의 부동게이트가 방전되어야 한다고 가정하면, 이 메모리셀은 상기 셀내에 저장된 2진수 1을 가진 것으로 표시될 제1상태에 있다. 결과적으로 선(8)은 트랜지스터(QM)가 상기 선의 예비충전에 의해 선(9)으로부터 트랜지스터(QG)를 통해 인가된 전압에 의해 온될때, 트랜지스터(QM)소스의 접지전압 상태가 있다(예비 충전선(8)과 (9)의 예비충전에 대해서는 잘 알려진 기술이므로 설명하지 않았음). 이때 판독전압(Vcc)은 제7도와 연관하여 설명한 바와같이 스위치(SW)로부터 단자(20)에 인가되어 있다. 전압(V13)이 기존의 방식으로 단자(12)에 인가되었을 때, 트랜지스터(QHG)는 온되나 선(9)은 선(8)으로부터 게이트에 인가된 낮은 전압으로 인해 트랜지스터(QSG)가 오프되기 때문에, 하이상태에 남아 있다. 전압(V14,제8도)이 기존방식으로 단자(14)에 인가되었을 때 트랜지스터(QHD)는 온된다. 트랜지스터(QHD)와 트랜지스터(QSD)(이미 선(9)의 전압에 의해 온된)는 선(8)을 위해 접지통로를 제공한다.
결과적으로 전압 V18(제8도)은 두 트랜지스터(QTG) 및 (QTO)를 온하기 위해 기존의 방식으로 단자(18)에 인가된다. 그결과 단자(15)는 선(9)의 전압에 대해 하이상태로 되고 선(8)의 접지전압에 대해 로우상태로 된다. 이것은 트랜지스터(QFC)를 온시키며 선(9)에 고전위를 유지하기 위해 전압 Vcc를 선(9)에 인가한다. 선(9)보다 낮은 전위에서 선(8)과 전위차는 트랜지스터(QM)에 2진수 1의 기억을 나타낸다. 이것은 제5도와 연관되어 설명된 바와같이 선(VDO)를 따라 데이터 출력래치(DOL)로부터 2진수 1의 출력을 의미한다. 선(VDO)의 출력은 아무런 영향없이 배타적 OR(EO)의 저입력에 인가된다.
만약 메모리셀(QM)의 부동 게이트가 어떤 시간에 충전이 되었다면, 판독작동은 판독작동이 제2상태에 있다는 것을 나타내기 시작한다. 즉, 2진수 0의 기억 말하며, 선(RSO)에 행선택 전압이 인가되었을 때 셀은 도전되지 않는다. 그결과 선(8)은 예비충전 전압 때문에 하이상태로 유지된다. 그래서 트랜지스터(QSG)는 온될 것이다.
결과적으로 전압(V′ 12)이 트랜지스터(QHG)를 온하기 위해 상기 트랜지스터에 인가되었을 때, 트랜지스터(QSG)와 (QHG)를 통해 접지되는 패치(patch)가 선(9)를 위해 제공된다. 따라서 트랜지스터(QSD)는 선(9)의 접지전위에 의해 오프되고 전압(V14)이 트랜지스터(QHD)에 인가되었을 때 아무런 영향없이 상기 트랜지스터가 온된다. 전압(V18)이 트랜지스터(QTG) 및 (QTD)를 온하기 위해 단자(18)에 인가되었을때, 이런 조건하에서 단자(15)는 단자(16)이 하이상태로 있을동안, 접지전위로 된다. 단자(15)의 접지전위는 이번에 트랜지스터(QFD)를 온시키고 단자(20)에 인가된 전위(Vcc)는 선(8)에 인가한다. 선(8)보다 낮은 전위에 있는 선(9)의 전위차는 메모리셀에 2진수 0을 기억하는 것 표시하며, 설명된 바대로 데이터 출력래치(DOL)가 선(VDO)에 인가되어야 할 상기 래치의 출력으로부터 배타적 OR(EO)의 저입력까지의 2진수 0을 발행하는 원인이 된다. 배타적 OR(EO)는 판독작동중에는 아무런 영향도 받지 않으며 무시되여야 한다.
만일 수록사이클이 발생되면, 설명한 바대로 판독사이클은 수록작동을 위해 예비동작을 취한다. 수록사이클동안에 2진수 0 또는 2진수 1의 선(DIN)을 따라 데이터 입력래치(DIL)에 인가된다. 제4도와 연관하여 설명된 바와같이 상기 신호중 하나는 데이터 입력래치(DIL)가 상기 래치의 출력에서 대응신호를 발생하게 하며 선( DIN)을 따라 배타적 OR(EO)의 상부 입력에 인가한다. 수록작동은 메모리셀에 있는 데이터가 변환되어져야 할 경우에만 필요하기 때문에 배타적 OR(EO)는 이런 조건을 결정하기 위해 사용되어졌다. 제6도와 관련하여 설명된 바대로, 만일 메모리셀에 저장된 데이터가 선( DIN)에 인가된 것과 동일하다면, 2개의 0 또는 2개의 1이 선(VDI)와 (VDO)를 따라 배타적 OR(EO)의 입력에 인가된다. 또 다른 경우, 2진수 0이 배타적 OR(EO)의 출력으로부터 선(PHI)을 따라 스위치(SW)에 인가된다. 이것은 수록사이클이 시작되는 것을 방지한다. 왜냐면 실제로 연관된 셀의 정보가 바뀌어질 필요가 있기 때문이다.
트랜지스터(Qm)에 2진수 1이 기억되어 있고 상기 트랜지스터에 2진수 0이 기억되어야 한다고 가정하면 V18펄스 동안에 선(8)은 선(9)에 대해 로우상태에 있고 그 결과 2진수 0신호가 선(DIN)을 따라 배타적 OR(EO)의 상부입력에 인가되며 2진수 1은 선(VDO)을 따라 하부입력에 인가된다. 이것은 수록사이클이 선(
Figure kpo00006
)가 로우상태에 있는 신호에 의해 시작될때 선(PHI)를 따라 인가되어야할 출력신호를 판독전압(Vcc)부터 높은 수록전압(Vpp)을 단자(20)에 전달하게 하는 스위치( SW)에 인가하는 원인이 된다(제7도와 연관되어 이미 설명되었음). 수록전압(Vpp)은 트랜지스터(QFC)와 트랜지스터(QRC)를 통해 선(9)에 인가된다. 그리고 트랜지스터(QCG)와 (QG)를 통해 메모리셀 트랜지스터(QM)의 게이트에 인가된다. 수록전압 전위에 있는 게이트와 소스 및 접지전위에 있는 트랜지스터(QM)의 부동 게이트의 2개 드레인은 상기 메모리속에 기억된 정보를 2진수 0으로 변환하기 위해 충전된다.
2진수 0이 트랜지스터(QM)에 저장되어 있고 그리고 상기 트랜지스터에 2진수 1이 수록할려고 가정한다면, 펄스 V18이 단자(18)에 인가되었을 때 선(18)은 선(9)에 대해 하이상태가 된다. 결과적으로 데이터 출력래치( DOL)는 데이터 입력래치(DIL)가 선(VDI)를 따라 상기 래치의 상부입력에 2진수 1을 인가하는 반면, 선(VDO)을 따라 배타적 OR(EO)의 하부출력에 2진수 0을 인가한다. 다시 스위치(SW)는 판독전압(Vcc) 대신에 수록전압(Vpp)을 단자(20)에 인가시킨다. 그러나 이번에는 판독사이클 작동동안에 트랜지스터(QFC)는 오프되고 트랜지스터(QFD)는 온된다. 수록전압이 상기에 의해 트랜지스터(QFD)와 트랜지스터(QTD)를 통해 선(8)에 인가되고 트랜지스터(QCD)와 트랜지스터(QD)를 통해 메모리셀 트랜지스터(QM)의 드레인에 인가된다. 상기 드레인의 수록전압과 선(9)의 접지전압은 트랜지스터(QCD)와 (QG)를 통해 게이트에 인가되어 메모리셀 트랜지스터(QM)의 부동게이트는 방전된다. 그후 2진수 1이 기억된다.
제1도와 제2도를 비교하면 0열과 0행이 선택되었을 때 배열이 첫 번째 섹션중 메모리셀(R0OQMO)(제1도)와 8개의 섹션중 메모리셀(R07QMO)둘은 동시에 선택되는 것을 알수 있다. 왜냐하면 각 메모리셀은 자신의 수록수단을 구비하고 있기 때문에 선(09)은 제2도의 선(79)와 선(78)의 관계에 무관하게 제1도의 선(08)에 대해 하이 또는 로우상태로 될 수 있다는 것을 알수 있다. 각 바이트의 다른 6비트에 대해서도 마찬가지라고 이야기할 수 있다. 분리된 섹션내의 각 바이트에서 각 비트 분리때문에 수록사이클이 바이트의 선택셀에 어느 한 상태로 정보를 수록하거나 상기 바이트의 다른 선택된 셀에 종속되어 정보를 수록하는 동안 각 섹션의 수록수단은 작동 가능하다는 것을 알수 있다.
이런 장치로써 배열내의 각 섹션중 수록수단의 배타적 OR은 정보가 변환되어져야 할 셀에 연관된 판독 및 수록회로(RWM)에만 인가되어져야 할 수록전압의 작동을 가능하게 한다. 이것은 셀이 필요치않을 때 수록되는 것을 방지한다.
게다가 각 바이트의 각 비트를 분리된 섹션으로 분리시키는 것은 수록회로가 제2상태에 있는 정보를 포함한 선택셀에 제1상태에 정보를 수록하고, 반면 동시에 상기 제1상태의 정보를 포함한 다른 선택셀에 제2상태에 있는 정보를 수록가능하게 한다. 그래서 0열 0행의 제1비트 위치에 있는 메모리셀, 즉 (R0OQMO)(제1도)는 상기 메모리속에 기억된 2진수 1을 가지고 있는 반면, 0열 0행의 8번째 비트위치에 있는 메모리셀 즉(R07QMO)(제2도)는 기억된 2진수 0을 가지고 있다. 본 발명에 있어서 전자는 수록사이클동안 2진수 0으로 변환될 수 있으며 후자는 동일한 수록 사이클동안 동시에 2진수 1로 변환될 수 있다.
상기 서술로부터 상기 장치의 다양한 변형은 본 기술에 숙련된 사람에 의해 이루어질 수 있다는 것이 고지되어야 한다. 여기서 서술된 상기 장치는 설명 목적이지 제한적으로 간주되어서는 안된다.

Claims (6)

  1. EEPROM 타입의 메모리 시스템에 있어서, 다수의 메모리 바이트를 형성하는 메모리셀의 횡열 및 종열의 다수의 부분을 포함하며, 각 부분은 수록회로를 포함하며, 각 부분의 각 횡열은 메모리셀을 포함하며, 각 부분은 동일한 수의 횡열 및 동일한 수의 종열을 포함하는 상기 EEPROM 타입의 메모리 시스템은 각 부분에서 동일한 횡 및 종배치를 하고 있는 각각의 메모리셀이 메모리의 각 바이트를 구비하며, 각 부분이 바이트의 각각의 셀을 관련된 수록회로에 동시에 선택하여 접속시키는 선택수단을 구비하며, 따라서 각각의 상기 수록회로는 관련된 셀에서의 정보를 제1상태에서 제2상태로 변경될 수 있게 하거나, 역으로 상기 변경과는 관계없이 다른 수록회로가 상기의 관련 셀에 축적되는 정보를 만들 수 있는 것을 특징으로 하는 EEPROM 타입의 메모리 시스템.
  2. 제1항의 EEPROM 타입의 메모리 시스템에 있어서, 선택수단은 각 부분에 있는 오직 하나의 셀을 관련된 수록회로에 언제라도 연결시키는 것을 특징으로 하는 EEPROM 타입의 메모리 시스템.
  3. 제1항 혹은 2항의 EEPROM 타입의 메모리 시스템에 있어서, 각각의 셀은 부동 게이트 전계효과 트랜지스터(QM) 및 두 종래의 전계효과 트랜지스터(QG,QD)를 포함하며, 각 트랜지스터는 소오스 게이트 및 드레인을 포함하며, 종래의 한 트랜지스터의 소오스는 부동 게이트 트랜지스터 게이트에 연결되며, 종래의 다른 트랜지스터의 소오스는 상기 부동 게이트 전계효과 트랜지스터의 드레인에 연결되며, 상기 선택수단은 모든 상기 재래식 트랜지스터를 턴온시켜 상기 부동 게이트 트랜지스터를 관련된 수록회로에 접속시키는 것을 특징으로 하는 EEPROM 타입의 메모리 시스템.
  4. 제3항의 EEPROM 타입의 메모리 시스템에 있어서, 수록회로는, 각각의 종열이 종열의 상기 모든 종래의 트랜지스터(QG)의 한 드레인을 상기 출력단자(9)의 한단자에 접속시키며, 종열의 상기 종래의 트랜지스터(QD)의 다른 드레인을 상기 출력단자(8)의 다른 단자에 접속시키기 위한 분리된 제1종열 선택 트랜지스터(QCG)를 구비하는 것을 특징으로 하는 EEPROM 타입의 메모리 시스템.
  5. 제4항의 EEPROM 타입의 메모리 시스템에 있어서, 메모리 시스템이, 수록회로에 관련된 셀의 정보가 수록된 상태로 존재할 때, 각 부분이 각 부분에 관련된 수록회로를 작동으로부터 방지하기 위한 비교수단을 포함하는 것을 특징으로 하는 EEPROM 타입의 메모리 시스템.
  6. 제5항의 EEPROM 타입의 메모리 시스템에 있어서, 각각의 수록회로는, 상기 관련된 수록회로의 상기 한 출력단자에 관련 셀을 충전시키는 상기 다른 출력단자 보다 높은 전위를 인가하는 제1상태 및 관련된 수록회로의 상기 다른 출력단자에 관련 셀을 방전시키는 상기한 출력단자 보다 높은 전위를 인기하는 제2상태에서의 플립플롭회로(QFG,QF)
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