KR910008677B1 - 집적 메모리회로 - Google Patents

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KR910008677B1
KR910008677B1 KR1019840004019A KR840004019A KR910008677B1 KR 910008677 B1 KR910008677 B1 KR 910008677B1 KR 1019840004019 A KR1019840004019 A KR 1019840004019A KR 840004019 A KR840004019 A KR 840004019A KR 910008677 B1 KR910008677 B1 KR 910008677B1
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엔. 브이. 필립스 글로아이람펜파브리켄
아이. 엠. 레르너
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Abstract

내용 없음.

Description

집적 메모리회로
제1도는 본 발명에 따른 8개 부분의 집적 EEPROM회로중의 제1부분을 나타낸 개략도로 각 부분은 32열과 256행으로 배치된 8192개의 메모리 셀을 포함한다.
제2도는 8개의 부분중 다른 제2부분의 개략도.
제3도는 8개 부분중 제1부분의 실례 개략도.
제4도는 제3도 소자중 제1부분의 회로 상세도.
제5도는 제3도 소자중 제2부분의 회로 상세도.
제6도는 제3도 소자중 제3부분의 회로 상세도.
제7도는 제3도 소자중 제4부분의 회로 상세도.
제8도는 메모리의 판독 및 수록사이클을 수행하는데 몇개의 펄스가 이용된 타이밍회로.
* 도면의 주요부분에 대한 부호의 설명
ROOQMO내지 R255OQM31: 부동전계효과트랜지스터
QM: 메모리셀트랜지스터
QD: 게이트 선택트랜지스터 P, N : 게이트
RS,
Figure kpo00001
, VGPMDIN : 선 8,9 : 선
PHI : 출력선 VCC: 판독전위
VPP: 수록전위 DIL : 입력신호처리
DOL : 출력신호래치 VDO : 출력선
SW : 스위치 20, 51 : 단자
본 발명은 열과 행으로 배치된 다수의 메모리셀을 포함하는 대규모 집적회로에 관한 것으로 각 메모리는 데이타워드의 한 비트를 기억할 수 있고, 수록 사이클동안 최소한 하나의 메모리셀을 선택하는 선택수단은 상기 셀에 수록되기 위해 상기 시스템에 인가된 정보를 사용 가능케하고, 상기 정보는 상기 셀에 제1상태 또는 제2상태로 기억되고, 판독비교 및 수록수단을 포함하는 메모리회로는 선택셀에 기억된 정보를 판독하며, 수록사이클동안에 상기 셀에 기억된 정보와 상기 셀에 기억되어져야 할 정보를 비교하며, 상기 선택셀에 기억되어 있는 정보와 상기 선택셀에 기억되어져야할 정보의 차이에 응답하여 상기 선택셀에 기억되어져야 할 정보를 수록하고, 상기 선택 수록은 상기 제1상태에서 제2상태로 또는 그 반대로의 변환을 나타내는 차이에 관계없이 수행되며 상기 판독 및 비교 수록수단은 만약 선택셀에 기억되어야 할 정보와 이미 기억된 정보가 같으면 수록사이클을 종결시킨다.
서론에 기술된 바와같은 집적메모리회로는 영국특허출원 제GB-20 62 388A호에 공지되어 있으며 전기적으로 변환 가능한 판독전용 메모리가 기술되어 있다.
상기 형태의 메모리셀은 전기적으로 변환가능한 IGFET 장치가 제공되어 있으며, 상기 각 장치는 두개의 주전극과 두개의 게이트를 구비하고 있다.
상기 두개의 게이트는 메모리셀의 적절한 프로그래밍을 위해 필요하며 프로그래밍용으로 2비트선에 연결되어 있고 2워드선에 연결되어 있다.
상기 셀에 프로그래밍하기 위한 기존판독, 비교 및 수록회로는 전기적으로 지울 수 있고 프로그램할 수 있는 판독 전용 메모리로 사용되어질 수가 없다.
왜냐하면 상기 회로에 사용된 다른 형태의 트랜지스터는 단지 3개의 전극밖에 없기 때문이다.
한가지 형태의 EEPROM은 1980년 2월 28일자 출간된 "일레트로닉스 매가진"에서 제목이 "16-K-EE-PROM Relies on Tunneling for Byte-Erasable Program storage"로 존슨이 쓴 기사에 기술되어 있다.
상기 기사에 발표된 메모리는 메모리 셀로서 부동 게이트 전계효과 트랜지스터를 사용하였다.
기사에 나타난 장치에 있어서 특별한 바이트의 개별셀을 상기 바이트 다른 셀로부터 분리되어 단독으로 충전될 수 없다.
그래서 어떤 바이트의 셀이 충진되기 위해서는 상기 바이트 모든의 셀이 충전된 상태로 있든 없든 간에 모두 충진되어야 한다.
이는 선택 바이트를 깨끗히 지우고 선택셀의 개끗히 지우고 필요할 때 방전되어 충전상태에 있지않는 선택셀의 선택바이트를 받아들인다.
이것은 정보를 어떤 바이트의 특별한 셀로 바꾸기 위해 2사이클 작동을 필요로 한다.
즉 메모리의 모든 선택셀을 충전하는 삭제사이클과 셀중 선텍된 것을 방전하는 프로그래밍사이클을 말한다.
본 발명의 목적은 EEPROM 회로를 제공하여 셀내의 정보가 비교적 간단한 판독, 비교 및 수록수단을 사용하여, 정보교환이 제1상태에서 제2상태로 또는 그와 반대로 일어나든간에 추가된 메모리에 기억된 정보의 변환이 없이 교환되어질 수 있다.
본 발명의 특징중 하나는 EEPROM에 수록 사이클을 위한 필요한 시간을 단축시킨다.
본 발명의 또다른 잇점은 EEPROM 배열을 제공하여 수명을 늘이는 것이다.
왜냐면 정보가 수록사이클을 통과하면서 변환되어지는 그런셀에서는, 개개의 셀은 사이클을 충전시키거나 방전시키기가 쉽지 않기 때문이다.
본 발명의 또 하나의 목적은 EEPROM 배열의 바이트에서 정보변환이 방전상태에서 충전상태로 또는 그와 반대이든간에 변환에 필요한 바이트의 셀에 수록 시킴으로써 가능하다.
그외 본 발명의 목적은 EEPROM 배열 바이트의 개개셀에 충전시킴과 동시에 다른 바이트의 셀에 방전이 가능하게 된다.
본 발명에 따라서, 각 메모리가 부동 게이트 전계효과 트랜지스터를 구비하는 것을 특징으로 하는 EEPROM 형태의 집적 메모리회로를 제공하며, 주전극과 게이트전극은 각기 제1및 제2비트선에 결합되어 있으며, 상기 선은 판독 및 수록수단의 플립-플롭회로에 연결되어 있고, 상기 플립-플롭회로는 수록 작동 초기에 전류를 제1비트선에 도전시키기 위해 제1상태에 있으며 상기 제1상태(방전)에서 정보를 선택셀내에 수록하고 제2상태에서 수록작동 초기에는 전류를 제2비트선으로 도전시켜 상기 제2상태(셀의 충전)에서 정보를 선택셀에 수록한다.
본 발명에 의한 메모리에 있어서 판독, 비교 및 수록수단은 차이가 있을때만 정보를 선텍셀에 수록한다.
상기 수록은 상기 셀이 제1상태에서 제2상태로 변환을 표시하거나 혹은 그 반대로 표시하는 차이에 상관없이 수행된다.
본 발명의 다른견지에 있어서 EEPROM형태의 집적메모리회로가 제공되어 여러개의 행과 열로 된 메모리셀을 구비한 여러개의 메모리섹션을 메모리회로가 구비하는 것을 특징으로 하며, 판독 및 비교 및 수록수단은 각 섹션의 한개 메모리에서 동시에 선택, 판독 및 수록을 위해 병행하여 작동되어, 각 섹션의 메모리셀에서 정보의 변환은 다른 섹션의 메모리셀에서 정보변환과는 서로 독립적이다.
메모리회로는 선택수단을 포함하여 동시에 한개셀 이상을 선택하여 수록 사이클동안에는 상기 셀에 수록되기 위해 상기 시스템에 인가된 정보를 작동가능하게 하고, 판독사이클 동안에는 상기 셀로부터 판독되어야 할 정보를 판독가능케한다.
개선된 점은 제2상태에서 정보를 포함하고 있는 선택셀에 제1상태의 정보를 수록하며 반면에 제1상태에서 정보를 포함하고 있는 다른 선택셀에 제2상태의 정보를 수록하는 수록수단을 구비한다.
본 발명의 다른 목적과 특징 및 잇점은 다음 기술 및 첨부된 도면과 연관된 청구범위에서 더욱 명백해질 것이다.
제1도에 있어서, 집적 EEPROM회로에서 8개 섹션중 제1섹션이 도시되어 있으며, 각 섹션은 32열×256행으로 배치된 8192개의 메모리를 포함하고 있다.
EEPROM의 제1섹션에 4개의 부동게이트전계효과트랜지스터(R0OQMD), (R0OQ31), (R0OQMO)와 (R255OQM31) 이 도시되어 있다.
이들 트랜지스터는 제1행 제1열의 메모리셀과 제1행 제32열, 제256행 제1열, 및 제256행 제32열의 메모리셀이다.
제1섹션의 제2열부터 32열의 메모리셀은 단순화를 위해서 상세히 도시되지 않았으며, C1내지 C30으로 표시된 점선사각형으로 수직으로 배치되어 있다.
또한, 255행부터 제2행까지의 제1섹션의 메모리셀은 단순화를 위해 상세히 도시하지 않았으며, R1내지 R254로 표시된 점선사각형으로 수평으로 배치되어 있다.
제1섹션의 각 메모리셀은 도시된 4개셀(R255OQGO),(R255OQDO)와 (R255OQG31),(R255OQD31)와(R0OQGO),(R0OQDO),(R0OQG31),(R0OQD31)로 표시된 2행의 선택셀인 종래의 전계효과트랜지스터와 연관되어 있다.
제1섹션열에서 모든 메모리셀은 제1열에서, 32열까지에 (OQCGO),(OQCDO)와 (OQCG31), (OQCD31)과 같은 2열 선택 전계효과트랜지스터와 연관이 되어 있다.
제2도에 있어서, 제2도에 도시된 EEPROM 배열의 8번째 섹션에 대한 메모리를 제외하고 제1섹션에 설명된 메모리와 동일한 메모리가 도시되어 있음이 고지되어야 한다.
제2섹션부터 제7섹션까지는 도면의 단순화를 위해 도시되어 있지 않으며, 각각은 제1섹션 및 제8섹션과 동일하다.
각 섹션은 상기 배열의 각 8개 셀바이트중 하나의 메모리셀을 포함한다.
따라서 각 섹션에서 동일행과 열을 선택하므로서 하나의 메모리는 판독해 내거나 연관된 바이트의 8개 셀에 수록할 수 있다.
이후 표기의 단순화를 위해서 모든 메모리 셀 트랜지스터는 QM으로 표시될 것이며, 게이트에 연결되어 있는 종래의 전계효과트랜지스터와 연관된 메모리셀트랜지스터는 게이트선택 트랜지스터로 QG로 표시될 것이다.
종래의 전계효과 트랜지스터의 소스는 상기 트랜지스터와 연관된 메모리셀 드레인에 연결되어 드레인선택 트랜지스터(QD)로 표시될 것이다.
각 메모리셀 그룹에서 게이트 선택 트랜지스터(QG)는 열선택 라인에 연결되는 드레인을 가지고 있으며, 소스는 부동게이트 메모리셀 트랜지스터(QM)의 게이트에 연결되어 있다.
각 셀그룹에 드레인 선택 트랜지스터(QD)는 열선택선에 연결된 드레인을 가지고 있으며 메모리 셀 부동게이트 트랜지스터(QM)에 연결된 소스를 가지고 있고, 각 메모리 셀 트랜지스터(QM)의 소스는 접지되어 있다.
각 행과 각 열에 있는 게이트선택 트랜지스터(QG)와 드레인 선택 트랜지스터(QD)의 게이트는 연관된 행선택(RS)에 연결되어 있다.
각 게이트선택 트랜지스터(QG)와 각 드레인 선택 트랜지스터(QD)의 드레인은 각각 판독 및 수록회로(RWM)의 선(9)과 (8)에 연결되어 있으며 열선택 트랜지스터(QCG)와 (QCD)에 연관된다.
각 섹션에 대한 판독 및 수록회로(RWM)은 트랜지스터(QFG),(QTG),(QSG)및 (QHG)를 구비하는 게이트 열선택회로를 구비하며, 트랜지스터(QFD), (QTD), (QSD) 및 (QHD)를 포함한 컴플리멘터리드레인 열 선택회로를 구비한다.
제3도에 도시된 모든 트랜지스터는 채널장치인(QGF)와(QFD) 트랜지스터를 제외하고는 모두 전계효과 N채널 장치이다.
후자의 2개 트랜지스터는 플립-플로회로로 배치되어 있으며 트랜지스터(QTG)와 (QTD)는 단자
(20)으로 부터 선(8) 및 선(9) 사이에 연결을 제공한다.
나중에 설명되겠지만 플립-플롭회로는 연관된 메모리셀을 충전하기 위해 제1상태에 있고 상기 셀을 방전하기 위해 제2상태에 있다.
트랜지스터(QSG)와 (QSD)는 제2플립-플롭회로를 제공하고, 트랜지스터(QHG) 및 (QHD)와 함께 선(9) 및 (8)에서 접지되도록 하는 연결을 제공한다.
제3도에 도시된 것은 입력신호 래치(DIL) 및 출력신호래치(DOL)을 포함한 배열의 한섹션에 대해 수록 수단을 나타낸다.
출력신호래치(DOL)의 입력은 수록수단의 부분을 나타내는 수록회로 및 판독회로(RWM)의 선(8)과 선(9)에 연결되어 있다.
수록수단의 출력선(VDO)은 배타적 OR(EO)을 구비한 비교수단의 한 입력에 연결된다.
데이터 입력래치(DIL)의 입력은 데이터 입력선(DIN)에 연결되며 상기 입력래치의 출력선(VDI)은 배타적 OR(EO)의 제2입력에 연결된다.
배타적 OR의 출력은 스위치(SW)의 입력에 연결된다.
다른 입력은 선(WE)에 연결된다.
스위치(SW)로부터 나온 출력은 판독 및 수록회로(RWM)의 단자(20)에 연결된다.
본 발명에따라서 판독작용에 의해 항상 수록작동이 진행된다는 것을 알면 데이터 입력래치(DIL) 의 작동에 대한 설명은 간단해질 것이다.
만약 메모리셀에 있는 데이터가 변환되기만 하면 수록작동이 일어나는 것은 바로 본 발명의 특징을 말한다.
덧붙혀 만일 셀바로 다음 입력이 래치를 통과한 최종 입력과 다르다면 데이타 입력래치(DIL)은 단지 스위치 연결되기 위해 필요하다.
그래서 만약 선(VDI)상에 2진수 1을 인가하기 위해 최종 입력이 래치와 연결되면, 이는 단자(51)에서 2진수 0을 유지하기 위해 제4도에서 N채널 게이트를 스위치 온 시킨다.
이것은 P채널 게이트(P3)를 온 상태로 유지하며 VCC전위(2진수 1)가 선(VDI)상에 남아있다.
나머지 제4도 부터 제7도까지의 설명에 있어서 N채널 게이트는 첨자 N으로 표시되며 P채널 게이트는 첨자 B로 표시된다.
만일 셀을 2진수(1로부터 2진수 0으로 변환시킬려고 한다면, 선(DIN)상에 나타난 2진수 0을 제외하고, 판독사이클이 시작될때 상기 기억된 조건들은 극복되게 된다.
이는 P채널 게이트(P2)를 온하고 N채널 게이트(N1)를 오프상태로 유지한다.
판독사이클 동안에 선(VPGM)상의 신호는 로우(LOW)상태로 되어 P채널 게이트(P1)를 온시킨다.
따라서 VCC전위(2진수 1)가 단자(51)에 생긴다.
이것은 게이트(P3)를 오프시키고 게이트(N3)를 온시켜서 선(VDI)상에 접지전위를 인가시킨다 (2진수 0).
결과적으로 게이트(N4)는 오프되고 게이트(P4)가 온되어 단자(51)을 2진수 1수준에 유지한다.
셀을 2진수 0수준에서 2진수 1수준으로 변환하기 위해서는 상기 끝의 문장부분에서 기억된 조건은 수록사이클을 진행시키는 판독사이클이 시작될 때 극복된다.
그때 선(DIN)상에는 2진수 1이 나타난다.
이것은 게이트(N1)를 온시키고 게이트(P1)를 오프상태로 유지한다.
판독사이클(VPGM)이 하이(high)상태 동안에는 게이트(N2)는 역기 온된다.
이것은 단자(51)에 접지전위(2진수 0)을 인가시킨다.
결과적으로 게이트(N3)는 오프되며 게이트(P3)는 온되고 선(VDT)에 VCC전위(2진수 1)을 인가한다.
이것은 또 단자(51)에 접지전위(2진수 0)을 유지하기 위해 게이트(P4)를 오프하고 게이트(N4)를 온시킨다.
데이터 출력래치(DOL)(제5도)는 선(8)이 2진수 0상태에 있고 선(9)가 2진수 1상태에 있을 때 선(VDO)를 따라 2진수 1신호를 제공한다.
선(8)이 2진수 1상태에 있고 선(9)가 2진수 1상태에 있고 선(9)가 2진수 0상태에 있을 때 선(VDO)를 따라 2진수 0신호를 제공한다.
선(8)상에 2진수 0와 함께 게이트(P5)(제5도)는 온되고 게이트(N5)는 오프된다.
VCC전위(2진수 1)는 온상태로 되기 위한 게이트 P5를 통해 선(VDO)과 게이트(N7)에 인가된다.
게이트(N8)는 선 (9)상의 2진수 1의 덕택으로 온된다.
그래서 접지전위(2진수 0)는 온 상태로 되기 위해 게이트(P6)에 인가되며, 그 결과로 VCC전위(2진수 1)가 게이트(P6)를 통해(VDO)선상에 유지된다.
선(8)은 하이상태이거나, 선(9)가 로우(LOW)상태일때 게이트(N5), (N6) 및 (P8)은 선(VDO)에 접지전위를 인가하기 위해 온된다.
만약 입력 선(VDI) 또는 (VDO)가 2진수 1을 전달하면, 배타적 OR(EO)는 2진수 1을 발생시킨다.
모든 조건에서 출력선(PHI)에 대해 2진수 0이 제공된다.
(VDI)에 2진수 1이 인가되고, (VDO)에 0이 인가된다고 가정할때 게이트(P10)(제6도)는 게이트(N13)을 온시키기 위해 2진수 0을 인가하도록 온된다.
동시에 게이트(N14)가 온되고 접지전위 또는 2진수 0이 온 상태로 되기 위해 상기 게이트와 게이트(N13)을 통해 게이트(P15)에 인가되어 선(PHI)에는 2진수 1이 인가된다.
만약 2진수 1신호가 선(VDI)와 (VDO)에 모두 발생되면, 게이트(N9)와 (N10)은 온되어 2진수 0을 게이트(P10)과 (P13)에 인가시켜 역시 온되게 한다.
그중 하나는 2진수 1을 게이트(N16)에 인가시키고 다른 하나는 게이트(N15)에 인가하여 둘다 온되고 접지전위(2진수 0)을 선(PHI)에 인가시킨다.
만일 2진수 0이 선(VDI)와(VDO)에 인가되면, 게이트(P12)와 (P14)는 게이트(N15)와(N16)에 2진수 1신호를 인가하기 위해 둘다 온된다.
이둘을 또다시 2진수 0을 선(PHI)에 인가시키기 위해 온된다.
또한 2진수 0이 선(VDI)에 인가되고 2진수 1이 선(VDO)에 인가되면, 게이트(P9)는 온되어 2진수 1을 게이트(N11)에 인가하여 온된다.
게이트(N12)는 선(VDO)상의 2진수 1에 의해 온된다.
이것은 온된 게이트(P16)을 접지시켜 선(PHI)에 VCC전위(2진수 1)을 인가한다.
제7도에 도시된 것은 판독전위(VCC)부터 수록전위 (VPP)에 이르기까지 판독 및 수록회로(RWM)의 단자(20)에 인가된 전달전압을 위한 스위치(SW)의 회로상세도이다.
선(
Figure kpo00002
)에 인가된 신호는 게이트(P17)과 (N17)로 형성된 게이트에 의해 인버트된다.
선(
Figure kpo00003
)의 신호 2진수 1은 판독작동을 나타내며 선(VPGM)에 인가되어야 할 2진수 0을 발생하는 원인이 된다.
게이트(P20)과 (N20)으로 형성된 인버터는 선(
Figure kpo00004
)에 2진수 1을 인가시키기 위해 상기 것을 변환한다.
이런 조건하에서 게이트(P18)은 온되고 2진수 1이 게이트(N21)과 (N24)에 인가되어 온된다.
게이트(N21) 게이트(P23)에 접지를 인가하여 게이트(P23)을 온시키고, 게이트(P22)와(P24)를 오프시킨다.
게이트(N24)는 판독 및 수록회로(RWM)의 단자(20)에 VCC전위(판독전위)를 인가한다.
수록작용이 필요할 때는 선(PHI)가 2진수 0에 있던 없던간에 상관없이 선(VPGM)은 하이상태가 되고 선(
Figure kpo00005
)은 로우상태가 되어, 정보의 변환을 표시하는 것은 연관된 메모리 셀에서 필요가 없다.
선(VGPM)이 하이로 되었을 때 정보변환이 필요하다고 가정할 때, 게이트(N18)은 온되고 선(PHI)가 하이상태로 되었을 때 게이트(N19)은 온되고 접지전위가 두 게이트(N21)과 (N24)에 인가되어 둘다 오프된다.
이것은 VCC전위를 판독 및 수록회로(RWM)의 단자(20)로 부터 제거된다.
게이트(N18)과 (N19)를 통해 인가된 접지는 게이트(P21)을 온시키고, 차례로 게이트(P23)와 게이트(N23)를 온시킨다.
이것은 게이트(P24)에 접지 전위를 인가하여 온시키고 판독 및 수록회로(RWM)의 단자(20)에 수록전위(VPP)를 인가한다.
한개의 메모리 셀의 작동은 제3도를 참조하여 설명할 것이다.
공지된 바와 같이 특별한 셀을 판독하기 위해서는, 선택전압이 셀에 연관된 행선택선과 마찬가지로 셀에 연관된 열선택선에 인가되어 셀의 번지지정을 하거나, 셀을 선택한다.
동일한 행선택선 및 열 선택선은 각 8개 이의 섹션에서 동시에 선택되어 전체 바이트의 번지를 지정한다.
상기는 단지 행선택 선택선과 열선택선이며 각 섹션에서 선택되어지며 따라서 단지 각 섹션에서 셀이 선택되는 것이다.
0행과 0열이 선택되어야 한다고 가정하면, 선택전압(소스가 도시되지않았음)은 트랜지스터(QG)와 (QD)를 트랜지스터(QCG)및 (QCD)와 함께 온 시키게 된다.
또한 트랜지스터(QM)의 부동게이트가 방전되어야 한다고 가정하면, 이 메모리 셀은 상기 셀내에 저장된 2진수 1을 가진 것으로 표시될 제1상태에 있다.
결과적으로 선(8)은 트랜지스터(QM)가 상기 선의 예충전에 의해 선(9)으로 부터 트랜지스터(QG)를 통해 인가된 전압에 의해 온될때, 트랜지스터(QM)소스의 접지전압 상태에 있다(예비충전 선(8)과 (9)의 예비충전에 대해서는 잘 알려진 기술이므로 설명하지 않았음).
이때 판독전압(VCC)은 제7도와 연관하여 설명한 바와 같이 스위치(SW)로 부터 단자(20)에 인가되어 있다.
전압(V12)에 기존의 방식으로 단자(12)에 인가되었을 때, 트랜지스터(QHG)는 온되나 선(9)은 선(8)으로 부터 게이트에 인가된 낮은 전압으로 인해 트랜지스터(QSG)가 오프되기 때문에, 하이 상태에 남아 있다.
전압(V14, 제8도)이 기존방식으로 단자(14)에 인가되었을 때 트랜지스터(QHD)는 온된다.
트랜지스터(QHD)와 트랜지스터(QSD)(이미 선(9)의 전압에 의해 온된)는 선(8)을 위해 접지통로를 제공한다.
결과적으로 전압 V18(제8도)은 두 트랜지스터(QTG)및 (QTD)를 온하기 위해 기존의 방식으로 단자(18)에 인가된다.
그결과 단자(15)는 선(9)의 전압에 대해 하이상태로 되고 선(8)의 접지전압에 대해 로우상태로 된다.
이것은 트랜지스터(QFC)를 온시키며 선(9)에 고전위를 유지하기 위해 전압 VCC를 선(9)에 인가한다.
선(9)보다 낮은 전위에서 선(8)과 전위차는 트랜지스터(QM)에 2진수 1의 기억을 나타낸다.
이것은 제5도와 연관되어 설명된 바와 같이 선(VDO)을 따라 데이터 출력래치(DOL)로부터 2진수 1의 출력을 의미한다.
선(VDO)의 출력은 아무런 영향없이 배타적 OR(EO)의 저입력에 인가된다.
만약 메모리셀(QM)의 부동게이트가 어떤 시간에 충전이 되었다면, 판독작동은 판독작동이 제2상태에 있다는 것을 나타내기 시작한다.
즉 2진수 0의 기억말하며, 선(RSO)에 행선택 전압이 인가되었을 때 셀은 도전되지 않는다.
그 결과 선(8)은 예비충전전압 때문에 하이상태로 유지된다.
그래서 트랜지스터(QSG)는 온될 것이다.
결과적으로 전압(V12)이 트랜지스터(QHG)를 온하기 위해 상기 트랜지스터에 인가되었을 때, 트랜지스터(QSG)와 (QHG)를 통해 접지되는 패치(patch)가 선(9)을 위해 제공된다.
따라서 트랜지스터(QSD)는 선(9)의 접지전위에 의해 오프되고 전압(V14)이 트랜지스터(QHD)에 인가되었을 때 아무런 영향없이 상기 트랜지스터가 온된다.
전압(V18)이 트랜지스터(QTG)및 (QTD)를 온하기 위해 단자 (18)에 인가되었을 때, 이런 조건하에서 단자(15)는 단자(16)가 하이상태로 있을 동안, 접지전위로 된다.
단자(15)의 접지전위는 이번에 트랜지스터(QFD)를 온시키고 단자(20)에 인가된 전위(VCC)는 선(8)에 인가한다.
선(8)보다 낮은 전위에 있는 선(9)의 전위차는 메모리 셀에 2진수 0을 기억하는것을 표시하며, 설명된 바대로 데이터 출력래치(DOL)가 선(VDO)에 인가되어야 할 상기 래치의 출력으로부터 배타적 OR(EO)의 저입력까지에서 2진수 0을 발생하는 원인이 된다.
배타적 OR(EO)는 판독 작동중에는 아무런 영향도 받지 않으며 무시되어야 한다.
만일 수록사이클이 발생되면, 설명한 바대로 판독 사이클은 수록작동을 위해 예비동작을 취한다.
수록 사이클 동안에 2진수 0또는 2진수 1이 선(DIN)을 따라 데이터 입력래치(DIL)에 인가된다.
제4도와 연관하여 설명된 바와 같이 상기 신호중 하나는 데이터 입력래치(DIL)가 상기 래치의 출력에서 대응신호를 발생하게 하며 선(VDI)를 따라 배타적 OR(EO)의 상부입력에 인가한다.
수록작동은 메모리셀에 있는 데이타가 변환되어져 할 경우에만 필요하기 때문에 배타적 OR(EO)는 이런 조건을 결정하기 위해 사용되어졌다.
제6도와 관련하여 설명된 바대로, 만일 메모리 셀에 저장된 데이타가 선(DIN)에 인가된 것과 동일하다면, 2개의 0또는 2개의 1이 선(VDI)와 (VDO)를 따라 배타적 OR(EO)의 입력에 인가된다.
또 다른 경우, 2진수 0이 배타적 OR(EO)이 출력으로부터 선(PHI)을 따라 스위치(SW)에 인가된다.
이것은 수록 사이클이 시작되는 것을 방지한다.
왜냐면 실제로 연관된 셀의 정보가 바뀌어질 필요가 있기 때문이다.
트랜지스터(Qm)에 2진수 1이 기억되어 있고 상기 트랜지스터에 2진수 0이 기억되어야 한다고 가정하면 V18펄스동안에 선(8)은 선(9)에 대해 로우상태에 있고 그 결과 2진수 0신호가 선(VDI)를 따라 배타적 OR(EO)의 상부입력에 인가되며 2진수 1은 선(VDO)을 따라 하부입력에 인가된다.
이것은 수록사이클이 선(
Figure kpo00006
)가 로우상태에 있는 신호에 의해 시작될 때 선(
Figure kpo00007
)를 따라 인가되어야 할 출력신호를 판독전압(VCC)부터 높을수록 전압(VPP)을 단자(20)에 전달하게 하는 스위치(SW)에 인가하는 원인이 된다(제7도와 연관되어 이미 설명되었음).
수록전압(VPP)은 트랜지스터(QFC)와 트랜지스터(QTC)를 통해 선(9)에 인가된다.
그리고 트랜지스터(QCG)와 (QG)를 통해 메모리셀 트랜지스터(QM)의 게이트에 인가된다.
수록전압 전위에 있는 게이트와 소스 및 접지전위에 있는 트랜지스터(QM)의 부동 게이트의 2개 드레인은 상기 메모리 속에 기억된 정보를 2진수 0으로 변환하기 위해 충전된다.
2진수 0이 트랜지스터(QM)에 저장되어 있고 그리고 상기 트랜지스터에 2진수 1이 수록할려고 가정한다면, 펄스 V18이 단자(18)에 인가되었을 때 선(8)은 선(9)에 대해 하이상태가 된다.
결과적으로, 데이터출력래치(DOL)는 데이터 입력래치(DIL)가 선(VDI)을 따라 상기 래치의 상부 입력에 2진수 1을 인가하는 반면, 선(VDO)을 따라 배타적 OR(EO)의 하부출력에 2진수 0을 인가한다.
다시 스위치(SW)는 판독전압(VCC)대신에 수록전압(VPP)을 단자(20)에 인가시킨다.
그러나 이번에는 판독 사이클 작동 동안에 트랜지스터(QFC)는 오프되고 트랜지스터(QFD)는 온된다.
수록전압이 상기에 의해 트랜지스터(QFD)와 트랜지스터(QTD)를 통해 선(8)이 인가되고 트랜지스터(QCD)와 트랜지스터(QD)를 통해 메모리셀 트랜지스터(QM)의 드레인에 인가된다.
상기 드레인의 수록전압과 선(9)의 접지전압은 트랜지스터(QCG)와 (QG)를 통해 게이트에 인가되어, 메모리셀 트랜지스터(QM)의 부동 게이트는 방전된다.
그후 2진수 1이 기억된다.
제1도와 제2도를 비교하면 0열과 0행이 선택되었을 때 배열의 첫번째 섹션중, 메모리 셀(R0OQMO)(제1도)와 8개 섹션중 메모리셀(R7QMO)들은 동시에 선택되는 것을 알 수 있다.
왜냐면 각 메모리셀은 자신의 수록수단을 구비하고 있기 때문에 선(09)은 제2도의 선(79)과 선(78)의 관계에 무관하게 제1도의 선(08)에 대해 하이 또는 로우상태로 될 수 있다는 것을 알 수 있다.
각 바이트의 다른 6비트에 대해서도 마찬가지라고 얘기할 수 있다.
분리된 섹션내의 각 바이트에서 각 비트 분리때문에 수록사이클이 바이트의 선택 셀에 어느한 상태로 정보를 수록하거나 상기 바이트의 다른 선택된 셀에 종속되어 정보를 수록하는 동안 각 섹션의 수록수단은 작동 가능하다는 것을 알 수 있다.
이런 장치로써 배열내의 각 섹션중 수록수단의 배타적 OR은 정보가 변환되어져야 할 셀에 연관된 판독 및 수록회로(RWM)에만 인가되어져야할 수록 전압의 작동을 가능하게 한다.
이것은 셀이 필요치 않을때 수록되는 것을 방지한다.
게다가 각 바이트의 각 비트를 분리된 섹션으로 분리시키는 것은 수록회로가 제2상태에 있는 정보를 포함한 선택셀에 제1상태의 정보를 수록하고, 반면 동시에 상기 제1상태의 정보를 포함한 다른 선택셀에 제2상태에 있는 정보를 수록 가능하게 한다.
그래서 0열 0행의 제1비트위치에 있는 메모리셀, 즉 (R0OQMO)(제1도)는 상기 메모리속에 기억된 2진수 1을 가지고 있는 반면, 0열 0행의 8번째 비트위치에 있는 메모리셀 즉 (R7QMO)(제2도)는 기억된 2진수 0을 가지고 있다.
본 발명에 있어서 전자는 수록 사이클 동안 2진수 0으로 변환될 수 있으며 후자는 동일한 수록 사이클 동안 동시에 2진수 1로 변환될 수 있다.
상기 서술로부터 상기 장치의 다양한 변형은 본 기술에 숙련된 사람에 의해 이루어질 수 있다는 것이 고지되어야 한다.
여기서 서술된 상기 장치는 설명 목적이지 제한적으로 간주되어서는 안된다.

Claims (8)

  1. 횡열 및 종열로 배열된 다수의 메모리 셀을 포함하며, 상기 각각의 메모리 셀은 데이타 워드의 한 비트를 내장할 수 있으며, 상기 시스템에 인가된 정보를 판독 사이클 동안에 상기 셀로부터 판독되어 수록 사이클 동안에 상기 셀에 수록될 수 있도록 최소한 한 메모리 셀을 선택하기 위한 수단을 선택하며, 상기 정보는 제1상태 또는 제2상태중의 한 상태에서 상기 셀에 내장되며, 선택된 셀에 내장된 정보를 판독하고, 수록 사이클 동안에 상기 셀에 내장된 정보와 상기 셀에 내장된 정보를 비교하여 상기 선택된 셀에 내장된 정보와 그속에 내장될 정보간의 차이점에 응답하여 상기 선택된 셀에 저장될 정보를 수록하기 위한 판독 비교 및 수록 수단을 더 포함하며, 그러한 차이점이 상기 제1상태에서 상기 제2상태로 또는 그 반대로의 변화에 관계없이 그러한 선택적인 수록은 실행되며, 그로써 상기 판독, 비교 및 수록수단은 선택된 셀에 내장될 정보가 이미 그 속에 내장된 정보와 같을 때 수록 사이클을 종료하는 집적 메모리 회로에 있어서, 각각의 메모리 셀은 메인 전극(드레인)과 게이트 전극이 제1및 제2비트 라인(8,9)에 제각기 연결되고, 판독, 비교 및 수록 수단(RWM, EO)의 플립플롭회로(QFG, QFD)에 접속되어 있고, 플립플롭회로(QFG, QFD)가 전류를 제1비트 라인(8)속으로 통하도록 수록 동작의 개시에서의 제1상태(QFDon)로 있고 선택된 셀에 상기 제1상태(방전)정보를 수신하며 제2비트 라인(9)속으로 전류를 통하도록 수록 동작의 개시에서의 제2상태(QFGOn)로 있고 선택된 셀에 상기 제2상태(충전 셀)의 정보를 수록하는 플로우팅 게이트 전계효과 트랜지스터(QM)를 구비하는 것을 특징으로 하는 집적 메모리 회로.
  2. 제1항에 있어서, 선택된 셀에 관련된 플립플롭 회로는 수록 작동이 개시될 때 상기 제2상태(충전 상태)에서 선택된 셀이 상기 셀에 내장되는 정보를 가질때 상기 제1상태(QFEon)가 시작되며 상기 수록 작동이 개시될때 상기 제1상태(방전 상태)에서 관련된 셀이 상기 셀에서 내장되는 정보를 가질때 상기 제2상태(QFGon)가 시작되는 것을 특징으로 하는 집적 메모리 회로.
  3. 제1항 또는 제2항에 있어서, 트랜지스터의 드레인 소오스 통로를 통해 제1및 제2비트 라인(8,9)을 부동 게이트 전계효과 트랜지스터Q(M)의 드레인 게이트 각각에 접속되는 상기 부동 게이트 전계효과 트랜지스터 및 두 종래의 전계효과 트랜지스터(QD, QG)와, 상기 메모리 셀 및 판독 셀을 선택하기 위해 상기 종래의 트랜지스터 전부를 턴온시키는 상기 선택수단과, 제1비트 라인(8)상의 전압보다 높게 제2비트 라인(9)상에 전압을 상승시키며 따라서 상기 부동 게이트가 충전되는 비교 및 수록 수단을 구비하여, 선택된 셀(QM)에서의 정보를 제1상태에서 제2상태로 변화시키며, 제1비트 라인(8)상의 전압을 제2비트 라인(9)상의 전압보다 높여서 상기 부동 게이트가 방전되게 하며, 따라서 선택된 셀(QM)에서의 정보는 제2상태에서 제1상태로 변화되는 것을 특징으로 하는 집적 메모리 회로.
  4. 제1,2항 또는 3항에 있어서, 메모리 시스템에서 상기 판독, 비교 및 수록 수단은 상기 셀의 부동 게이트가 방전될 때 제1상태(QSDon)가 시작되며, 상기 셀의 부동 게이트가 충전될 때 제2상태(QSGon)가 시작되는 제2플립플롭 회로(QSG,QSD)를 포함하는 것을 특징으로 하는 집적 메모리 회로.
  5. 제4항에 있어서, 메모리 시스템에서 상기 제1상태에서의 상기 제 2플립플롭 회로는 제1비트 라인(8)을 위한 접지 도전로를 제공하며 상기 제2상태에서 제2비트 라인(9)을 위한 접지 도전로를 형성하는 것을 특징으로 하는 집적 메모리 회로.
  6. 제4항 또는 5항에 있어서, 제1플립플롭(QFD, QFG)은 제1및 제2의 십자로 결합된 P-MOS전계효과트랜지스터를 구비하며, 제2플립플롭(QSD, QSG)은 제1및 제2의 십자로 결합된 N-MOS전계효과 트랜지스터를 구비하여, 두 플립플롭의 제2트랜지스터(QSG, QFG)의 게이트 및 두 플립플롭의 제1트랜지스터(QSD,, QFD)의 드레인은 제1비트라인(8)에 접속되며 제2트랜지스터(QSD,QFD)의 게이트 및 제1트랜지스터(QSG, QFD)의 드레인은 제2비트라인(9)에 접속되는 것을 특징으로 하는 집적 메모리 회로.
  7. 제6항에있어서, 판독, 비교 및 수록 수단은 입력측상에 선택된 셀에 내장된 정보 및 선택된 셀에 내장되는 정보를 받아들이는 배타적 or게이트(EO)를 구비하여, 상기 수단의 출력은 스위칭 수단을 제어하며, 상기 선택된 셀에 내장된 정보와 내장되는 정보 사이의 차이에 응답하여 수록 사이클에 있어서, 상기 수단은 제1플립플롭의 두 트랜지스터(QFG, QFD)의 상호 접속된 소오스를 프로그램된 전압 소오스에 접속시키는 것을 특징으로 하는 집적 메모리 회로.
  8. 제1항, 2항 또는 3항에 있어서, 메모리 회로는 각각이 여러 횡열 및 종열의 메모리 셀을 구비하는 여러 메모리 부분을 구비하며 판독 비교 및 수록 수단은 선택, 판독 및 수록 수단과 병렬로 동시에 각 부분에서의 한 메모리 셀을 작동시켜서, 각 부분이 메모리 셀에서의 정보 변화는 다음 부분의 메모리 셀에서의 정보변화와는 무관한 것을 특징으로 하는 집적 메모리 회로.
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