KR950011965B1 - 불휘발성 반도체 메모리 장치 - Google Patents

불휘발성 반도체 메모리 장치 Download PDF

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Abstract

내용 없음.

Description

불휘발성 반도체 메모리 장치
제1도는 본 발명의 바람직한 실시예의 회로구성도.
제2도는 제1도의 프로그램전압 발생수단의 회로구성도.
제3도는 제1도의 프로그램 선택라인 선택회로의 구성도.
제4도는 /LCHd신호 발생회로도.
제5도는 단위 데이터입력버퍼 회로구성도.
제6도는 제1도 본 발명의 바람직한 실시예의 동작 타이밍도.
* 도면의 주요부분에 대한 부호의 설명
10-m : 프로그램전압발생수단 20 : 프로그램 선택라인 선택회로
22-N : 서브메모리어레이 24 : 행디코더
26 : 열디코더 12n : 비트라인
161, 163, 165, 167 : 제1선택모오스 트랜지스터
162, 164, 166, 168 : 제2선택모오스트랜지스터
28n : 열선택트랜지스터 44 : 래치
46 : 차아지펌프회로 50 : 고전압전달트랜지스터
52 : 래치선택트랜지스터 54 : 방전트랜지스터
36 : 데이터 입력버퍼 32N : 데이터라인
본 발명은 프로그램할 수 있는 불휘발성 반도체메모리장치, 특히 페이지 모드(page program mode)를 가지는 전기적으로 소거 및 프로그램이 가능한 불휘발성 반도체메모리장치에 관한 것이다.
불휘발성 반도체모메리장치, 예를들면 전기적으로 소거 및 프로그램이 가능한 독출전용 메모리 장치(EEPROM), 플래쉬 아이피롬(Flash EEPROM)등에 있어서 고속 동작을 위한 여러 가지 시도가 있어왔다.
페이지 프로그램 모드는 이러한 시도 중 하나로서 프로그램시간을 단축하기 위한 것으로 입력데이타를 버퍼에 일시 저장시켰다가 선택된 열(Column)에 동시에 쓰는 기능을 한다.
이러한 페이지 프로그램 모드를 실행하기 위한 종래기술은 IEEE JOURNAL OF SOLID-STATE CIR-CUITS, VOL.24, NO.5, OCTOBER 1998, 99, 1238-1243 및 LEEE JOURNAL OF SOLID-STATE CIR-CUITS, VDL, 23, NO.5, OCTOBER 1988, PP.1164-1170에 나타나 있다.
위의 간행물에 나타난 종래기술에서는 페이지 프로그램을 하기 위해서 각각의 비트라인마다 입격데이타를 저장하기 위한 수단과 프로그램 전압을 공급하기 위한 수단이 연결되어 있다.
이러한 종래 기술의 방법으로는 반도체메모리장치의 기록밀도를 형상시키기 위해 메모리 쎌의 크기 또는 비트라인들 사이의 폭을 줄이는 방법들이 주류를 이루고 있다. 그러나 상기 메모리쎌의 크기 또는 비트라인들 사이의 톡을 무한정 줄일 수는 없다. 왜냐하면 각 비트라인 마다 연결되어 있는 입력데이타 저장하는 수단 및 프로그램전압을 공급하는 수단이 점유하는 면적을 줄이는 것은 한계가 있기 때문이다.
따라서 본 발명의 목적은 고밀도 불휘발성 반도체 메모리 장치를 제공함에 있다.
본 발명의 다른 목적은 메모리쎌의 크기 또는 비트라인들 사이의 폭을 줄여 고밀도 반도체 메모리 장치를 구현할 수 있는 불휘발성 반도체메모리 장치를 제공함에 있다.
본 발명의 또 다른 목적은 페이지 프로그램 모드를 사용하는 독출전용반도체 메모리 장치에 있어서 한 개의 입력데이타 저장수단 및 프로그램전압 공급수단, 즉, 한 개의 페이지 버퍼가 2개 이상의 브트라인을 공유하는 개량된 독출정용 반도체메모리장치를 제공함에 있다.
상기와 같은 본 발명의 목적을 달성하기 위하여 본 발명은, 다수의 메모리쎌로 이루어진 메모리쎌어레이와, 상기 메모리쎌어레이의 행라인과 연결되며 일정 행라인을 선택하는 행라인선택수단과, 상기 메모리쎌어레이의 비트라인과 연결되며 일정 비트라인을 선택하는 비트라인선택수단과, 상기 비트라인들에 연결이 되고 상기 비트라인들 상의 데이터로부터 프로그램 전압을 발생하는 수단들을 가지는 불휘발성 반도체메모리장치에 있어서, 적어도 2개 이상의 비트라인들을 상기 프로그램전압발생수단의 각 프로그램 전압출력단에 연결하는 수단을 갖는 불휘발성 반도체메모리장치임을 특징으로 한다.
이하 첨부한 도면을 참조하면서 본 발명의 바람직한 실시예를 설명한다.
도면중 동일 참조번호는 동일한 구성요소를 나타낸다.
본 발명의 페이지 프로그램을 실행하기 위한 불휘발성 반도체 메모리 장치는 각각 행과 열에서 1024*512비트의 메모리 쎌들을 가지는 좌측과 우측 메모리어레이로 구성된 1메가비트, 즉 1024*512*2비트의 메모리 쎌을 가지고 있다.
1024개의 메모리쎌들을 가지는 각 열은 각각 128개의 메모리 스트링(memory string)을 가지게 되며, 하나의 메모리 스트링은 8개의 플로팅게이트모오스트랜지스터와 1개의 스위칭트랜지스터(또는 선택모오스트랜지스터)가 서로 직렬 연결되어 구성된다.
그러한 낸드형의 불휘발성 메모리 장치에서, 메모리 쎌들의 배치, 프로그램 및 액세스 방법들은 미합중국 특허번호 제4,962,481호에 개시되어 있다.
제1도는 본 발명에 따라 페이지 프로그램 모드를 수행하는 불휘발성 반도체메모리장치의 구성을 도시한 도면으로서, 행라인들과 비트라인들(12n)이 교차하는 위치에 접속되는 다수의 메모리쎌들로 이루어지는 메모리쎌어레이(22-N)와, 행어드레스신호에 응답하여 상기 행라인들 중 선택된 행라인을 선택적으로 활성화시키는 행디코더(24)와, 프로그램 데이터를 수신하는 데이터입력버퍼(36)와, 상기 데이터 입력버퍼(36)에 일단이 연결되는 데이터라인(32N)과, 각각이 게이트전극과, 상기 비트라인(12n)들의 각각에 연결되는 제1전극과 드레인과, 상기 데이터라인(32N)에 연결되는 제2전극의 소오스를 갖는 다수의 열선택모오스트랜지스터들(28n)과, 상기 각 열선택모오스트랜지스터들(28n)의 게이트전극에 연결되는 다수의 출력단들을 가지며, 상기 열어드레스신호들에 응답하여 사기 비트라인들(12n)중의 선택된 비트라인(12n)을 상기 데이터라인(32N)에 연결하는 열디코더(26)와, 각각 선택적으로 동작하여 프로그램데이타의 논리레벨에 따라 제1논리레벨 또는 제2논리레벨을 갖는 프로그램전압출력을 발생하는 프로그램전압 발생수단(10-m)과, 상기 프로그램전압발생수단(10-m)의 각 프로그램전압출력라인(18m)에 공통으로 연결되는 선택적인 상기 비트라인들의 쌍들[제1도에서 하나의 프로그램전압출력발생수단(10-m)]의 프로그램전압출력라인(18m)이 2라인의 비트라인(12n)을 한개의 쌍의 연결하는 것을 의미함]과, 상기 프로그램전압발생수단(10-m)의 각 프로그램전압출력라인(18m)에 연결되는 제1전극의 드레인과, 상기 비트라인들(12n)에서 상기 선택적인 비트라인 쌍들의 제1계열의 각 비트라인들[제1도에서 기수 번째의 비트라인들(121,123,125,127)을 의미함]에 연결되는 제2전극의 소오스와, 게이트전극을 가지는 다수의 제1선택모오스트랜지스터들(161,163,1645,167)과, 상기 프로그램전압발생수단(10-m)의 각 프로그램전압출력라인(18m)에 연결되는 제1전극의 드레인과, 상기 비트라인들(12n)에서 상기 선택적인 비트라인 쌍들의 제2계열의 각 비트라인들[제1도에서 우수번째의 비트라인들(122,124,16,128)]에 연결되는 제2전극과, 게이트전극을 가지며, 상기 제2계열의 비트라인들(122,124,126,128)이 상기 제1계열의 비트라인들(121,123,125,127)사이에 개입되는 다수의 제2선택모오스트랜지스터들(162,164,166,168)과, 제1프로그램선택라인(141)이 상기 제1선택모오스트랜지스터들(161,163,165,167)의 각 게이트전극에 연결되고 제2프로그램선택라인(142)이 상기 제2선택모오스트랜지스터들(162,164,166,168)의 각 게이트전극에 연결되며, 선택적으로 동작되어 상기 제1선택모오스트랜지스터들(161,163,165,167) 또는 상기 제2선택모오스트랜지스터(162,164,166,168)중의 하나를 선택적으로 구동하고, 이로인해 상기 제1계열의 비트라인들(121,123,125,127) 또는 상기 제2계열의 비트라인들(122,124,126,128)에 상기 프로그램전압발생수단들(10-m)의 프로그램전압출력라인(18m)을 선택적으로 연결하는 프로그램선택라인선택회로(20)로 구성된다.
상기 구성은 한 개의 페이지 버퍼를 한쌍의 비트라인들이 공유하는 예를 도시하고 있다. 따라서 페이지버퍼의 수를 "m"으로 하고, 비트라인들의 수를 "n"으로 표시한다. 따라서 페이지 버퍼인 프로그램전압발생수단(10-m)을 4(10-1∼10-4)개로 가정하면, 이와 관련된 비트라인들(12n)의 수는 4쌍의 8라인(121∼128)이 된다. 또한 "N"은 서브메모리쎌어레이의 수를 의미한다.
상기 제1도는 하나의 메모리쎌어레이만을 도시하고 있다. 하나의 메모리쎌어레이는 8개의 서브메모리쎌어레이(22-1∼22-8)로 구성되며, 상기 각 서브메모리쎌어레이는 8개의 비트라인(121-128)을 가진다. 따라서 상기 제1도에 도시된 메모리쎌어레이에는 총 64개의 비트라인들이 있다. 도시되지 않았지만 상기 각 서브메모리어레이(22-1∼22-8)의 각 비트라인(121-128)에는 전술한 바와 같이 1024개의 플로팅 게이트 모오스 트랜지스터들이 연결되어 있다. 각각의 서브메모리 어레이들(22-1∼22-8)에 있는 8개의 비트라인들(121-128)의 일단들은 대응하는 열선택모오스트랜지스터들(281-288)을 통해 각각의 서브메모리어레이(22-1∼22-8)에 대응하는 데이터라인들(321-328)에 연결이 되어 있다. 즉 제N서브메모리 어레이(22-N)에 있는 비트라인들(121-128)은 각각 열선택모오스트랜지스터(281-288)를 통해 제n데이터라인(32N)에 공통으로 연결이 되어 있다. 여기서 N은 1-8의 정수이다.
또한 각 서브메모리어레이(22-1∼22-8)에 있는 비트라인들(121-128)중 제1계열(sequence)인 기수번째의 비트라인들(121,123,125,127)들은 제1선택모오스트랜지스터들(161,163,165,167)의 소오스(또는 드레인)에 각각 연결되고, 상기 비트라인들(121-128)중 제2계열인 우수번째의 비트라인들(122,124,126,128)은 제2선택 모오스트랜지스터들(162,164,166,168)의 소오스(또는 드레인)에 각각 연결된다. 상기 제1 및 제2선택모오스트랜지스터쌍(161,162; 163,164; 165,166; 167,168)의 드레인(또는 소오스)들은 각각 프로그램전압발생수단(10-m)의 프로그램전 출력라인(181-184)에 공통으로 접속되고, 상기 프로그램전압출력라인들(181-184)은 고전압의 프로그램전압을 발생하는 회로(10-1∼10-4)에 각각 접속된다. 상기와 같은 구성은 하나의 프로그램전압출력라인(18m)에 한쌍의 비트라인이 접속된 예를 도시하고 있다. 그러나 프로그램선택라인선택회로(20) 및 선택모오스트랜지스터들을 적절하게 변형하면, 상기 프로그램전압출력라인에 여러 쌍의 비트라인들을 접속할 수 있음은 이 분야의 통상의 지식을 가진자라면 쉽게 이해할 수 있을 것이다.
상기 제1선택모오스트랜지스터들(161,163,165,167)의 게이트들은 제1프로그램선택라인(141)에 연결되고, 상기 제2선택모오스트랜지스터들(162,164,166,168)의 게이트들은 제2프로그램선택라인(142)에 연결되어 있다. 상기 제1 및 제2프로그램선택라인(141,142)은 프로그램 명령신호와 어드레스 신호에 응답하여 상기 제1 또는 제2프로그램선택라인들(141,142)중 하나의 프로그램선택라인을 선택하는 프로그램선택라인선택회로(20)에 연결되어 있다. 상기 프로그램선택라인선택회로(20), 프로그램전압발생수단(10-1∼10-4), 제1 및 제2선택모오스트랜지스터(161-168)로 구성된 회로부분은 후술하는 바와 같이 프로그램전압의 발생 및 발생된 프로그램전압을 대응하는 비트라인들(121-128) 중 제1계열의 기수번째 비트라인들(121,123,125,127) 또는 제2계열의 우수번째 비트라인들(122,124,126,128)중의 하나를 선택하여 공급하는 회로수단이 된다.
각각의 서브메모리어레이(10-m)에 있는 비트라인들(121-128)의 일단과 접속된 열선택모오스트랜지스터들(281-288)의 게이트들은 열선택라인들(301-308)에 각각 접속되어 있다. 상기 열선택라인들Z(301-308)들은 열어드레스(column adress)를 디코딩하여 하나의 열선택라인을 선택하기 위한 통상의 열디코더(26)에 접속이 된다. 또한 상기 서브메모리어레이(22-1~22-8)은 외부데이터 입출력라인들(I/00-I/07)을 통해 입력되는 프로그램 데이타를 상기 데이타라인들(321-328)에 공급하기 위한 데이타입력버퍼(36)에 연결이 되어 있다.
참조번호 24는 동일 행라인(row line)에 있는 메모리쎌들을 선택하고, 선택된 메모리쎌들로 부터 데이타를 리드하거나 기억된 데이타를 소거하거나 또는 데이타를 프로그램하기 위해 도시되지 않는 행라인 들에 소정전압을 인가하기 위한 행디코더(row decoder)이다. 행라인의 선택 데이타의 리드 또는 라이트 또는 소거에 관한 기술들은 본출원인의 미합중국 특허 제4,962,481호 상세히 개제되어 있다.
제2도는 상기 제1도 중 프로그램전압발생수단(10-1∼10-4)을 도시한 것으로서 입력데이타를 일시적으로 저장하는 래치(44)와, 프로그램에 필요한 고전압 전달을 가능하게 하기 위해 고전압전트랜지스터(50)의 게이트에 고전압을 인가하는 차아지펌프회로(46)와, 상기 래치(44)와 상기 차아지펌프회로(46)를 연결하는 전달트랜지스터(48)와, 프로그램에 필요한 고전압을 비트라인에 전달하는 상기 고전압전달트랜지스터(50)와, 상기 래치(44)와 프로그램전압출력라인(18m) 간을 연결시키는 래치선택트랜지스터(52) 및 프로그램이 끝난 후 DCB 신호에 의해 비트라인의 잔류 전압을 방전시키는 방전트랜지스터(54)를 포함하고 있다.
제3도는 상기 제1도 중 프로그램선택라인선택회로(20)의 구성을 도시하고 있다.
외부입력 어드레스신호 A와 반전된 외부 입력 어드레스 신호/A를 각각 프로그램인에이블신호 WE와 쌍으로 하는 두신호를 입력으로 하는 난드게이트들(NAND gate)(56,58)과, 상기 난드게이트들(56,58)과 각각 직렬 연결된 인버터들(60,62)과, 상기 인버터들(60,62)의 출력들이 각각 전달트랜지스터들(64,66)을 통해 전달되어 각각의 프로그램선택라인(141,142)과, 상기 프로그램선택선택라인(141,142)에 고전압을 인가하는 차아지펌프회로(68,70)로 구성되어 프로그램을 할 계열의 비트라인들을 선택하여 이에 해당하는 페이지 버퍼 선택 트랜지스터를 동작시킨다.
제4도는 데이타입력버퍼(36)의 인에이블신호인 /LCHf와 외부입력 프로그램의 인에이블신호인 /WEx, 에 의해 /LCHd신호를 발생하는 회로를 나타낸 것이다. 상기 /LCHd신호는 데이타입력버퍼(36)의 인에이블신호 /LCHf가 로우상태이고 외부 입력 프로그램의 인에이블신호 /WEx가 로우에서 하이 상태로 변화할 때 /LCHd신호는 하이에서 로우 상태로 변화하게 된다.
제5도는 제1도 중 상기 데이타입력버퍼(36)에서 한개의 데이타라인과 연결되는 단위 데이타입력버퍼(unit data ijnput buffer)를 도시한 것이다. 상기 데이타입력버퍼(36)에는 제5도와 같은 구성을 갖는 단위 데이타입력버퍼가 8개 존재하게 된다. 상기 데이타입력버퍼(36)은 데이타입력버퍼(36)의 인에이블 신호인 /LCHf가 로우상태일때, 상기 /LCHd신호의 논리 변화에 따라 입력데이타가 일시 저장되었다가 데이타라인(32N)으로 전달되는 동작을 반복하게 된다. 트라이스테이트버퍼(tri-state buffer)(76)은 상기 데이타입력버퍼(36)의 인에이블신호 /LCHf가 하이상태일때는 프롤우팅(floating)된다.
제6도는 본 발명의 바람직한 실시예(제1도)의 동작타이밍도(timining diagram)를 나타낸 것이다. 페이지 프로그램 모드는 데이터 로딩(LOADING)프로그램(PROGRAM) 및 방전(DISCHARGE)단계를 거첨으로서 이루어진다. 데이터 로딩 단계에서 제2도와 같은 구성을 갖는 프로그램선택라인선택회로(20)에 외부어드레스 A가 인가되고, 상기 데이터입력버퍼(36)에 입력데이타 DATA가 입력된다. 또한 제6도에 도시된 바와 같이 외부입력프로그램 인에이블신호 /WEx가 로우로 되면 프로그램인에이블신호 WE가 동작하며, 상기 제2도와 같은 구성을 프로그램전압발생수단(10-m)의 래치선택트랜지스터(52)를 동작시키는 LSL신호를 하이상태로 만든다. 이때 상기 데이터입력버퍼(36)의 인에이블신호 /LCHf는 로우상태로 되어 유지된다.
다음 상기 외부입력프로그램인에이블신호 /WEx가 하이상태로 천이하면 제6도에 도시된 바와 같이 /LCHd신호는 로우상태로 되며, 입력데이타 DATA가 데이터입력버퍼(36)에서 일시적으로 저장되고, 상기 외부입력프로그램인에이블신호 /WEx가 다시 로우상태로 천이하면 저장된 데이터가 데이터라인(32N)으로 전달되게 된다.
이러한 동작을 반복함으로써 외부에서 입력되는 데이터 DATA가 데이터라인(32N)으로 전달된다.
상기 데이터라인(32N)으로 전달된 데이터 DATA는 상기 열디코더(26)에 의해 선택되어 동작하는 상기 열선택모오스트랜지스터(28n)를 통하여 비트라인(12n)으로 전달된다.
그러면 상기 입력데이타 DATA는 외부어드레스 A에 의해 동작되는 상기 제3도와 같은 구성을 갖는 프로그램선택라인선택회로(20)에 의해 제어되는 상기 제1선택모오스트랜지스터(161,163,165,167) 및 제2선택모오스트랜지스터(162,164,166,168)를 통해 상기 프로그램전압발생수단(10-m)의 상기 래치(44)에 저장된다. 이러한 동작, 즉 외부 입력데이타 DATA가 상기 페이지 버퍼인 프로그램전압발생수단(10-m)의 상기 래치(44)에 저장되는 동작을 반복함으로써 데이터 로딩(LOADING)동작이 완료된다.
상기와 같은 동작으로 데이터 로딩이 완료되면 제6도에 도시된 바와 같이 LSL신호는 로우상태로 되며, 이로인해 제2도와 같은 구성을 갖는 프로그램전압발생수단(10-m)의 래치선택트랜지스터(52)는 오프상태로 된다. 이때 상기 래치(44)에 저장된 데이터가 하이 논리를 갖는 데이터인 경우, 상기 차아지 펌프회로(40)에 발진신호(Φp)가 인가되면 고전압의 프로그램전압 VPP가 상기 차아지펌프회로(40)에 의해 상기 고전압전트랜지스터(50)에 전달되어 프로그램에 필요한 전압이 프로그램전압출력라인(18m)에 전달되게 된다.
이때 상기 프로그램선택라인선택회로(20)에 의해 상기 제1선택모오스트랜지스터(161,163,165,167) 및 상기 제2선택모오스트랜지스터(162,164,166,168)중 하나가 선택된 상태로 유지되므로, 선택된 제1선택모오스트랜지스터(161,163,165,167) 또는 제2선택모오스트랜지스터(162,164,166,168)에 연결되는 제1계열의 비트라인(121,123,125,127) 또는 제2계열의 비트라인(122,124,126,128)에 프로그램전압출력라인(181-184)가 연결되어 프로그램전압이 전달되게 된다.
이와 같은 방식으로 동작을 하여 한 개의 프로그램전압발생수단(10-m)에 2개의 제1계열 비트라인 및 제2계열 비트라인이 공유되어 상기 프로그램선택라인선택회로(20)의 동작에 의해 상기 제1선택모오스트랜지스터(161,163,165,167) 또는 제2선택모오스트랜지스터(162,164,166,168)를 선택적으로 동작하게 함으로써, 제1계열의 비트라인(121,123,125,127) 또는 제2계열의 비트라인(122,124,126,128)을 선택하여 프로그램전압을 공급하는 것이 가능하게 된다.
프로그램 동작중에는 상기 열선택모오스트랜지스터(281-284)는 동작하지 않도록 하여 프로그램 고전압이 데이터라인(32N)으로 전달되는 것을 방지하도록 한다.
이러한 방식으로 입력된 데이터 DATA가 상기 프로그램전압발생수단(10-m)의 각 래치(44)에 일시적으로 저장된 후, 상기 프로그램선택라인선택회로(20)에 의해 상기 프로그램전압밥생수단(10-m)과 연결된 제1계열의 비트라인 및 제24열의 비트라인 중 하나가 선택됨으로써 페이지 프로그램이 가능하게 된다.
프로그램 동작이 완료되면, 제6도에 도시된 바와 같이 LSL신호가 하이상태로 되어 상기 제1도와 같은 구성을 갖는 프로그램전압발생수단(10-m)에 의해 비트라인(121-128)과 전기적으로 분리되며, 상기 방전트랜지스터(54)의 게이트에 인가되는 DCB신호가 하이로 되어 상기 방전트랜지스터(54)가 동작함으로써 비트라인(121-128)에 공급된 전압을 방전하게 된다.
이렇게 함으로써 페이지 프로그램 동작이 완성된다.
메모리쎌의 형태로 난드(NAND)형을 기준으로 하였으나 메모리쎌은 이것에 국한하지 않으며 어떠한 형태이건 본 발명의 범위에 속함을 알 수 있다.
이상에서 기술한 바와같이 본 발명에 의하여 프로그램할 수 있는, 특히 페이지 프로그램 모드를 사용하는 독출 전용 메모리 장치에 있어서 메모리셀의 크기 또는 비트라인 사이의 폭을 줄여 고밀도 반도체 장치를 구성하는 것이 가능하다.

Claims (14)

  1. 다수의 메모리쎌로 이루어진 메모리쎌어레이와, 상기 메모리쎌어레이의 행라인들과 연결되며 일정행라인을 선택하는 행선택수단과, 상기 메모리쎌어레이의 비트라인들과 연결되며 일정 비트라인을 선택하는 비트라인선택수단과, 상기 비트라인들에 연결이 되고 비트라인들 상의 데이터로부터 프로그램 전압을 발생하는 수단들을 가지는 불휘발성 반도체메모리장치에 있어서, 적어도 2개 이상의 비트라인들을 상기 프로그램전압발생수단의 각 프로그램전압출력단에 연결하는 수단을 가짐을 특징으로 하는 불휘발성 반도체 메모리 장치.
  2. 제1항에 있어서, 적어도 2개 이상의 비트라인들을 상기 프로그램 전압발생수단의 프로그램전압출력단들 각각에 연결하는 수단이 외부입력 어드레스에 의해 제어됨을 특징으로 하는 불휘발성 반도체메모리장치.
  3. 제1항에 있어서, 적어도 2개 이상의 비트라인들을 상기 프로그램 전압발생수단의 프로그램전압출력단들 각각에 연결되는 프로그램선택라인 및 상기 프로그램선택라인선택회로로 구성된 것을 특징으로 하는 반도체 메모리 장치.
  4. 제3항에 있어서, 상기 프로그램선택라인의 선택회로가 고전압발생수단을 포함함을 특징으로 하는 불휘발성 반도체메모리장치.
  5. 데이터 라인들을 통하여 입력하는 데이터를 다수의 메모리쎌들에 프로그램하기 위한 불휘발성 반도체메모리장치에 있어서, 다수의 비트라인들을 가지며 각각의 행라인에 접속된 다수의 불휘발성 반도체 메모리 쎌들이 행과열의 형식으로 배열된 소정수의 서브메모리어레이들을 가지는 메모리어레이와, 상기 각각의 서브메모리어레이에 있는 비트라인들 중 하나를 상기 데이터라인들에 각각 선택적으로 연결하고 상기 데이터라인 상의 데이터를 대응 비트라인에 공급하기 위한 비트라인선택수단과, 상기 각각의 서브메모리어레이에 있는 비트라인들 중 적어도 2개 이상의 비트라인에 연결되고 상기 비트라인상의 데이터에 응답하여 소정전압의 프로그램전압을 발생하고 발생된 프로그램 전압을 대응 비트라인들에 공급하기 위한 다수의 수단과, 상기 행라인들상의 프로그램 전압으로 데이터를 라이트하기 위해 다수의 행라인 중 하나의 행라인을 선택하는 행라인선택수단을 가짐을 특징으로 하는 불휘발성 반도체메모리장치.
  6. 페이지 프로그램 모드로 동작하는 불휘발성 반도체메모리장치에 있어서, 다수의 행라인들과 비트라인들에 연결되는 다수의 메모리쎌들로 이루어지는 메모리쎌어레이와, 상기 행라인 중 선택된 행라인을 구동하는 수단과, 상기 입력데이타를 수신하는 데이터입력버퍼와, 상기 데이터입력버퍼에 연결되는 데이터라인과, 상기 비트라인 중 선택된 비트라인을 상기 데이터라인에 전기적으로 연결하는 수단과, 프로그램전압출력을 발생하는 다수의 프로그램전압발생수단과, 상기 프로그램전압발생수단의 각 프로그램전압출력에 공통으로 연결되는 선택적인 상기 비트라인들의 쌍들과, 상기 비트라인들에서 상기 선택적인 비트라인들의 쌍들 중 제1계열의 각 비트라인들 또는 상기 비트라인들에서 상기 선택적인 비트라인들의 쌍들 중 제2계열의 각 비트라인들을 선택적으로 상기 프로그램전압발생수단의 각 프로그램전압 출력수단들에 연결하는 수단으로 구성된 것을 특징으로 하는 불휘발성 반도체메모리장치.
  7. 제6항에 있어서, 상기 제2계열의 비트라인들이 상기 제1계열의 비트라인들 사이에 개입되는 것을 특징으로 하는 불휘발성 반도체메모리장치.
  8. 제7항에 있어서, 상기 선택적으로 프로그램전압발생수단의 출력을 연결하는 수단이, 상기 프로그램전압발생수단이 각 프로그램전압출력에 연결되는 제1전극과, 상기 제1계열의 각 비트라인들에 연결되는 제2전극과, 게이트전극을 구비하는 다수의 제1선택모오스트랜지스터들과, 상기 프로그램전압발생수단의 각 프로그램전압출력에 연결되는 제1전극과, 상기 제2계열의 각 비트라인들에 연결되는 제2전극과, 게이트전극을 구비하는 다수의 제2선택모오스트랜지스터들과, 상기 제1선택모오스트랜지스터들의 각 게이트전극들과 연결되는 제1출력과 상기 제2선택모오스트랜지스터들의 각 게이트들과 연결되는 제2출력을 구비하며, 선택적으로 동작하여 제1선택모오스트랜지스터들 또는 상기 제2선택모오스트랜지스터들 중의 하나를 선택적으로 구동하며, 이로인해 상기 제1계열의 각 비트라인들 또는 상기 제2계열의 각 비트라인들 중의 하나를 상기 프로그램전압발생수단의 각 프로그램전압출력에 선택적으로 연결하는 수단으로 구성된 것을 특징으로 하는 불휘발성 반도체메모리장치.
  9. 제6항에 있어서, 상기 메모리쎌어레이가 다수의 서브메모리어레이들을 구비하며, 상기 다수의 서브메모리어레이들이 상기 다수의 프로그램전압발생수단과 분리된 데이터라인을 더 구비하고, 상기 각 분리된 데이터라인이 상기 데이터입력버퍼에 연결되는 것을 특징으로 하는 불휘발성 반도체메모리장치.
  10. 제9항에 있어서, 상기 프로그램전압발생수단이, 상기 입력데이타를 일시적으로 저장하는 래치회로를 가지는 것을 특징으로 하는 불휘발성 반도체메모리장치.
  11. 제10항에 있어서, 상기 데이터입력버퍼가 입력데이타를 일시적으로 저장하는 래치회로를 가지는 것을 특징으로 하는 불휘발성 반도체메모리장치.
  12. 제11항에 있어서, 상기 데이터입력버퍼가 상기 래치회로에 일시저장 중인 데이터를 상기 데이터라인으로 전달하는 수단을 더 구비한 것을 특징으로 하는 불휘발성 반도체메모리장치.
  13. 제12항에 있어서, 상기 프로그램전압발생수단이, 상기 페이지 프로그램 동작의 종료에 응답하여 상기 비트라인들을 방전하는 방전회로를 더 구비한 것을 특징으로 하는 불휘발성 반도체메모리장치.
  14. 제8항에 있어서, 상기 반도체메모리장치가 이이피롬(EEPROM)인 것을 특징으로 하는 불휘발성 반도체메모리장치.
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