JPH0411391A - 不揮発性半導体記憶装置 - Google Patents
不揮発性半導体記憶装置Info
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- JPH0411391A JPH0411391A JP2110526A JP11052690A JPH0411391A JP H0411391 A JPH0411391 A JP H0411391A JP 2110526 A JP2110526 A JP 2110526A JP 11052690 A JP11052690 A JP 11052690A JP H0411391 A JPH0411391 A JP H0411391A
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- cell array
- memory
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- 239000008267 milk Substances 0.000 description 6
- 210000004080 milk Anatomy 0.000 description 6
- 235000013336 milk Nutrition 0.000 description 6
- 238000003491 array Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 239000002784 hot electron Substances 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 235000015067 sauces Nutrition 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、エレクトリカル・プログラマブル・リード・
オンリー・メモリ（以下ＥＰＲＯＭという）、あるいは
電気的−括消去可能なプログラマブル・リード・オンリ
ー・メモリ（ｆｌａｓｈ−Ｅ２ＰＲＯＭという）等の不
揮発性半導体記憶装置に関し、更に詳しくは該不揮発性
半導体記憶装置の書き込み時に有効なメモリセルアレイ
に関するものである。
オンリー・メモリ（以下ＥＰＲＯＭという）、あるいは
電気的−括消去可能なプログラマブル・リード・オンリ
ー・メモリ（ｆｌａｓｈ−Ｅ２ＰＲＯＭという）等の不
揮発性半導体記憶装置に関し、更に詳しくは該不揮発性
半導体記憶装置の書き込み時に有効なメモリセルアレイ
に関するものである。
［従来の技術］
ＥＰＲＯＭ等のメモリセル方式としてＮＡＮＤ型、ＮＯ
Ｒ型のほかにいわゆるＸＮＯＲ型のセルがある。このＸ
ＮＯＲセル方式のセルを使った複数ビットのデータ幅を
持つデータの書き込みを行う従来の不揮発性半導体記憶
装置の書き込み回路の例を第２図に示す。
Ｒ型のほかにいわゆるＸＮＯＲ型のセルがある。このＸ
ＮＯＲセル方式のセルを使った複数ビットのデータ幅を
持つデータの書き込みを行う従来の不揮発性半導体記憶
装置の書き込み回路の例を第２図に示す。
１０はメモリセルアレイであり、２０はコラムスイッチ
である。メモリセルアレイ１０は記憶素子としてフロー
ティングゲートを有するメモリトランジスタを用いたメ
モリセル（・・Ｍｌｌｋ。
である。メモリセルアレイ１０は記憶素子としてフロー
ティングゲートを有するメモリトランジスタを用いたメ
モリセル（・・Ｍｌｌｋ。
Ｍｌ ｌｋ’ ・ ・Ｍｌ ｉｎ、ＭＩ Ｉｎ
Ｍ２１０．Ｍ２１０° ・ ・ ・Ｍ２１ ｋ。
Ｍ２１０．Ｍ２１０° ・ ・ ・Ｍ２１ ｋ。
Ｍ２コに°・・・、・・・・Ｍｌｏｋ。
Ｍｌｏに’ ・・・・Ｍｌｏｎ、Ｍ１０ｎＭ２００．
Ｍ２Ｏ０’ ・・Ｍ２Ｏに、Ｍ２０ｋ・・・）が用い
られ、それぞれのメモリセルは交互に配置された複数の
ビット線（・ Ｂｌｋ、Ｂｌｋ’ ・・・Ｂｌｎ、Ｂｉｎ 、Ｂ２０
゛ ・・Ｂ２に、Ｂ２に’ ・・）及びソース糸泉（
・・・８１ｋ・・・Ｓｌｎ、Ｓ２０・・・・Ｓ２ｋ・・
）の間に配置され、ドレイン電極が前記各ビット線に接
続され、ソース電極が前記各ソース線に接続される。こ
れらビット線及びソース線とほぼ直交して複数のワード
線（Ｘｏ、ＯＸ、 ・・・）が配置され、前記メモリ
セルのゲート電極が前記各ワード線にそれぞれ接続され
ている。
Ｍ２Ｏ０’ ・・Ｍ２Ｏに、Ｍ２０ｋ・・・）が用い
られ、それぞれのメモリセルは交互に配置された複数の
ビット線（・ Ｂｌｋ、Ｂｌｋ’ ・・・Ｂｌｎ、Ｂｉｎ 、Ｂ２０
゛ ・・Ｂ２に、Ｂ２に’ ・・）及びソース糸泉（
・・・８１ｋ・・・Ｓｌｎ、Ｓ２０・・・・Ｓ２ｋ・・
）の間に配置され、ドレイン電極が前記各ビット線に接
続され、ソース電極が前記各ソース線に接続される。こ
れらビット線及びソース線とほぼ直交して複数のワード
線（Ｘｏ、ＯＸ、 ・・・）が配置され、前記メモリ
セルのゲート電極が前記各ワード線にそれぞれ接続され
ている。
ワード線（Ｘ、、Ｘ、 ・・・）は図示していないワ
ード線選択手段によって選択される。
ード線選択手段によって選択される。
カラムスイッチ２０はカラム選択信号（Ｙ。
・・・Ｙ５ ・・・Ｙ、）によってソーススイッチＳＴ
のうち少なくとも１本を選択して複数の前記ソース線の
うち選択されたソース線をグランドに接続し、同時に前
記選択されたソース線に隣接するビット線対をそれぞれ
共通ビット線ＣＢＩ、ＣＢＩｏ、ＣＢ２．ＣＢ２“に接
続する。プログラムロード３０−１〜４は共通ビット線
に接続されどットデータ人力Ｄｎ （ｎ＝１〜４）がＯ
のときオンして電流を出力し、１のときにはオフして電
流を出力しない。
のうち少なくとも１本を選択して複数の前記ソース線の
うち選択されたソース線をグランドに接続し、同時に前
記選択されたソース線に隣接するビット線対をそれぞれ
共通ビット線ＣＢＩ、ＣＢＩｏ、ＣＢ２．ＣＢ２“に接
続する。プログラムロード３０−１〜４は共通ビット線
に接続されどットデータ人力Ｄｎ （ｎ＝１〜４）がＯ
のときオンして電流を出力し、１のときにはオフして電
流を出力しない。
メモリセルへの論理値Ｏのプログラム（以下プログラム
Ｏという）はプログラムしようとするメモリセルトラン
ジスタのソース電極に接続するソース線をグランド電位
にし、ゲート電極に接続するワード線を高電圧、例えば
１２Ｖの電圧を印加し、さらにドレイン電極に接続する
ビット線に例えば６ｖ程度の電圧を印加してソース−ド
レイン間に電流を流すことにより、メモリセルトランジ
スタのドレイン端部に発生するホットエレクトロンをフ
ローティングゲートに注入しこのトランジスタのしきい
値電圧を例えば７Ｖなどに高くすることによって行われ
る。
Ｏという）はプログラムしようとするメモリセルトラン
ジスタのソース電極に接続するソース線をグランド電位
にし、ゲート電極に接続するワード線を高電圧、例えば
１２Ｖの電圧を印加し、さらにドレイン電極に接続する
ビット線に例えば６ｖ程度の電圧を印加してソース−ド
レイン間に電流を流すことにより、メモリセルトランジ
スタのドレイン端部に発生するホットエレクトロンをフ
ローティングゲートに注入しこのトランジスタのしきい
値電圧を例えば７Ｖなどに高くすることによって行われ
る。
また、論理値１のプログラム（以下プログラム１という
）はプログラムしようとするメモリセルトランジスタの
しきい値を消去状態のままの低い電圧、例えば２ｖにし
てお（ことであり、前述のプログラム０の方法でドレイ
ン電極に接続するビット線に電圧を印加せず電気的にフ
ローティングの状態にしてメモリセルトランジスタに電
流を流さないようにして行われる。
）はプログラムしようとするメモリセルトランジスタの
しきい値を消去状態のままの低い電圧、例えば２ｖにし
てお（ことであり、前述のプログラム０の方法でドレイ
ン電極に接続するビット線に電圧を印加せず電気的にフ
ローティングの状態にしてメモリセルトランジスタに電
流を流さないようにして行われる。
なお、プログラムしなし）メモリセルのビット糸泉はす
べてフローティングの状態にしている。
べてフローティングの状態にしている。
上記のように、この回路で例えば４ビツトのデータ幅を
持つデータＤ、〜Ｄ４に論理値データ“０１０１”をワ
ード線Ｘ、とカラム選択線Ｙアにより選択される４つの
メモリセルにプログラムする場合、ワード線Ｘ、の電圧
を１２Ｖ程度の高電圧とし、カラム選択４１Ｙｋにより
選択されるソーススイッチＳＴ、、、ＳＴ２．によって
ソース線Ｓ＋ｉ＋ｔＳ２ｂをそれぞれグランドに接続し
、これらのソース糸泉と隣あうビ・ント糸泉ＢｌｋｌＢ
１ＭＢ２に、８２に’ はそれぞれビットスイッチＢＴ
、ｋ。
持つデータＤ、〜Ｄ４に論理値データ“０１０１”をワ
ード線Ｘ、とカラム選択線Ｙアにより選択される４つの
メモリセルにプログラムする場合、ワード線Ｘ、の電圧
を１２Ｖ程度の高電圧とし、カラム選択４１Ｙｋにより
選択されるソーススイッチＳＴ、、、ＳＴ２．によって
ソース線Ｓ＋ｉ＋ｔＳ２ｂをそれぞれグランドに接続し
、これらのソース糸泉と隣あうビ・ント糸泉ＢｌｋｌＢ
１ＭＢ２に、８２に’ はそれぞれビットスイッチＢＴ
、ｋ。
ＢＴ、に’ 、ＢＴ２に、ＢＴ、に’ によって共通ビ
ット線ＣＢＩ、ＣＢＩ’ 、ＣＢ２、ＣＢ２’に接続さ
れる。
ット線ＣＢＩ、ＣＢＩ’ 、ＣＢ２、ＣＢ２’に接続さ
れる。
このような状態で、論理値”１”をプログラムするメモ
リセルＭｉｌｋ’ とＭ２１ ｋ’のそれぞれドレイン
電極に接続されるビット線Ｂ＋ｍ’及びＢ ２に′の電
位はプログラムロード３０−２及び３０−４がオフして
いＺ、二とにより電気的にフローティングとなり、これ
らプログラムロードからメモリセルＭｉｌｋ’ とＭ２
１ ｋ’にはプログラム電流は供給されず低しきい値電
圧の状態が保たれプログラムｌがなされる。
リセルＭｉｌｋ’ とＭ２１ ｋ’のそれぞれドレイン
電極に接続されるビット線Ｂ＋ｍ’及びＢ ２に′の電
位はプログラムロード３０−２及び３０−４がオフして
いＺ、二とにより電気的にフローティングとなり、これ
らプログラムロードからメモリセルＭｉｌｋ’ とＭ２
１ ｋ’にはプログラム電流は供給されず低しきい値電
圧の状態が保たれプログラムｌがなされる。
一方、論理値“０”をプログラムするメモリセルＭｉｌ
ｋとＭ２１にのそれぞれドレイン電極に接続するビット
線ＢｌｋおよびＢ ２にの電位はそれぞれプログラムロ
ード３０−１．３０−３がオンして６■程度の電圧とな
り、このプログラムロードからメモリセルＭｉｌｋとＭ
２１ｋにそれぞれプログラム電流が供給され、これらメ
モリセルのしきい値電圧はｙ ｃｅ電圧以上に高くなり
プログラム０がなされる。
ｋとＭ２１にのそれぞれドレイン電極に接続するビット
線ＢｌｋおよびＢ ２にの電位はそれぞれプログラムロ
ード３０−１．３０−３がオンして６■程度の電圧とな
り、このプログラムロードからメモリセルＭｉｌｋとＭ
２１ｋにそれぞれプログラム電流が供給され、これらメ
モリセルのしきい値電圧はｙ ｃｅ電圧以上に高くなり
プログラム０がなされる。
ところが以上のような場合、同一ワード線に接続された
メモリセルトランジスタはすべてゲート電極に１２Ｖの
電圧が印加されて導通状態となり書き込み電流を供給す
るビット線８２ｋには６■の電圧が印加されているので
、グランド電位となったソース線Ｓ ＋にとの間に電流
路が形成される。すなわち、選択されたビット線とソー
ス線との間にメモリセルを抵抗分とする直列抵抗回路が
形成されるためである。このため、選択されたソース線
及びビット線間の数が少ないほど大きな電流が定常的に
流れ続ける。この電流によりこの電流路を形成している
複数のメモリセルのしきい値電圧が上昇し、本来プログ
ラム１がなされたメモリセルのしきい値がプログラムＯ
がなされたメモリセルのしきい値に近づき、これらのメ
モリセルの読み出しに際し読み比されるべきメモリセル
の読み出しマージンが小さくなるという問題がある。特
にフローティングゲート下の駿化膜厚が１０ｎｍ程度の
電気的消去が可能な１セル１トランジスタ方式のＥＰＲ
ＯＭではその影響が大きい。
メモリセルトランジスタはすべてゲート電極に１２Ｖの
電圧が印加されて導通状態となり書き込み電流を供給す
るビット線８２ｋには６■の電圧が印加されているので
、グランド電位となったソース線Ｓ ＋にとの間に電流
路が形成される。すなわち、選択されたビット線とソー
ス線との間にメモリセルを抵抗分とする直列抵抗回路が
形成されるためである。このため、選択されたソース線
及びビット線間の数が少ないほど大きな電流が定常的に
流れ続ける。この電流によりこの電流路を形成している
複数のメモリセルのしきい値電圧が上昇し、本来プログ
ラム１がなされたメモリセルのしきい値がプログラムＯ
がなされたメモリセルのしきい値に近づき、これらのメ
モリセルの読み出しに際し読み比されるべきメモリセル
の読み出しマージンが小さくなるという問題がある。特
にフローティングゲート下の駿化膜厚が１０ｎｍ程度の
電気的消去が可能な１セル１トランジスタ方式のＥＰＲ
ＯＭではその影響が大きい。
［課題を解決する為の手段］
本発明は、交互に配置された複数のビット線及びソース
線と、このビット線及びソース線にほぼ直交して配置さ
れた複数のワード線と、前記各ソース線とビット線間に
それぞれ接続されゲート電極が前記各ワード線にそれぞ
れ接続された複数のメモリセルとからなり、該メモリセ
ルは複数の列ブロックに分けられているメモリセルアレ
イと、前記ワード線を選択する行選択手段と、各列ブロ
ックにおける列方向のメモリセルのソース線とそのソー
ス線に隣接する前記ビット線を選択する複数の列選択手
段とを備えた不揮発性半導体記憶装置において、互いに
隣接する列ブロック間がそれぞれのビット線で分けられ
ていることを特徴とするものである。
線と、このビット線及びソース線にほぼ直交して配置さ
れた複数のワード線と、前記各ソース線とビット線間に
それぞれ接続されゲート電極が前記各ワード線にそれぞ
れ接続された複数のメモリセルとからなり、該メモリセ
ルは複数の列ブロックに分けられているメモリセルアレ
イと、前記ワード線を選択する行選択手段と、各列ブロ
ックにおける列方向のメモリセルのソース線とそのソー
ス線に隣接する前記ビット線を選択する複数の列選択手
段とを備えた不揮発性半導体記憶装置において、互いに
隣接する列ブロック間がそれぞれのビット線で分けられ
ていることを特徴とするものである。
［イ乍 用］
上記のように構成することにより、プログラム動作時、
選択されたワード線に接続された非選択カラムのトラン
ジスタが電流路を形成しない。
選択されたワード線に接続された非選択カラムのトラン
ジスタが電流路を形成しない。
以下実施例によって本発明を説明する。第１図は本発明
による実施例の回路例であって、第２図と同一の構成に
は同一の符号を付与している。第２図と対比できるよう
に４ビツトのデータ構成としている。
による実施例の回路例であって、第２図と同一の構成に
は同一の符号を付与している。第２図と対比できるよう
に４ビツトのデータ構成としている。
１０−１及び１０−２は２つに分離されたメモリセルア
レイで第１図においてメモリセルアレイ１０−１の右端
はビット線Ｂｉｎ’が配置され、メモリセルアレイ１０
−２の左端はビット線Ｂ２０が配置されており、メモリ
セルアレイ１０−１とメモリセルアレイ１０−２は電気
的に分離されている。
レイで第１図においてメモリセルアレイ１０−１の右端
はビット線Ｂｉｎ’が配置され、メモリセルアレイ１０
−２の左端はビット線Ｂ２０が配置されており、メモリ
セルアレイ１０−１とメモリセルアレイ１０−２は電気
的に分離されている。
４ビツトのデータ幅を持つデータＤ ｒ Ｄ−に論理
値データ“０１０１”をワード線Ｘｌとカラム選択線Ｙ
ｋにより選択される４つのメモリセルにプログラムする
場合、ワード線Ｘ１の電圧を１２Ｖ程度の高電圧とし、
カラム選択線Ｙ、によリソーススイッチＳ Ｔ Ｉｋｓ
Ｓ Ｔ ２ｍを選択してソース線Ｓ ｌｌｌ＋ ３２
１１をそれぞれグランドに接続し、これらのソース線と
隣合うビット線Ｓ、に、Ｓ、□Ｓ ｘｋ、３２に’ は
それぞれビットスイッチＳ Ｔ １−１ＳＴＩｋ Ｓ
Ｔ、に、ＳＴ、に’ によって共通ビット線ＣＢＩ、Ｃ
ＢＩ’ 、ＣＢ２、ＣＢ２°に接続される。
値データ“０１０１”をワード線Ｘｌとカラム選択線Ｙ
ｋにより選択される４つのメモリセルにプログラムする
場合、ワード線Ｘ１の電圧を１２Ｖ程度の高電圧とし、
カラム選択線Ｙ、によリソーススイッチＳ Ｔ Ｉｋｓ
Ｓ Ｔ ２ｍを選択してソース線Ｓ ｌｌｌ＋ ３２
１１をそれぞれグランドに接続し、これらのソース線と
隣合うビット線Ｓ、に、Ｓ、□Ｓ ｘｋ、３２に’ は
それぞれビットスイッチＳ Ｔ １−１ＳＴＩｋ Ｓ
Ｔ、に、ＳＴ、に’ によって共通ビット線ＣＢＩ、Ｃ
ＢＩ’ 、ＣＢ２、ＣＢ２°に接続される。
このような状態で、論理値“１”をプログラムするメモ
リセルＭｉｌｋ’ とＭ２１ ｋ’ のドレイン電極
に接続するビット線Ｂｌ°及びＢ２う′の電位はプログ
ラムロード３０−２．３ｏ−４がオフしているため電気
的にフローティングとなり、メモリセルＭｉｌｋ’ と
Ｍ２１ ｋ’ にはプログラム電流が供給されず低しき
い値電圧の状態が保たれプログラム１がなされる。
リセルＭｉｌｋ’ とＭ２１ ｋ’ のドレイン電極
に接続するビット線Ｂｌ°及びＢ２う′の電位はプログ
ラムロード３０−２．３ｏ−４がオフしているため電気
的にフローティングとなり、メモリセルＭｉｌｋ’ と
Ｍ２１ ｋ’ にはプログラム電流が供給されず低しき
い値電圧の状態が保たれプログラム１がなされる。
一方、論理値“０”をプログラムするメモリセルＭｉｌ
ｋとＭ２１にのドレイン電極に接続するビット線Ｂ＋ｋ
及びＢ２１１の電位はプログラムロード３０−１．３０
−３がオンしてプログラム電流が供給され６■程度の電
圧となりメモリセルＭｉｌｋ、Ｍ２１にのしきい値電圧
は高くなりプログラム０がなされる。
ｋとＭ２１にのドレイン電極に接続するビット線Ｂ＋ｋ
及びＢ２１１の電位はプログラムロード３０−１．３０
−３がオンしてプログラム電流が供給され６■程度の電
圧となりメモリセルＭｉｌｋ、Ｍ２１にのしきい値電圧
は高くなりプログラム０がなされる。
ところで、以上にような場合、同一ワード線に接続され
たメモリセルトランジスタがすべて導通状態となるが書
き込み電流を供給するビット線Ｂ ２ｋを有するメモリ
アレイ１０−２とグランド電位となったソース線Ｓ ｌ
ｋを有するメモリアレイ１０−１とは分離されたいるた
めこの間に電流路は形成されない。このためプログラム
０がなされるメモリセル以外のメモリセルのしきい値電
圧は変化せず、前述のような本来プログラム１がなされ
たメモリセルから読み出されるべきデーラダ“１”の読
み出しマージンが小さくなるという問題を生じない。
たメモリセルトランジスタがすべて導通状態となるが書
き込み電流を供給するビット線Ｂ ２ｋを有するメモリ
アレイ１０−２とグランド電位となったソース線Ｓ ｌ
ｋを有するメモリアレイ１０−１とは分離されたいるた
めこの間に電流路は形成されない。このためプログラム
０がなされるメモリセル以外のメモリセルのしきい値電
圧は変化せず、前述のような本来プログラム１がなされ
たメモリセルから読み出されるべきデーラダ“１”の読
み出しマージンが小さくなるという問題を生じない。
［発明の効果］
本発明によれば、以上のように構成したことにより、プ
ログラム時に本来プログラムされないはずの非選択カラ
ムのメモリセルのしきい値電圧が上昇して、プログラム
０の状態に近づき、このため、このセルを読み出すとき
データ“ｌ”の読み比しマージンが小さくなるという問
題が軽減され、より確実なプログラミングを実現できる
。
ログラム時に本来プログラムされないはずの非選択カラ
ムのメモリセルのしきい値電圧が上昇して、プログラム
０の状態に近づき、このため、このセルを読み出すとき
データ“ｌ”の読み比しマージンが小さくなるという問
題が軽減され、より確実なプログラミングを実現できる
。
特に、選択されたソース線と、隣接する列ブロックの選
択されたビット線が近接するような小容量のメモリの場
合やマット分けされた大容量のメモリにおいても書込み
エラーを防ぐことが８来る。
択されたビット線が近接するような小容量のメモリの場
合やマット分けされた大容量のメモリにおいても書込み
エラーを防ぐことが８来る。
に複数ビットデータを書き込む従来回路の一例を示す回
路図である。
路図である。
１０−１〜２・・・メモリセルアレイ、２０・・・コラ
ムスイッチ、 ３０−１〜４・・・プログラムロード。
ムスイッチ、 ３０−１〜４・・・プログラムロード。
第１図は本発明を適用した一実施例を示す回路図、
Claims (1)
- 【特許請求の範囲】 １）交互に配置された複数のビット線及びソース線と、
このビット線及びソース線にほぼ直交して配置された複
数のワード線と、前記各ソース線とビット線間にそれぞ
れ接続されゲート電極が前記各ワード線にそれぞれ接続
された複数のメモリセルとからなり、該メモリセルは複
数の列ブロックに分けられているメモリセルアレイと、 前記ワード線を選択する行選択手段と、 各列ブロックにおける列方向のメモリセルのソース線と
そのソース線に隣接する前記ビット線を選択する複数の
列選択手段とを備えた不揮発性半導体記憶装置において
、 互いに隣接する列ブロック間がそれぞれのビット線で分
けられていることを特徴とする不揮発性半導体記憶装置
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2110526A JPH0411391A (ja) | 1990-04-27 | 1990-04-27 | 不揮発性半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2110526A JPH0411391A (ja) | 1990-04-27 | 1990-04-27 | 不揮発性半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0411391A true JPH0411391A (ja) | 1992-01-16 |
Family
ID=14538043
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2110526A Pending JPH0411391A (ja) | 1990-04-27 | 1990-04-27 | 不揮発性半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0411391A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05258586A (ja) * | 1992-02-19 | 1993-10-08 | Samsung Electron Co Ltd | 不揮発性半導体メモリ装置 |
| KR100349278B1 (ko) * | 1998-07-14 | 2002-08-21 | 가부시끼가이샤 도시바 | Ｍｏｎｏｓ형 불휘발성 메모리 셀을 사용한 반도체 기억 장치 |
-
1990
- 1990-04-27 JP JP2110526A patent/JPH0411391A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05258586A (ja) * | 1992-02-19 | 1993-10-08 | Samsung Electron Co Ltd | 不揮発性半導体メモリ装置 |
| KR100349278B1 (ko) * | 1998-07-14 | 2002-08-21 | 가부시끼가이샤 도시바 | Ｍｏｎｏｓ형 불휘발성 메모리 셀을 사용한 반도체 기억 장치 |
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