KR19980087237A - 전기적 프로그램 가능 메모리 및 프로그램하는 방법 - Google Patents

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Abstract

전기적 프로그램 가능 메모리는 드레인 전극(10.10)과 소오스 전극(10.8)을 각각 가지는 부유 게이트 FET 셀들(10.2); 프로그래밍 시간동안 상기 셀에 프로그램될 멀티-레벨 값을 결정하도록 선택가능하고 복수개의 셀들의 멀티-레벨 프로그래밍을 동시에 허용하게 하는 제1 전압(AGND)을 메모리의 복수개의 셀들의 드레인 및 소오스 전극들 중 하나에 동시에 인가하기 위한 수단; 프로그래밍 시간동안 연속의 전압 펄스들(Vpp)을 복수개의 셀들의 다른 드레인 및 소오스 전극들에 인가하기 위한 수단; 및 상기 셀이 바람직한 값으로 프로그램되는지 아닌지를 각각의 연속 전압 펄스들에 따라서 결정하기 위한 수단.

Description

전기적 프로그램 가능 메모리 및 프로그램하는 방법
본 발명은 전기적 프로그램 가능한 메모리에 관한 것으로, 특히 배타적이지는 않지만, 전기적 소거 및 프로그램이 가능한 독출 전용 메모리(이하 EEPROM 또는 E2PROM)에 관한 것이다.
일반적으로 메모리들 그리고 특히 E2PROM의 분야에 있어서는 멀티-레벨(multi-level) 기술들의 개발에 관심이 증가하고 있으며, 특히 2비트(bit)/셀(cell) 레벨에서 관심이 증가하고 있다. 이들 기술들을 위하여, 가장 많은 결정적인 특징들중 하나가 문턱 전압(Vt) 분포 넓이의 제어이다. 그러나, 이 제어를 시작하는 것은 간단하지 않으며 그 공정 및 설계에 있어 모두 극소수의 지정된 터널 산화막 두께, 전하 펌프 출력 전압 및 접합 애벌런치(avalanche) 전압들을 포함하는 다수의 변수에 의해 영향을 받는다. 제한된 수의 방식들이 공개되고 있고 인정되는 레벨들(예를들면, 모두 ISSCC 1996에 제시된 정보 저장 장치들, 삼성 전자의 정태성 등등에 의한 A 3.3V 128Mb Multi-Level NAND Flash Memory for Mass Storage Applications과 히오우 반 트란 등등에 의한 A 2.5V 256-Level Non-Volatile Analog Storage Device Using EEPROM Technology)에서 이들 변수들을 제어하기 위하여 시도되고 있다. 그러나, 이들 공개된 방식들 어느것도 사실 자기-제한이 없으며 아직도 크게 안정되지 못하고 공정/설계를 조밀하며 반복되는 Vt 분포를 산출하도록 잘 특성화시키지 못한다.
파울러-노드하임(Fowler-Nordheim) 프로그램된 E2PROMs을 위한 자기-제한 방식으로 제안된 하나는 영국 특허 공보 GB-A-2,304,947에 개시되어져 있다. 이러한 방식은 E2PROM 셀이 프로그램되고 그 셀 Vgs 전압이 증가하는 것과 같은 사실로 신뢰한다. 도 2에서 보이는 바와 같이, 프로그래밍 바이아싱이 고유하게 설정된다면, 그 셀은 주어진 프로그래밍 레벨에서 전도될 것이며 전류가 비트라인에서 바이아스된 어레이 그라운드 노드로 흘러내리게 허용한다. 저항 때문에 비트라인 프로그래밍 경로가 강하하며(그리고 전하 펌프 출력 임피던스를 한정한다), 플로팅 게이트 트랜지스터(floating gate transistor)의 드레인(drain)에서 셀이 도전하기 시작하면서 프로그래밍 전압이 강하할 것이고, 따라서 최종 프로그램된 Vt가 제한될 것이다. 만일 상이한 어레이 그라운드 바이아스들이 이용되어진다면, 그 때 이 방식은 멀티-레벨 센싱 방식과 함께 멀티-레벨 상태를 언제나 발생시킬 수 있고 멀티-레벨 E2PROM 모듈의 코어(core)를 형성할 수 있다.
그러나, GB-A-2,304,947에 기술된 방식은 실질적인 조밀한 EEPROM 어레이로 진전시키는 것을 크게 방해하는 다수의 제한 요소를 갖는다. 이들은 다음과 같다.
ㆍ 그 방식은 공통 어레이 그라운드 및 단일 고 전압 전하 펌프를 사용하지만 병행하여 멀티 비트/바이트(다른 상태들에서)를 프로그래밍하는 명백한 수단을 제공하지 않는다.
ㆍ 프로그래밍 동안 비트라인 전압의 절대 강하는 턴온하는 타겟 프로그램된 셀 뿐만아니라, 공통 비트라인 및 공통 로우라인내 비선택된 셀들로부터의 누설에 의존하며, 프로그래밍 바이아스 하에서 다수의 셀들이 동일한 비트라인 드라이버에 의해 공유된다.
ㆍ 실제 문제로서, 비트라인 전압의 강하는 프로그래밍의 비율 속도를 떨어뜨리며 프로그래밍을 완전하게 정지시킬 수 없게 한다. 그러므로, 부가적인 제어가 비트라인들에서 구동을 불가하게 하는데 필요로 되며, 여기서 조밀한 Vt 분포를 얻기 위하여 그 셀은 타겟에 도달한다.
따라서, 요구되는 바는 전기적 프로그램 가능 메모리를 위해 존재하며 전기적 프로그램 가능 메모리를 프로그래밍하는 방법이 전술한 바의 단점들을 극복하거나 또는 적어도 경감시켜야 한다.
도 1은 타겟 문턱 전압(Vt's) 및 어레이의 멀티-레벨 E2PROM 메모리 셀의 판독/프로그램 검증 기준점들을 보이는 도면.
도 2는 두 개의 데이터 비트를 저장하는 4개의 셀들 각각 및 데이터 1 바이트를 저장하는데 사용하는 어레이의 4개의 셀들의 개략 회로도.
도 3은 선택된 셀을 설명하는 그 어레이 부분의 개략 회로도.
도 4는 CPU 시스템내 어레이의 블록 개략도.
도 5 내지 도 7은 어레이의 1 바이트 멀티-레벨 프로그래밍을 설명하는 흐름도.
도 8은 어레이에 멀티-레벨 프로그래밍동안 1 바이트에 인가된 여러 가지 전압들을 보이는 도면.
도 9는 도 4의 시스템에서 보인 아주 상세한 비트 드라이버 제어 회로를 설명하는 개략 회로도.
도 10은 자기-제한 프로그래밍동안 다양한 바이아스 전압들의 인가를 설명하는 셀 어레이의 개략 단면도.
도 11은 도 10의 셀내에서 자기-제한 프로그램 클램프들로 사용된 전압 레벨들을 보이는 도면.
도면의 주요부분에 대한 부호의 설명
10.4 : 부유 게이트 10.8 : 소오스 영역
10.6 : 제어 게이트 10.10 : 드레인 영역
10.12 : 도전 영역
우선, 도 10을 참조하면, E2PROM 셀 어레이에서, 2비트(4 레벨) 프로그래밍에 사용된 E2PROM 셀(10.2)은 전하 저장 영역으로서 부유 게이트(10.4)를 가지는 전계 효과 트랜지스터 금속-산화막-반도체(FETMOS) 이중-다결정 실리콘 구조(12)를 포함한다. 그 셀(10.2)은 또한 제어 게이트(10.6)를 가진다. 그 부유 게이트(10.4) 및 제어 게이트(10.6)는 기판(10.14)내 중간 도전 영역(10.12)을 경유하여 소오스 및 드레인 영역들(10.8, 10.10) 각각을 연결한다. 셀(10.2)은 또한 선택 게이트(10.5)를 포함한다. 아래에 더욱 상세하게 논의되는 바와 같이, 그 셀의 자기-제한 프로그래밍에서 그 드레인 영역(10.10)은 전류 제한 저항(10.16)을 경유하여 약 16V의 전압으로 연결되며, 어레이 그라운드(Agnd)는 클램핑 장치(10.18)로 소오스 영역(10.8)과 연결된다. 클램핑 장치(10.18)는 하나(도시되지 않았지만, 그 이상)의 순방향 바이아스된 다이오드들(10.22)을 경유하여 그라운드(0V)에 어레이 그라운드(Agnd) 라인을 연결하는 스위칭 트랜지스터(10.20)를 가지며, 그 지나는 전압 강하는 셀의 프로그램 레벨을 결정한다.
멀티-비트/셀 방식들을 만들어내기 위하여, 전형적으로 3개의 프로그램된 상태들(도 10에 도시된 바와 같은 2개의 트랜지스터 E2PROM 셀내에서) 또는 3개의 소거된 상태들(단일 트랜지스터 플래쉬-유도된 셀내에서)이 이용된다. 예를들면, 도 1은 폭 0.5V(또는 그 이하)의 3개의 프로그램된 분포들(Vt가 네거티브)을 필요로 하는 2개의 트랜지스터 E2PROM 셀에 대한 4개의 레벨(2-비트)을 보인다. 이들 프로그램된 분포들은 3개의 가능 프로그램된 상태들('00', '01' 및 '10'), 셀의 프로그램되지 않은 또는 소거된 상태인 4번째 상태('11')를 제공한다.
참조는 지금 역시 도 2에 구성되는데, 도 2는 각 셀(2.4, 2.6, 2.8, 2.10)이 동일한 타겟 Vt(도 1에 의한 바와 같은 '00', '01' 이거나 '10')로 프로그램되어지는 프로그래밍 바이아스 하에서 논리 바이트(2-비트/셀, 4 셀들)(2.2)를 보인다. 자기 제한 개념을 사용하기 위하여, 0-4V의 바이아스는 공통 어레이 그라운드에 인가되어질 수 있고 동시에 프로그래밍 펄스 또는 펄스들이 공통 선택 게이트 및 그 셀의 드레인에 인가되어질 수 있다. 그 예로 어레이 그라운드 트랜지스터(2.12)를 경유하여 그라운드로 패스된 어레이 그라운드를 보이는 것으로, 부유 게이트 셀은 부유 게이트 전위를 상승시키자 마자 전도를 시작하며, 그러므로 그 셀의 게이트 소오스간 전압(Vgs)은 상기 셀의 본래 Vt(전형적으로 0-0.2V) 이상으로 상승한다. 비트라인 저항 및 비트라인 드라이버 회로를 포함하는(도 3에서 간결하게 보이며 도 9에서 더욱 상세히 보임) 프로그래밍 경로내의 저항성 강하 때문에, 부유 게이트 트랜지스터의 드레인 전압은 강하하기 시작하며 더욱이 프로그래밍의 비율은 천천히 내려간다(완전히 정지되지 않음). 전체 프로그래밍 시간, 프로그램 경로 저항 및 이용가능한 전하 펌프 전류에 의존하여, 최종 Vt는 0V에 가깝게 제한된다. 유사하게, 공통 어레이 그라운드는 도 10에서 보이는 바와 같이 다른 바이아스들(예컨대, 2, 3 및 4.5V)에 클램프될 수 있으며 전술한 공정은 다른 상태들을 얻도록 반복된다.
그러나, 실제 적용에 있어서는 병렬로 32 바이트까지 프로그래밍함으로써, 4개의 상이한 셀들의 바이트를 상이한 값들로 프로그램할 필요가 있으며 또한 전체 프로그램 시간을 감소시킬 필요가 있다. 잠재적으로 각 셀이 어떠한 한 시점에서 상이한 어레이 그라운드 클램프 전압을 필요로 하기 때문에 전술된 바와 같은 간단한 클램핑 방식을 사용하는 것은 가능하지 않으며 공통 어레이 그라운드와도 명백히 가능하지 않다. 명백한 해결책은 어레이 그라운드를 분리시키고 부유 게이트 트랜지스터들의 소오스측에 3개의 가능한 어레이 그라운드 클램핑 바이아스들을 다중 인가하는 것이다. 그러나, 이것은 철저하게 유효 어레이 밀도를 감소시키며 유효 어레이 밀도를 증가시키도록 하는(이상적으로, 2 비트/셀 장치의 경우, 2배로) 멀티-레벨 기술의 최우선 목적으로부터 멀어지게 한다. 각 셀로 어레이 그라운드 라인은 그 로우(행)에서 단일해야만 하기 때문에 멀티-바이트 프로그래밍에 대해서 또한 철저히 비실용적이 된다.
지금 도 4, 8 및 도 6-7의 흐름도를 참조하면, 이들 어려움들을 극복하기 위한 제1 프로그래밍 방식은 다음에 기초한다:
첫째로 4개의 동일한 셀들로 구성된 분리된 논리 바이트를 고려하고, 일예의 목적을 고려하면, 각 바이트는 도 1에 상응하는 4개의 상태중 상이한 하나로, 이른바 '11'(소거 또는 프로그램되지 않음), '10', '01' 및 '00'(대부분 프로그램됨)로 되게 하는 것이다.
공통 어레이 그라운드로서 올바른 상태로 각 셀을 프로그램하기 위하여, 각 셀은 소거 상태('11')로부터 시작되며 각 셀은 더 높은 프로그램 레벨(더 높은 네거티브 Vt)에 도달하기 위하여 이전 프로그램 레벨 또는 레벨들을 능가하여야 한다. 명확히 말하자면, '00' 상태는 '10' 및 '01'을 통한 '11' 상태를 거침으로써 도달되어야 하며, '01' 상태는 '10'을 통한 '11' 상태를 거침으로써 도달되어야 하고, '10' 상태는 '11'을 거침으로써 도달되어야 하며, '11' 상태는 프로그램을 필요로 하지 않는다. 다음, 이것은 차례로 그 상태들 각각에 대한 상이한 어레이 그라운드 클램프 레벨을 가지고서 결합된다. 최종적으로, 그 프로그래밍 바이아스는 비트라인들에 대해 디세이블(disable)되며, 여기서 비트는 판독-비포어-프로그램-펄스(read-before-program-pulse) 반복 방식을 사용함으로써(각 상태동안) 그것의 타겟 상태에 도달하고, 차례로(단일 바이트 판독 검증 또는 단일 바이트 판독 검증들의 버스트) 각 셀의 상태를 판독하며 비트 드라이버 래치들(도 4, 및 9를 참조하면 - 비트 드라이버 출력을 제어한다)내에 그 데이터를 래치한다. 판독 검증 동작을 위해, 오프셋 기준 전류들(도 1을 참조하면 - 프로그래밍 전압 레벨들 P1, P2 및 P3 각각으로부터 오프셋된 판독 전압 레벨들 R1,R2 및 R3에 대응하는)이 사용된다. 이것은 충분한 마아진(margin)을 갖는 프로그램 상태를 확보하며 온도 및 특정한 신뢰도 응력 변화들을 올바르게 교차하여 항상 판독된다. 또한, 선택된 비트 드라이버들로부터 래치된 데이터는 판독 검증에 필요한 MLC 센스앰프 블록(도 4)에 의한 단일 기준 전류를 선택하는데 사용된다. 센스앰프로부터의 출력 데이터를 사용하는 어떠한 복잡한 비교들을 피하며, 상기 래치된 데이터(최초로 래치된 프로그램 데이터)를 사용한 기준 전류를 선택하는 것과 셀 전류와 직접 비교하는 것에 유의해야 할 것이다.
프로그래밍 없는 동안 데이터 상태는 '11'이기 때문에, 타겟 Vt에 도달하고 있는 셀들을 위한 그 비트 래치들은 단순히 '11' 상태로 될 수 있으며 그리고 나서 상태 논리를 사용하거나 임배디드(embedded) 중앙처리장치(CPU)(만일 이용가능하다면)를 사용하여, 모든 셀들이 전류 프로그램 Vt 타겟(예컨대, 어떠한 '11' 래치들도 남지 않았는지 아닌지)에 도달하는지 아닌지에 따라서 결정이 이루어진다. 만일 그렇다면, 어레이 그라운드 클램프는 그것의 다음 값으로 변하며 그 프로그램 단계는 반복된다. 결국, 프로그래밍이 완수되고 있는지 아닌지 - 만료(타임아웃)가 되는 미리 설정된 프로그램 시간이 만료(타임아웃)이 되고 있는지 또는 모든 비트 래치들이 '11'로 설정되고 있는지가 이용에 중요한 - 에 따라서 결정이 이루어진다.
전술한 프로그래밍 방식을 사용한 실제적인 멀티-레벨 실행을 위한 특정한 바이트 또는 워드 소거가능 어레이 구조를 고려할 때, 비선택된 프로그램 셀들을 통한 비트라인 누설 및 각 프로그래밍 블록 이내에 비트라인당 비트 드라이버를 전용할 필요성과 같은 다른 설계 요소들이 고려되어져야 한다. 후자는 단지 셀이 클램프 전압에 있거나 그 이상이다면 프로그래밍 전압을 강하시키기 위하여 필요로 되며, 예를들면 도전하고 있는 이웃(동일한 드라이버를 공유하는) 비트라인내의 셀에 기인하지 않는다. 게다가, 전하 펌프(도 3, 9 및 10 참조)로부터 실질적인 출력 전류를 필요로 하지 않고 낮은 전류에서 조차도 비트라인 프로그래밍 전압이 상당히 강하되도록 하기 위하여 프로그램 경로에 저항을 부가하는 것이 바람직하지만, 판독 경로(센스앰프로 게이트 선택)내 저항을 가능하면 낮게 유지하는 것도 바람직하다. 그러나, 이것은 상당한 복잡성을 부가하며 다른 누설 전류들을 감소시키기 위한 필요성을 증가시킨다. 공통 비트라인 및 로우 누설들은 비선택된 로우 및 컬럼 선택 신호들이 0V 상태에 있도록 보증함으로써 허용 레벨로 감소시킬 수 있다. 공정에 의존하여, 이것은 트랜지스터들의 게이트상에 0V 및 드레인(예컨대, 컬럼 선택 회로내 많은 고전압 트랜지스터들)상에 고전압(고전압 전하 펌프 범위)을 가짐에 의해 야기되는 게이트 보조 접합 문제를 피하기 위하여 몇개의 접합 드레인 공학을 필요로 한다.
이상적으로는, 어레이 그라운드 클램프들은 판독 검증 전류, 기준 전류 발생(도 11 참조)에 사용되는 동일한 전압 기준들로 설정되어져야 한다. 그러나, 실제로 사용되는 클램프들은 활용가능한 구조들의 안정성과 그들이 발생시킬 수 있는 클램핑 전압들, 필요로 하는 Vt의 타겟 프로그래밍 및 이용가능한 프로그래밍 시간 사이에서 절충된다. 후자의 중요성은, 타겟 프로그램 기준점들 바로 아래에 설정된 클램프 전압들이 오랜 프로그램 시간이 소요되지만 최적의 Vt 분포 폭들을 달성할 수 있다는 사실 때문에 발생한다.
제2 프로그래밍 방식에서, 그것은 제1 프로그래밍 방식의 일종의 변화이며 또한 상기 논의한 어려움들을 극복하며, 동일한 공통 어레이 그라운드 방식, 클램핑 방식, 비트라인 드라이버 회로 및 어레이 배열은 제1 프로그래밍 방식에서 사용된다. 유일한 어려움들은 수정된 알고리즘 및 회로가 셀들을 최종 필요 상태로 미리 분류하는데 익숙해져 있다. 상이한 상태들은 이전 알고리즘 상태 프로그래밍 블록들(도 5 참조)을 이용하여 프로그램되며, 그러나 이 경우에 셀들은 계속 진행되기 전의 각각의 앞선 상태에서 클램핑으로 인한 증가로 프로그램되지 않고, 단일 클램프 전압을 사용한 필요된 상태에서 직접 프로그램된다. 그러므로, 셀들이 타겟 상태에 의해 그룹지워지며 각 상태는 순차적으로(순서가 결정적이지는 않음) 단일 클램프 전압으로 프로그램된다.
명백하게, 이러한 제2 프로그래밍 방식 또한 제1 프로그래밍 방식과 유사한 이점을 제공하며, 비록 제2 프로그래밍 방식에서 비록 상기 분류를 수행하는 논리가 아주 단순하지 못하다하더라도, 그것은 중간 또는 최종 상태 값들을 저장하기 위하여 부가된 래치들/레지스터들이 필요하며, 또한 상태 논리 또는 중앙처리장치(CPU)로부터 더 많은 중재를 필요로 한다. 그러나, 제2 프로그래밍 방식은 다양한 바이트 프로그래밍 동안 Vpp로 바이아스된 비트라인들의 평균 수를 감소시킴으로써 얻어진 전위 프로그래밍 시간 이점을 갖으며 그러므로 잠재적으로 고전압 전하 펌프(동일 상태(최악의 경우)로 프로그램된 선택된 바이트내 모든 비트들)상의 로드(load)는 전혀 상이하지 않다. 따라서 제1 프로그래밍 방식내 프로그램 레벨들중 어느것에 대해 각각의 셀이 전하 펌프를 로딩하도록 하므로써 증가하므로, 이것은 (각각의 상태에서 전체 프로그래밍 시간을 결정한다) 프로그램된 그룹내에서 가장 느린 셀(들)에 대해 대부분 결정적이다. 전하 펌프 특성들 및 동작 조건들(프로그래밍 경로 저항도 역시)에 의존하여, 전하 펌프 출력 전압은 마지막 비트로 모두의 가장 낮은 프로그래밍 전압이 마주치는 어느 프로그램 버스터동안 프로그램하도록 아주 적게 강하한다. 이러한 효과의 중요성은 병렬로 프로그램된 다수의 비트라인들과 함께 증가하며 따라서, 비트들을 미리-분류하는 것은 평균 프로그래밍 시간을 감소시키는데 도움이 된다. 그러나, 몇몇 적용들에서 외부 Vpp 공급기는 이러한 출력 강하를 피하도록 사용될 수 있으며 이러한 어려움을 제거할 수 있다.
이러한 효과는 역시 각 판독 검증 동작후에 빠른 셀들에 대한 비트라인 프로그래밍 바이아스를 디세이블하는 것과 관련하여 상기 방식들 하에서 프로그래밍 펄스 폭을 감소시킴으로써 저하될 수 있다. 그러나, 매우 좁은 펄스들을 사용하는 것은 각 펄스(W/E 내구성을 위한)를 위해 필요한 제한 상승 시간 때문에 매우 비효과적일 수 있으며, 필요하며 실제 문제에서 필요로 되는 증가된 펄스들의 수는 전체 프로그래밍 시간을 추가한다.
결론적으로, 전술한 제1 및 제2 멀티-레벨 바이트 프로그래밍 방식들 모두가 턴넬 두께 및 전하 펌프 출력 전압과 같은 변수에 대부분 독립적이며 어레이 그라운드 클램프들의 설계 및 공정 안정성에 주로 의존하는 조밀한 프로그램 Vt 분포로 귀결되는 것을 파악하게 될 것이다.
다른 변수들이 본 발명으로부터 벗어남이 없이 본 기술에서 통상적으로 숙련된 자가 생각할 수 있다는 것이 자명할 것이다.
예를들면, 비록 상기 예들에서 멀티-레벨 E2PROM 셀 어레이가 기술되었을 지라도, 본 발명이 E2PROM에 한정하지 않으며 일반적으로 '플래쉬' 메모리와 같은 전하 전송 메카니즘으로서 파울러-노드하임(FN) 턴넬링을 이용하는 어떠한 전기적 프로그램 가능 메모리에도 적용할 수 있다는 것은 또한 자명할 것이다.

Claims (6)

  1. 전기적 프로그램 가능 메모리에 있어서, 드레인 전극 및 소오스 전극을 갖는 부유 게이트 전계효과트랜지스터(FET) 셀과, 프로그래밍 시간동안 상기 셀에 프로그램될 멀티-레벨 값을 결정하도록 선택가능한 제1 전압을 상기 드레인 및 소오스 전극들 중 하나에 인가하기 위한 수단과; 상기 프로그래밍 시간동안 연속의 전압 펄스들을 다른 상기 드레인 및 소오스 전극들에 인가하기 위한 수단; 및 상기 셀이 바람직한 값으로 프로그램되는지 아닌지를 각각의 연속 전압 펄스들에 따라서 결정하기 위한 수단을 구비하는 전기적 프로그램 가능 메모리.
  2. 제 1 항에 있어서, 프로그래밍 시간동안 제1 전압을 상기 드레인 및 소오스 전극들중 하나에 인가하기 위한 상기 수단이 프로그래밍 시간동안 상기 제1 전압 각각의 연속적인 상이한 레벨들을 순차적으로 인가하기 위한 수단을 구비하는 전기적 프로그램 가능 메모리.
  3. 제 2 항에 있어서, 프로그래밍 시간동안 제1 전압을 상기 드레인 및 소오스 전극들중 하나에 인가하기 위한 수단이 복수개의 셀들의 멀티-레벨 프로그래밍을 동시에 허용하도록 상기 메모리의 복수개의 셀들에 상기 제1 전압을 동시에 인가하기 위한 수단을 구비하는 전기적 프로그램 가능 메모리.
  4. 드레인 전극 및 소오스 전극을 갖는 부유 게이트 전계효과트랜지스터(FET) 셀을 구비하는 전기적 프로그램 가능 메모리를 프로그램하는 방법에 있어서, 프로그래밍 시간동안 상기 셀에 프로그램될 멀티-레벨 값을 결정하도록 선택가능한 제1 전압을 상기 드레인 및 소오스 전극들중 하나에 인가하는 단계와, 상기 프로그래밍 시간동안 연속의 전압 펄스들을 다른 상기 드레인 및 소오스 전극들에 인가하는 단계와, 상기 셀이 바람직한 값으로 프로그램되는지 아닌지를 각각의 연속 전압 펄스들에 따라서 결정하는 단계를 구비하는 프로그램하는 방법.
  5. 제 4 항에 있어서, 프로그래밍 시간동안 제1 전압을 상기 드레인 및 소오스 전극들중 하나에 인가하는 상기 단계가 프로그래밍 시간동안 상기 제1 전압 각각의 연속적인 상이한 레벨들을 순차적으로 인가하도록 구성하여 프로그램하는 방법.
  6. 제 5 항에 있어서, 프로그래밍 시간동안 제1 전압을 상기 드레인 및 소오스 전극들중 하나에 인가하는 상기 단계가 복수개의 셀들의 멀티-레벨 프로그래밍을 동시에 허용하도록 상기 메모리의 복수개의 셀들에 상기 제1 전압을 동시에 인가하도록 구성하여 프로그램하는 방법.
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