KR100274440B1 - 가상 접지 메모리 어레이용 열 디코더 - Google Patents

가상 접지 메모리 어레이용 열 디코더 Download PDF

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KR100274440B1
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에프. 쉬렉 존
씨. 트루옹 파트
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윌리엄 비. 켐플러
텍사스 인스트루먼츠 인코포레이티드
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Abstract

가상 접지 메모리는 메모리 셀(10)의 행 및 열 어레이와 다수의 교대로 되어 있는 제1(AS0-AS32) 및 제2열 라인(BL0-BL32)을 포함한다. 각 열 내의 셀은 제1열 라인 및 제2열 라인에 결합된다. 제1디코더(70)은 제1디코드된 어드레스 신호에 응답하여 다수의 제1열 라인(AS1)을 선택하고, 제2디코드된 어드레스 신호에 응답하여 선택된 다수의 제1열 라인 중 하나(AS1)를 선택한다.

Description

가상 접지 메모리 어레이용 열 디코더
제1도는 본 발명이 사용되는 4메가비트 EPROM의 블록도.
제2도는 제1도의 EPROM의 메모리 셀 어레이 및 관련 회로 부분의 블록도.
제3도는 제1도의 서브어레이 및 관련 열 디코딩 회로 부분의 블록도.
제4도는 제3도의 소스 열 판독 블록 회로의 블록도.
제5(a)도 내지 제5(d)도는 제4도의 소스 열 판독 선택 회로(700-703)의 개략도.
제6도는 제3도의 YZ 패스 블록의 블록도.
제7(a)도 내지 제7(c)도는 제6도의 YZ 패스 회로(740-743)의 개략도.
제8도는 제3도의 소스 열 프로그램 블록의 블록도.
제9(a)도 내지 제9(d)도는 제8도의 소스 열 프로그램 회로(780-783)의 개략도.
제10(a)도 내지 제10(j)도는 제1어드레스 디코더 회로의 개략도.
제11도는 제10(a)도 내지 제10(j)도의 디코더 회로에 대한 제어 신호를 발생하기 위한 회로의 개략도.
제12도는 제2어드레스 디코더 회로의 개략도.
제13(a)도 내지 제13(i)도는 제3어드레스 디코더 회로의 개략도.
제14도는 제4어드레스 디코더 회로의 개략도.
제15도는 제13(a)도 내지 제13(i)도의 디코더 회로에 인가될 어드레스 신호를 발생하기 위한 회로의 개략도.
* 도면의 주요부분에 대한 부호의 설명
8 : 판독/기록 제어회로 10 : 셀
11 : 소스 12 : 드레인
13 : 부동 게이트 14 : 제어 게이트
15 : 워드라인 16 : 행 디코더
17 : 소스 열 라인 또는 어레이 소스 라인
18 : 열 디코더 회로
19 : 비트 라인 또는 드레인 열 라인
20d : 비트 라인 어드레스 신호 20r : 워드 라인 어드레스 신호
22 : 서브 어레이 32 : 감지 증폭기/프로그램 회로
36 : 라인 상의 입력 데이터 70 : 소스 열 판독 선택 블록 회로
72 : 소스 열 구동기 회로 74 : YZ 패스 블록 회로
78 : 소스 열 프로그램 선택 블록 회로
200, 300 : 어드레스 디코딩 회로
본 발명은 집적회로 메모리 장치용 디코딩 회로에 관한 것으로, 특히, 가상 접지 비휘발성 메모리 장치용 열 디코더에 관한 것이다.
본 발명의 범위를 제한하지 않고서, 예로써 전기적으로 프로그램이 가능한 판독 전용 메모리 장치(EPROM)와 관련하여 본 발명의 배경에 대해 설명한다.
EPROM과 같은 집적 회로 메모리 장치에서 비트 밀도를 증가시키기 위한 요구가 계속되고 있다. EPROM에서 비트 밀도를 증가시키기 위한 한가지 기술은 가상 접지 구조를 이용하는 것이다. 가상 접지 구조는 각 열에 대한 개별 접지 라인의 필요성을 제거함으로써 전용 접지 구조보다 비트 밀도를 증가시킨다.
가상 접지 어레이는 워드 라인이라 부르는 공통 게이트를 갖는 메모리 셀들의 행으로 구성된다. 공통 드레인 확산은 드레인 열 라인 또는 비트라인을 형성한다. 공통 소스 확산은 소스 열 라인 또는 어레이 소스 라인을 형성한다. EPROM 어레이에서 비트는 선택된 비트라인 및 워드라인에 고전압을 인가하고 선택된 어레이 소스 라인을 접지에 접속하거나, 또는 선택된 어레이 소스라인 및 워드 라인에 고전압을 인가하고 선택된 비트 라인을 접지에 접속함으로써 프로그램된다. 프로그램된 메모리 셀의 부동 게이트는 전자로 충전되고, 그 전자들은 선정된 워드 라인 선택 전압이 제어 게이트에 인가될 때 충전된 부동 게이트 아래의 소스-드레인 경로를 비도통 상태로 만든다. 비도통 상태는 “0” 비트로 판독된다. 프로그램되지 않은 셀의 부동 게이트는 상기 선정된 워드라인 선택 전압이 제어 게이트에 인가될 때 프로그램되지 않은 부동 게이트 아래의 소스-드레인 경로가 도통 상태가 되도록 중성으로 충전된다. 도통 상태는 “1”비트로 판독된다. EPROM 가상 접지 어레이에서는, 최외곽 열들에 의해 한정되는 하나의 어레이 섹션은 프로그래밍 부주의를 예방하기 위해, 고 전압 비트라인과 접지 어레이 소스 라인 사이에 하나의 접지 경로만을 갖는 것이 중요하다. EPROM은 대개 바이트 단위로 데이터를 프로그램하므로, 종래의 가상 접지 어레이는 둘 이상의 비트를 프로그램함으로써 발생되는 여분의 접지 경로를 제거하기 위해 전체 열 폭을 더 작은 섹션으로 분할하였다. 전형적으로, 더 작은 섹션의 크기는 8 비트라인과 9 어레이 소스 라인 또는 9 비트라인과 8 어레이 소스 라인 중 어느 하나를 갖는 16열이다. 그러나, 16열보다 많은 열을 입력/출력 장치에 결합하는 것이 바람직할 때도 있다. 64열을 입력/출력 장치에 결합하는 종래의 기술은 각 섹션이 제1레벨 1/16 디코더에 결합되고 각 1/16 디코더가 제2레벨 1/4 디코더에 결합된 4개의 개별 16열 섹션을 사용했다. 섹션들은 격리되어야 하고 단일의 64열 섹션에서 필요로 하는 것보다 총 3개 이상의 소스 또는 드레인 확산부를 필요로 하므로 4개의 개별 16열 섹션을 사용하는 것은 먼저 소모적인 것이다. 그러나, 4개의 16열 섹션을 사용함에 의한 면적상 불리함은 단일의 64열 섹션을 디코드하기 위해 1/64 디코더를 사용할 때 발생하는 불리함보다는 적다.
일반적으로, 본 발명의 한 형태에서, 가상 접지 메모리는 메모리 셀의 행 및 열의 어레이와 다수의 교대로 배치된 제1 및 제2열 라인을 포함한다. 각 열 내의 셀은 제1열 라인과 제2열 라인에 결합된다. 제1디코더는 제1디코드 어드레스 신호에 응답하여 다수의 제1열 라인을 선택하고 제2디코드 어드레스 라인에 응답하여 다수의 선택된 제1열 라인 중 하나를 선택한다.
본 발명의 장점은 많은 수의 열을 갖는 어레이 섹션에서 2 레벨 열 디코딩을 사용한 결과 메모리 장치의 비트 밀도가 증가한다는 것이다.
제1도를 참조하면, 공칭 4 메가비트 EPROM에 대한 집적 회로 레이아웃의 예를 도시하고 있다. 이 레이아웃은 실제 제조시의 치수 비율로 도시된 것이 아니며, 불량 셀들을 갖는 행과 열을 대체하는 데에 사용되는 리던던트 행과 열을 갖는 16개의 512×512 메모리 서브어레이를 도시하고 있다. 열 디코더, 행 디코더, 가상 접지 디코더, 워드라인 구동기 및 열/세그먼트 패스 게이트를 포함하는 주변 회로는 전치 디코더 및 프로그램 경로를 경유한 어드레스 입력에 응답하여 판독 및 프로그래밍 전압을 셀의 행 및 열에 접속시키는 기능을 한다. 데이터는 프로그래밍 동작 중에 메모리 어레이 내에 기입된다. 판독 동작 중에는, 데이터가 메모리 어레이로부터 감지된 증폭기를 경유하여 출력으로 전달된다.
제2도를 참조하면, 제1도에 도시된 바와 같은 메모리 칩의 일부인 메모리 셀어레이의 일례가 도시되어 있다. 각 셀(10)은 소스(11), 드레인(12), 부동 게이트(14) 및 제어 게이트(14)를 갖는 부동 게이트 트랜지스터이다. 셀(10)의 행 내의 각 제어 게이트(14)는 워드라인(15)에 접속되고, 각 워드라인(15)는 행 디코더 회로(16)에 접속된다. 셀(10)의 열 내의 각 소스(11)은 소스 열 라인 또는 어레이 소스 라인(17)에 접속되고, 각 소스 열 라인(17)은 열 디코더 회로(18)에 접속된다. 셀(10)의 열 내의 각 드레인(12)는 드레인 열 라인 또는 비트라인(19)에 접속되고, 각 드레인 열 라인(19)는 열 디코더 회로(18)에 접속된다.
기록 또는 프로그램 모드에서, 행 디코더 회로(16)은 워드라인 어드레스 신호(20r) 및 판독/기록 제어 회로(8)로부터의 신호에 응답하여, 선택된 메모리 셀(10)의 제어 게이트(14)를 포함하는 선택된 워드라인(15)에 제1선정 프로그래밍 전압 Vpp(약 +12.5V)를 인가한다. 선택되지 않은 워드라인(15)는 기준 전압(Vss)에 접속된다. 열 디코더 회로(18)은 비트라인 어드레스 신호(20d) 및 판독/기록 제어 회로(8)로부터의 신호에 응답하여 제2프로그래밍 전압(Vrw)[임피던스를 통해 약 +5 내지 +10V 까지 감소된(Vpp)로 될 수 있다]를 선택된 소스 열 라인(17)상에 인가하여, 선택된 셀(10)의 소스 영역(11)에 인가한다. 열 디코더 회로(18)은 또한 선택된 드레인 열 라인(19)를 기준 전압(Vss)에 접속한다. 선택되지 않은 소스 열 라인(17) 및 선택되지 않은 드레인 열 라인(19)는 부동상태로 된다. 이들 프로그래밍 전압은 선택되 메모리 셀(10)의 채널에 고 전류[드레인(12)에서 소스(11)로]를 일으키고, 드레인 채널 접합부 부근에 채널 산화물을 통과하여 선택된 셀(10)의 부동 게이트(13)로 주입되는 채널 고온 전자 및 애벌런치 항복 전자를 발생시킨다. 프로그래밍 시간은 채널 영역에 대하여 약 -2V 내지 -6V의 네거티브 프로그램 전하로 부동 게이트(13)을 프로그램하기에 충분히 길에 선택된다. 주입 전자 및 네거티브 프로그램 전하는 번갈아 가며, 선택된 셀(10)의 부동 게이트(13) 하의 소스 드레인 경로를 “0” 비트로 판독되는 상태인 비도통 상태가 되게 한다. 선택되지 않은 셀(10)은 부동 게이트(13)하에 도통 상태로 남아있는 소스-드레인 경로를 가지며, 이들 셀(10)은 “1” 비트로 판독된다.
셀의 소거는, 예를 들어, 자외선 조사에 의해 이루어질 수 있다.
판독 모드에서, 행 디코더 회로(16)은 워드라인 어드레스 신호(20r) 및 판독/기록 제어 회로(8)로부터의 신호에 응답하여 선정된 포지티브(positive) 전압(Vcc: 약 +3 내지 +5V)를 선택된 워드라인(15)를 통하여 선택된 제어 게이트(14)에 인가하며, 저 전압(접지 또는 Vss)를 선택되지 않은 워드라인(15)에 인가한다. 열 디코더 회로(18)은 열 어드레스 신호(20d) 및 판독/기록 제어 회로(8)로부터의 신호에 응답하여 포지티브 전압(Vsen: 약 +1 내지 +1.5V)를 선택된 드레인 열 라인(19)에 인가한다. 선택되지 않은 드레인 열 라인(19)는 부동상태로 된다. 열 디코더 회로(18)은 판독되고 있는 셀(10)에 접속된 동일 드레인 열 라인을 공유하는 소스 열라인(17)을 제외한 모든 소스 열라인(17)을 접지 또는 기준 전압(Vss)에 접속시킨다. 이 소스 열 라인(17)은 선택된 드레인 열 라인(19)와 동일한 전압 레벨로 유도된다.
잘 알려진 바와 같이, 메모리 셀(10)의 소스(11) 영역 및 드레인(12) 영역은 다수의 동작 모드로 상호 교체될 수 있다. 판독 예에서, 소스(11) 및 드레인(12) 영역에 인가된 전압은 상호 교체될 수 있다. 그러므로, 여기에 사용되는 “소스”와 “드레인”이란 용어는 각 동작 모드에 대해 서로 바꾸어 사용할 수 있다.
제3도는 서브어레이 부분(22) 및 관련 열 디코딩 회로를 도시하는 블록도이다. 제1도에 도시된 512행×512열 서브어레이의 각각은 8개의 512행 × 64열 메모리 셀 서브어레이(22)로 분할된다. 서브어레이 부분(22)는 셀(10)의 64열[열(0)-열(63)]과 512행[행(0)-행(511)]을 갖는다. 행에서 각 셀(10)의 제어 게이트(14)는 워드라인(WL0-WL511)중 관련된 하나에 결합된다. 각 셀(10)의 드레인(12)는 드레인 열 라인 또는 비트라인(BL0-BL31) 중 관련된 하나에 결합된다. 셀의 인접한 열은 공통 비트라인(BL)을 공유한다. 예를 들면, 열(0 및 1)은 비트라인(BL0)을 공유하고, 열(1 및 2)는 비트라인(BL1)을 공유하며, ..., 열(62)와 (63)은 비트라인(BL31)을 공유한다. 열에서 각 셀(10)내의 소스(13)은 소스 열 라인 중 관련된 하나 또는 어레이 소스 라인[AS(0)-AS(32)] 중 관련된 하나에 결합된다. 열(1 및 62)에서 인접한 것은 공통 소스 열 라인(AS)를 공유한다. 예를 들면, 열(1 및 2)는 소스 열 라인(AS1)을 공유하고, 열(2 및 3)은 소스 열 라인(AS2)를 공유하며, ..., 열(61 및 62)는 소스 열 라인(AS31)을 공유한다. 최외곽 열(0 및 63)은 전용 소스 열 라인(AS0 및 AS32)를 각각 갖는다.
소스 열 라인(AS0-AS32) 및 드레인 열 라인(BL0-BL31)은 트랜지스터(T12)에 의해 공통 노드(N)에 결합된다. 트랜지스터(T12)는 BLEED 단자에 접속된 게이트를 가지며, 미합중국에 1990년 12월 21일 출원된 출원번호 제07/631,606호에 기술된 바와 같이, 소스 열 라인(AS0-AS32) 및 드레인 열 라인(BL0-BL31)에 대한 방전 경로를 제공하도록 동작한다.
서브어레이 부분(22)의 하부에서 시작되는 소스 열 라인(AS0-AS32)는 소스 열 판독 블록 회로(70)에 결합된다. 서브어레이 부분(22)의 하부에서 시작되는 드레인 열 라인(BL0-BL31)은 YZ 패스 블록 회로(74)에 결합된다. 서브어레이 부분(22)의 상부에서 시작되는 소스 열 라인(AS0-AS32)는 소스 열 프로그램 선택 블록 회로(78)에 결합된다. 아래에 상세히 기술되어 있는 바와 같이, 소스 열 판독 선택 블록 회로(70), YZ 패스 블록 회로(74) 및 소스 열 프로그램 선택 블록 회로(78)은 어레이 부분(22)에서 64열의 2레벨 디코딩을 수행한다.
선택 셀(10)의 판독 중에, 선택 드레인 열 라인(BL)은 디코드된 어드레스 신호(Y0-Y7 및 Z0-Z3)에 응답하여 YZ 패스 블록 회로(74)에 의해 라인(BLZ)에 결합된다. 감지 증폭기/프로그램 회로(32)는 라인(BLZ) 및 선택된 드레인 열 라인(BL)을 Vsen(약 +1 내지 1.5V)으로 바이어스시킨다. 적합한 감지 증폭기/프로그램 회로(32)가 미합중국에 1990년 10월 10일 출원된 출원번호 제07/594,531호에 기술되어 있다. 선택되지 않은 드레인 열 라인(BL)은 트랜지스터(T12)를 통하여 노드(N)에 접속된다. 소스 열 판독 블록 회로(70)은 선택된 소스 열 라인을 디코드된 어드레스 신호(VG0-VG7, VG_0-VG_8 및 ZVG0-ZVG3)에 응답하여 Vss 또는 접지에 결합시킨다. 소스 열 판독 블록 회로(70)은 또한 선택되지 않은 셀(10)에 접속된 소스 열 라인을 제외하고서, 양쪽이 선택된 드레인 열 라인(BL)을 공유하고 동일 워드라인(WL)에 접속되도록 모든 선택되지 않은 소스 열 라인(AS)를 Vss 또는 접지에 결합시킨다. 이 소스 열 라인은 소스 열 판독 블록 회로(70)에 의해 라인(ASZ)에 결합된다. 소스 열 구동기 회로(72)는 라인(ASZ) 및 라인(ASZ)에 결합된 소스 열 라인(AS)를 Vsen (약 +1 내지 1.5V)과 동일한 전압으로 바이어스시킨다. 적합한 소스 열 구동기 회로(72)는 1990년 12월 21일 미합중국에 출원된 제07/631,606호에 기술되어 있다.
예를 들면, 판독하기 위해 선택된 셀(10)이 열(0)에 있다면, 선택된 드레인 열 라인(BL0)은 YZ 패스 블록 회로(74)에 의해 BLZ에 결합되고, 감지 증폭기/프로그램 회로(32)에 의해 Vsen으로 바이어스된다. 선택된 소스 열 라인(AS0) 및 선택되지 않은 소스 열 라인(AS2-AS32)는 Vss 또는 접지에 결합된다. 선택되지 않은 소스 열 라인(AS1)은 소스 열 판독 블록 회로(70)에 의해 ASZ에 결합되어 소스 열 구동기 회로(72)에 의해 Vsen과 동일한 전압으로 바어어스된다.
프로그램 모드에서, 선택된 드레인 열 라인(BL)은 YZ 패스 블록 회로(74)에 의해 디코드된 어드레스 신호(Y0-Y7 및 Z0-Z3)에 응답하여 BLZ에 결합된다. 라인(36)상의 입력 데이터가 논리 “0”을 가지면, 감지 증폭기/프로그램 회로(32)는 라인(BLZ) 및 선택된 드레인 열 라인(BL)을 Vss 또는 접지로 바이어스시킨다. 소스 열 프로그램 선택 블록 회로(78)은 디코드된 어드레스 신호(VGP0-VGP8 및 ZP0-ZP3)과 라인(BLZ) 상의 Vss에 응답하여 선택된 소스 열 라인(AS)를 Vrw(임피던스를 통해 약 +5 내지 +10V로 감소된 Vpp)로 바이어스시킨다. 선택된 워드라인 상의 Vpp로서, 선택된 셀은 “0”값을 저장하도록 프로그램된다. 라인(36) 상의 입력 데이터가 논리적 “1”값을 가지면, 감지 증폭기/프로그램 회로(32)는 라인(BLZ) 및 선택된 드레인 열 라인(BL)을 Vcc(약 +3 내지 +5V)로 바이어스시킨다. 선택된 소스 열 라인(AS)는 Vcc를 갖는 라인(BLZ) 상에서 노드(N)에만 결합된다. 선택되지 않은 드레인 열 라인(BL)은 입력 데이터 값에 관계없이 트랜지스터(T12)를 통해 노드(N)에 접속된다.
제4도는 소스 열 판독 선택 블록 회로(70)을 보다 상세히 도시하고 있다. 소스 열 판독 선택 블록 회로(70)은 4개의 소스 열 판독 선택 회로(700-703)을 포함한다. 소스 열 판독 선택 회로(700)은 소스 열 라인(AS0-AS8)에 결합되고, YZ 패스 블록 회로(74)에 의한 Y 디코딩과 관련하여 디코드된 어드레스 신호(VG0-VG7 및 VG_0-VG_8)에 응답하여 이들 열 중 하나인 소스 열 라인(AS)를 선택함으로써 열(0-15)의 16×1 디코딩을 수행한다. 소스 열 판독 회로(701)은 소스 열 라인(AS8-AS16)에 결합되고, YZ 패스 블록 회로(74)에 의한 디코딩과 관련하여, 디코드된 어드레스 신호(VG0-VG7 및 VG_0-VG_8)에 응답하여 이들 열 중 하나인 소스 열 라인(AS)를 선택함으로써 열(16-31)의 16×1 디코딩을 수행한다.
소스 열 판독 회로(702)는 소스 열 라인(AS16-AS24)에 결합되고, YZ 패스 블록 회로(74)에 의한 Y 디코딩과 관련하여, 디코드된 어드레스 신호(VG0-VG7 및 VG_0-VG_8)에 응답하여 이들 열 중 하나인 소스 열 라인(AS)를 선택함으로써 열(32-47)의 16×1 디코딩을 수행한다. 소스 열 판독 회로(703)은 소스 열 라인(AS24-AS32)에 결합되고, YZ 패스 블록 회로(74)에 의한 Y 디코딩과 관련하여, 디코딩된 어드레스 신호(VG0-VG7 및 VG_0-VG_8)에 응답하여 이들 열 중 하나인 소스 열 라인(AS)를 선택함으로써 열(48-63)의 16×1 디코딩을 수행한다.
YZ 패스 블록 회로(74)에 의한 Z 디코딩과 관련하여, 소스 열 판독 선택 회로(700-703)은 디코드된 어드레스 신호(ZVG0-ZVG3)에 응답하여 4개의 선택된 소스 열 라인 중 하나를 라인(ASZ)에 결합하므로써 4×1 디코딩을 수행한다.
제5(a)도 내지 제5(d)도는 소스 열 판독 선택 회로(700-703) 각각의 전기적 개략도이다. 제5(a)도의 열 판독 선택 회로(700)에서 소스 열 라인(AS0-AS7)은 n-채널 전계 효과 트랜지스터(T140-T147) 및 n-채널 전계 효과 트랜지스터(T160-T167)에 각각 접속되고, 소스 열 라인(AS8)은 n-채널 트랜지스터(T168)에 접속된다. 트랜지스터(T140-T147)은 디코드된 어드레스 신호(VG0-VG7)에 각각 응답하여, 소스 열 라인(AS0-AS7)을 Vss 또는 접지에 선택적으로 결합시킨다. 트랜지스터(T160-T168)은 디코드된 어드레스 신호(VG_0-VG_8)에 응답하여 소스 열 라인(AS0-AS8)을 n-채널 트랜지스터(T180-T183)에 선택적으로 결합시킨다. 신호(VG_0-VG_7)은 신호(VG0-VG7)의 보수이다. 트랜지스터(T180)은 디코드된 어드레스 신호(ZVG0)에 응답하여 트랜지스터(T160-T168)중 하나에 의해 선택된 소스 열 라인(AS0-AS8)을 라인(ASZ)에 결합시킨다. 트랜지스터(T181-T183)은 디코드된 어드레스 신호(ZVG1-ZVG3)에 각각 응답하여, 트랜지스터(T160-T168) 중 하나에 의해 선택된 소스 열 라인(AS0-AS8)을 Vss 또는 접지에 결합시킨다.
제5(b)도의 열 판독 선택 회로(701)에서, 소스 열 라인(AS8-AS15)는 n-채널 전계 효과 트랜지스터(T140-T147) 및 n-채널 전계 효과 트랜지스터(T160-T167)에 각각 접속되고, 소스 열 라인(AS16)은 n-채널 트랜지스터(T168)에 접속되며, 트랜지스터(T140-T147)은 디코드된 어드레스 신호(VG0-VG7)에 각각 응답하여 소스 열 라인(AS8-AS15)를 Vss 또는 접지에 선택적으로 결합시킨다. 트랜지스터(T160-T168)은 디코드된 어드레스 신호(VG_0-VG_8)에 응답하여 소스 열 라인(AS8-AS16)을 n-채널 트랜지스터(T180-T183)에 선택적으로 결합시킨다. 트랜지스터(T180)은 디코드된 어드레스 신호(ZVG1)에 응답하여, 트랜지스터(T160-T168) 중 하나에 의해 선택된 소스 열 라인(AS0-AS8)을 라인(ASZ)에 선택적으로 결합시킨다. 트랜지스터(T181-T183)은 디코드된 어드레스 신호(ZVG0, ZVG2 및 ZVG3)에 각각 응답하여, 트랜지스터(T160-T168)중 하나에 의해 선택된 소스 열 라인(AS0-AS8)을 Vss 또는 접지에 선택적으로 결합시킨다.
제5(c)도의 열 판독 선택 회로(702)에서, 소스 열 라인(AS16-AS23)은 n-채널 전계 효과 트랜지스터(T140-T147) 및 n-채널 전계 효과 트랜지스터(T160-T167)에 각각 접속되고, 소스 열 라인(AS24)는 n-채널 트랜지스터(T168)에 접속된다. 트랜지스터(T140-T147)은 디코드된 어드레스 신호(VG0-VG7)에 각각 응답하여, 소스 열 라인(AS16-AS23)을 Vss 또는 접지에 선택적으로 결합시킨다. 트랜지스터(T160-T168)은 디코드된 어드레스 신호(VG_0-VG_8)에 응답하여 소스 열 라인(AS16-AS24)를 n-채널 트랜지스터(T180-T183)에 선택적으로 결합시킨다. 트랜지스터(T180)은 디코드된 어드레스 신호(ZVG2)에 응답하여, 트랜지스터(T160-T168) 중 하나에 의해 선택된 소스 열 라인(AS0-AS8)을 라인(ASZ)에 선택적으로 결합시킨다. 트랜지스터(T181-T183)은 디코드된 어드레스 신호(ZVG0, ZVG1 및 ZVG3)에 각각 응답하여, 트랜지스터(T160-T168) 중 하나에 의해 선택된 소스 열 라인(AS0-AS8)을 Vss 또는 접지에 선택적으로 결합시킨다.
제6(d)도의 열 판독 선택 회로(703)에서, 소스 열 라인(AS24-AS32)는 각각 n-채널 전계 효과 트랜지스터(T140-T148) 및 n-채널 전계 효과 트랜지스터(T160-T168)에 접속된다. 트랜지스터(T140-T148)은 디코드된 어드레스 신호(VG0-VG7)에 응답하여 소스 열 라인(AS24-AS32)를 Vss 또는 접지에 선택적으로 결합시킨다. 트랜지스터(T160-T168)은 디코드된 어드레스 신호(VG_0-VG_8)에 응답하여, 소스 열 라인(AS8-AS16)을 n-채널 트랜지스터(T180-T183)에 선택적으로 결합시킨다. 트랜지스터(T180)은 디코드된 어드레스 신호(ZVG3)에 응답하여, 트랜지스터(T160-T168) 중 하나에 의해 선택된 소스 열 라인(AS0-AS8)을 라인(ASZ)에 선택적으로 결합시킨다. 트랜지스터(T181-T183)은 디코드된 어드레스 신호(ZVG0, ZVG1 및 ZVG2)에 각각 응답하여, 트랜지스터(T160-T168)중 하나에 의해 선택된 소스 열 라인(AS0-AS8)을 Vss 또는 접지에 선택적으로 결합시킨다.
제6도는 YZ 패스 블록 회로(74)를 보다 상세하게 도시하고 있다. YZ 패스 블록 회로(74)는 4개의 YZ 패스 회로(740-743)을 포함한다. YZ 패스 회로(740)은 비트라인(BL0-BL7)에 결합되고, 소스 열 판독 선택 블록 회로(70) 또는 소스 열 프로그램 블록 회로(78)에 의한 디코딩과 관련하여, 디코드된 어드레스 신호(Y0-Y7)에 응답하여, 이 열들 중 하나의 비트라인(BL)을 선택함으로써 열(0-15)의 16×1 디코딩을 수행한다. YZ 패스 회로(741)은 비트라인(BL8-BL15)에 결합되고, 소스 열 판독 선택 블록 회로(70) 또는 소스 열 프로그램 블록 회로(78)에 의한 디코딩과 관련하여, 디코드된 어드레스 신호(Y0-Y7)에 응답하여 이들 열 중 하나인 비트라인(BL)을 선택함으로써 열(16-31)의 16×1 디코딩을 수행한다. YZ 패스 회로(742)는 비트라인(BL16-BL23)에 결합되고, 소스 열 판독 선택 블록 회로(70) 또는 소스 열 프로그램 블록 회로(78)에 의한 디코딩과 관련하여, 디코드된 어드레스 신호(Y0-Y7)에 응답하여 이들 열 중 하나인 비트라인(BL)을 선택함으로써 열(32-47)의 16×1 디코딩을 수행한다. YZ 패스 회로(743)은 비트라인(BL24-BL31)에 결합되고, 소스 열 판독 선택 블록 회로(70) 또는 소스 열 프로그램 블록 회로(78)에 의한 디코딩과 관련하여 디코드된 어드레스 신호(Y0-Y7)에 응답하여, 이들 열 중 하나인 비트라인(BL)을 선택함으로써 열(48-63)의 16×1 디코딩을 수행한다.
YZ 패스 회로(740-743)은, 소스 열 판독 선택 블록 회로(70) 또는 소스 열 프로그램 블록 회로(78)에 의한 디코딩과 관련하여, 디코드된 어드레스 신호(Z0-Z3)에 응답하여 4개의 선택된 비트라인 중 하나를 라인(BLZ)에 결합시키므로써 4×1 디코딩을 수행한다. 신호(Y0-Y7)은 어드레스 신호(A0-A3)에 응답하여 8×1 디코더(73)에 의해 발생된다. 신호(Z0-Z3)은 어드레스 신호(A4 및 A5)에 응답하여 4×1 디코더(75)에 의해 발생된다.
제7(a)도 내지 제7(d)도는 YZ 패스 회로(740-743)의 전기적 개략도이다. 제7(a)도의 YZ 패스 회로(740)에서 비트라인(BL0-BL7)은 n-채널 전계 효과 트랜지스터(T200-T207)에 각각 접속된다. 트랜지스터(T200-T207)은 디코드된 어드레스 신호(Y0-Y7)에 응답하여 비트라인(BL0-BL7)을 n-채널 트랜지스터(T22)에 선택적으로 결합시킨다. 트랜지스터(T22)는 디코드된 어드레스 신호(Z0)에 응답하여, 트랜지스터(T200-T207) 중 하나에 의해 선택된 비트라인(BL0-BL7)을 라인(BLZ)에 결합시킨다. 제7(b)도의 YZ 패스 회로(741)에서, 비트라인(BL8-BL15)는 n-채널 전계 효과 트랜지스터(T200-T207)에 각각 접속된다. 트랜지스터(T200-T207)은 디코드된 어드레스 신호(Y0-Y7)에 응답하여 비트라인(BL8-BL15)를 n-채널 트랜지스터(T22)에 선택적으로 결합시킨다. 트랜지스터(T22)는 디코드된 어드레스 신호(Z1)에 응답하여 트랜지스터(T200-T207) 중 하나에 의해 선택된 비트라인(BL0-BL7)을 라인(BLZ)에 선택적으로 결합시킨다.
제7(c)도의 YZ 패스 회로(742)에서, 비트라인(BL16-BL23)은 n-채널 전계 효과 트랜지스터(T200-T207)에 각각 접속된다. 트랜지스터(T200-T207)은 디코드된 어드레스 신호(Y0-Y7)에 응답하여 비트라인(BL16-BL23)을 n-채널 트랜지스터(T22)에 선택적으로 결합시킨다. 트랜지스터(T22)는 디코드된 어드레스 신호(Z2)에 응답하여 트랜지스터(T200-T207) 중 하나에 의해 선택된 비트라인(BL16-BL23)을 라인(BLZ)에 선택적으로 결합시킨다. 제7(d)도의 YZ 패스 회로(743)에서 비트라인(BL24-BL31)은 n-채널 전계 효과 트랜지스터(T200-T207)에 각각 접속된다. 트랜지스터(T200-T207)은 디코드된 어드레스 신호(Y0-Y7)에 응답하여, 비트라인(BL24-BL31)을 n-채널 트랜지스터(T22)에 선택적으로 결합시킨다. 트랜지스터(T22)는 디코드된 어드레스 신호(Z3)에 응답하여 트랜지스터(T200-T207) 중 하나에 의해 선택된 비트라인(BL24-BL31)을 라인(BLZ)에 선택적으로 결합시킨다.
제8도는 소스 열 프로그램 블록 회로(78)을 보다 상세히 도시하고 있다. 소스 열 프로그램 블록 회로(78)은 4개의 소스 열 프로그램 회로(780-783)을 포함한다. 소스 열 프로그램 회로(780)은 소스 열 라인(AS0-AS8)에 결합되고, YZ 패스 블록 회로(74)에 의한 Y 디코딩과 관련하여, 디코드된 어드레스 신호(VGP0-VGP8)에 응답하여 이들 열 중 하나인 소스 열 라인(AS)를 선택함으로써 열(0-15)의 16×1 디코딩을 수행한다. 소스 열 프로그램 회로(781)은 소스 열 라인(AS8-AS16)에 결합되고, YZ 패스 블록 회로(74)에 의한 Y 디코딩과 관련하여, 디코드된 어드레스 신호(VGP0-VGP8)에 응답하여 이들 열 중 하나인 소스 열 라인(AS)를 선택함으로써 열(16-31)의 16×1 디코딩을 수행한다.
소스 열 프로그램 회로(782)는 소스 열 라인(AS16-AS24)에 결합되고, YZ 패스 블록 회로(74)에 의한 Y 디코딩과 관련하여, 디코드된 어드레스 신호(VGP0-VGP8)에 응답하여 이들 열 중 하나인 소스 열 라인(AS)를 선택함으로써 열(32-47)의 16×1 디코딩을 수행한다. 소스 열 프로그램 회로(783)은 소스 열 라인(AS24-AS32)에 결합되고, YZ 패스 블록 회로(74)에 의한 Y 디코딩과 관련하여, 디코드된 어드레스 신호(VGP0-VGP8)에 응답하여 이들 열 중 하나인 소스 열 라인(AS)를 선택함으로써 열(48-63)의 16×1 디코딩을 수행한다.
YZ 패스 블록 회로(74)에 의한 Z 디코딩과 관련하여, 소스 열 프로그램 회로(780-783)은 디코드된 어드레스 신호(ZP0-ZP3)에 응답하여 4개의 선택된 소스 열 라인(AS) 중 하나를 바이어스시키기 위해 하나의 소스 열 프로그램 회로(780-783)내의 바이어스 회로에 BLZ를 결합시킴으로써 4×1 디코딩을 수행한다.
제9(a)도 내지 제9(d)도는 각각 소스 열 프로그램 회로(780-783)의 전기적 개략도이다. 제9(a)도에서, 소스 열 라인(AS0-AS8)은 P-채널 전계 효과 트랜지스터(T28)에 의해 P-채널 전계 효과 트랜지스터(T24)에 선택적으로 결합된다. 트랜지스터(T24)는 프로그래밍 전원(Vpp)에 결합된다. 트랜지스터(T24)의 게이트는 선택된 소스 열라인(AS)에 인가된 프로그래밍 전류를 수용가능한 레벨로 제한하는 신호(PCL)을 수신한다. 트랜지스터(T28)의 게이트는 트랜지스터(T26 및 T300-T308)의 소스 드레인 전류 경로 사이에 결합된다. 트랜지스터(T26)은 부하 장치로 동작한다. 트랜지스터(T26)의 게이트는 그들의 저 전류에서 동작하도록 트랜지스터(T26)의 저항을 제어하는 제어 신호(AST)를 수신한다. 트랜지스터(T300-T308)의 게이트는 각각 디코드된 어드레스 신호(VGP0-VGP8)을 수신한다. 트랜지스터(T300-T308)은 그것의 게이트에서 디코드된 어드레스 신호(ZP0)를 수신하는 트랜지스터(T32)에 결합된다.
제10(b)도 내지 제10(d)도의 소스 열 프로그램 회로(781-783)은 소스 열 라인 (AS0-AS8)이 소스 열 라인(AS8-AS16, AS16-AS24 및 AS24-AS32)로 각각 대체되고, 신호 (ZP0)이 신호(ZP1, ZP2 및 ZP3)으로 각각 대체되어 있는 제10(a)도의 열 프로그램 회로(780)과 동일하다.
프로그램 모드에서, 디코드된 어드레스 신호(VGP0-VGP8) 중 하나가 소스 열 프로그램 회로(780-783)의 각각에서 그것과 관련된 트랜지스터(T30)을 도통시키도록 논리적 “1”값 (Vcc)를 갖는다. 잔여 신호(VGP0-VGP8)은 그들의 관련 트랜지스터(T30)을 차단하도록 논리적 “0”값 (Vss)를 갖는다. 차단 트랜지스터(T30)에 결합된 트랜지스터(T28)은 차단된다. 디코드된 어드레스 신호(ZP0-ZP3) 중 하나는 또한 그것과 관련된 트랜지스터(T32)를 도통시키기 위해 논리적 “1”값을 갖는다. 잔여 신호(ZP0-ZP3)은 그들의 관련 트랜지스터(T32)를 차단시키도록 논리적 “0”값을 갖는다. 그러므로 프로그램 모드에서, 디코드된 어드레스 신호(VGP0-VGP8) 및 ZP0-ZP3)에 의해 식별되는 선택된 소스 열 라인(AS)와 관련되는 소스 열 프로그램 회로(780-783)내의 단일 트랜지스터(T28)은 도통된 트랜지스터(T30) 및 도통된 트랜지스터(T32)를 경유하여 BLZ에 결합된 게이트를 갖는다.
감지 증폭기/프로그램 회로(32)에 대한 입력 데이타가 논리적 “1”값을 가질 때, BLZ에 결합된 트랜지스터(28)은 그 게이트를 트랜지스터(T26)에 의해 Vpp로 끌어올린다. 이것은 이들 트랜지스터의 게이트가 전압(Vcc)에 있고, 이들 트랜지스터의 소스가 Vcc 보다 더 낮지 않은 전압에 있으므로, 양쪽 트랜지스터(T30 및 T32)가 차단 상태이기 때문에 발생된다. 이 예에서, 선택된 소스 열 라인(AS)와 관련된 트랜지스터(28)은 차단 상태이다.
감지 증폭기/프로그램 회로(32)에 대한 입력 데이터가 논리적 “0”값을 가질 때, BLZ에 결합된 트랜지스터(T28)은 그것과 관련된 트랜지스터(T26)이 SAT 신호를 통하여 저항 상태로 있기 때문에 그것의 게이트를 Vss로 끌어내린다. 그것의 게이트가 로우(Low)이면, 트랜지스터(T28)은 선택된 셀을 “0”값으로 프로그램되도록 하기 위해 프로그램 전압(Vrw)를 그것과 관련된 소스 열 라인(AS)에 인가한다.
제10(a)도 내지 제10(j)도는 제3도의 소스 열 판독 블록 회로(70)에 인가되는 디코드된 어드레스 신호(VG0-VG7 및 VG_0-VG_8)을 발생하기 위한 어드레스 디코딩 회로(900-909)를 각각 도시하고 있다. 디코딩 회로(900-908)은 신호(VG_0-VG_8)을 발생하는 트랜지스터(T34-T44)를 포함한다. 디코딩 회로(901-907)은 또한 신호(VG1-VG7)을 발생하는 트랜지스터(T45-T47)을 포함한다. 디코딩 회로(909)는 신호(VG0)을 발생하는 트랜지스터(T34-T43 및 T45-T47)을 포함한다. 트랜지스터(T34, T35, T38 및 T40)은 제6도에서의 8×1 디코더(73)으로부터의 신호(Y0-Y7)을 수신하거나 Vss 또는 접지와 결합한다. 트랜지스터(T36, T37, T39 및 T41)은 어드레스 신호(A0) 또는 그것의 보수(A0_)를 수신한다. 프로그램 모드에서, 트랜지스터(T44 및 T47)을 도통시켜 신호(VG_0-VG_8 및 VG0-VG7)을 로우로 유도하기 위해 신호 (PEDCOM_)은 논리적 “0”값을 가지며, 신호(PE1)은 논리적 “1”값을 갖는다. 판독 모드에서는, 트랜지스터(T44 및 T47)을 차단하도록 신호(PEDCOM_)은 논리적 “1”값을 가지며, 신호(PE1)은 논리적 "0"값을 갖는다. 노드 (A)는 트랜지스터(T34 및 T34)가 도통되거나 트랜지스터(T35 및 T36)이 도통될 때 Vcc로 유도된다. 이것은 T42를 차단하고 T43을 도통시켜 VG_를 Vss 또는 논리적 “0”값으로 유도한다.
다음에, 이것은 T45를 도통시키고 T46을 차단하여 VG를 PEDCOM_ 또는 논리적 “1”값으로 유도한다. 노드(A)는 T38 및 T39가 도통되거나 40 및 T41이 도통될 때, Vss 또는 접지로 유도된다. 이것은 T42를 도통시키고, T42를 차단하여 VG_를 PEDCOM_ 또는 논리적 “1”값으로 유도한다. 이것은, 다음에 T45를 차단하고 T46을 도통시켜 VG를 Vss 또는 논리적 “0”값으로 유도한다. 예를 들면, 열(0)과 그에 따라 소스 열 라인(AS0)이 선택되었다면, A0-A3은 “0000”값을 가진다. A0는 “0”, A_0은 “1”, Y0은 1이고, 제10(a)도에서 트랜지스터(T35 및 T36)은 도통되며, 트랜지스터(T39 및 T40)은 차단되어 노드(A)를 Vcc로 유도한다. 이것은 T43을 도통시켜 VG_0을 Vss 또는 논리적 “0”값으로 유도한다.
제11도는 신호(PE1) 및 신호(PEDCOM_)을 발생하기 위한 회로를 도시하고 있다. 프로그램 모드에서, 신호(PE_)는 논리적 “0”값을 가지고, 인버터(90)에 의해 발생되는 신호(PE1)은 논리적 “1” 값을 가지며, 신호(PEDCOM_)은 인버터(91)에 의해 발생되어 논리적 “0”값을 갖는다. 판독 모드에서, 신호(PE_)는 논리적 “1”값을 가지고, 인버터(90)에 의해 발생되는 신호(PE1)은 논리적 “0”값을 가지며, 신호(PEDCOM_)은 인버터(91)에 의해 발생되어 논리적 “1”값을 가진다.
제12도는 어드레스 신호(A4 및 A5)와 신호(PE_)에 응답하여 디코드된 어드레스(ZVG0-ZVG3)을 발생하기 위한 어드레스 디코딩 회로(200)을 도시하고 있다. 프로그램 모드에서, PE_가 논리적 “0”값을 가지므로 A4 및 A5의 값에 관계없이 ZVG0-ZVG3이 논리적 “0”값을 갖는다. 판독 모드에서, PE_는 NAND 게이트 2020-2023이 A4 및 A5의 값에 응답하여 ZVG0-ZVG3을 결정하도록 논리적 “1”값을 갖는다. 예를 들면, A4 및 A5가 “0”값을 가지면, 인버터(2060및 2061)의 출력은 “1”값을 가지고, NAND 게이트(2020)의 출력은 “0”값을 가지며, 인버터(2040)의 출력(ZVG0)은 “1”값을 가질 것이다.
제13(a)도-제13(i)도는 제3도의 소스 열 프로그램 블록 회로(78)에 인가되는 디코드된 어드레스 신호(VGP0-VGP8)을 발생하기 위한 어드레스 디코딩 회로(1000-1008)을 각각 도시하고 있다. 디코딩 회로(1000-1008)은 노드(A)에서의 전압을 제어하기 위해 제11(a)도 내지 제11(j)도에서의 트랜지스터(T34-T41)과 같은 방식으로 동작하는 트랜지스터(T34-T41)을 포함한다. 인버터(101)은 노드(A)가 Vss로 유도될 때 논리적 “1”값을 가지고, 노드(A)가 Vcc로 유도될 때 논리적 “0”값을 갖는 신호(VGP0-VGP8)을 발생시킨다.
제14도는 어드레스 신호(A4 및 A5)와 신호(PE)에 응답하여 디코드된 어드레스(ZP0-ZP3)을 발생하기 위한 어드레스 디코딩 회로(300)을 도시하고 있다. 판독 모드에서, PE가 논리적 “0” 값을 가지므로 A4 및 A5의 값에 관계없이 ZP0-ZP3은 논리적 “0” 값을 갖는다. 프로그램 모드에서는, PE는 NAND 게이트(3020-3023)이 A4 및 A5의 값에 응답하여, ZP0-ZP3을 결정하게 하도록 논리적 “1” 값을 갖는다.
제15도는 제13(a)도 내지 제13(h)도에서의 디코딩 회로(1000-1003)에 공급되는 신호(AOP 및 AOP_)를 발생하기 위한 회로(400)을 도시하고 있다. 신호 PE_는 판독모드에서 논리적 “1” 값을 가지므로, NOR 게이트(401 및 402)에 의해 발생된 신호(AOP_ 및 AOP)는 AO의 값에 관계없이 논리적 “0” 값을 갖는다. 프로그램 모드에서는, PE_가 논리적 “0”값을 가지므로, 신호(AOP_ 및 AOP)는 AO과 동일한 값을 갖는다.
양호한 실시예가 상세히 기술되어 있지만, 본 발명의 영역은 상기 기술된 것과 상이한 실시예도 또한 특허 청구의 범위의 영역내에 포함된다.
예를 들면, 열 디코딩 회로는 EPROM 외의 메모리 장치에서 사용될 수 있다. 열 디코딩 회로는 또한 소스 열 라인 드레인 열 라인의 위치가 상호 교체되어 n개 소스 열라인과 n+1개 드레인 열 라인을 형성하는 어레이 부분을 디코드하기 위해 사용될 수도 있다.
본 발명에 관한 예시적인 실시예를 참고로 기술하였지만, 이 설명을 제한적 의미로 이해하여서는 안된다. 예시적인 실시예 뿐만 아니라 본 발명의 다른 실시예에 대한 여러 가지 수정 및 조합은 본 설명을 참조한다면, 본 분야에 숙련된 사람에게 용이하게 이해될 수 있다. 그러므로 첨부된 특허 청구의 범위는 이러한 수정 또는 실시예를 모두 포함한다.

Claims (10)

  1. 가상 접지 메모리에 있어서, 메모리 셀의 행 및 열의 어레이; 다수의 교대 배치된 제1 및 제2 열 라인-셀의 열은 각각의 인접 열 라인 쌍 사이에 결합되고, 각 열 내의 셀은 제1 열 라인 및 제2 열 라인에 결합됨-; 및 제1의 디코드된 어드레스 신호에 응답하여 다수의 제1 열 라인을 선택하고, 제2의 디코드된 어드레스 신호에 응답하여 상기 선택된 다수의 제1 열 라인 중 하나를 선택하기 위한 제1 디코더를 포함하는 것을 특징으로 하는 가상 접지 메모리.
  2. 제1항에 있어서, 상기 제1 열 라인은 소스 열 라인이고, 상기 디코더는 상기 소스 열 라인 중 선택된 하나를 구동기 회로에 결합시키는 것을 특징으로 하는 가상 접지 메모리.
  3. 제1항에 있어서, 상기 제1 열 라인은 소스 열 라인이고, 상기 디코더는 상기 소스 열 라인 중 선택된 하나를 프로그래밍 전압원에 결합시키는 것을 특징으로 하는 가상 접지 메모리.
  4. 제1항에 있어서, 상기 제1 열 라인은 드레인 열 라인이고, 상기 디코더는 상기 드레인 열 라인 중 선택된 하나를 바이어스 회로에 결합시키는 것을 특징으로 하는 가상 접지 메모리.
  5. 제1항에 있어서, 제3의 디코드된 어드레스 신호에 응답하여 다수의 제1 열 라인을 선택하고, 제4의 디코드된 어드레스 신호에 응답하여 상기 선택된 다수의 제1 열 라인 중 하나를 선택하기 위한 제2 디코더를 더 포함하는 것을 특징으로 하는 가상 접지 메모리.
  6. 제5항에 있어서, 제5의 디코드된 어드레스 신호에 응답하여 다수의 제2 열 라인을 선택하고, 제6의 디코드된 어드레스 신호에 응답하여 상기 선택된 다수의 제1 열라인 중 하나를 선택하기 위한 제3 디코더를 더 포함하는 것을 특징으로 하는 가상 접지 메모리.
  7. 메모리 셀의 행 및 열의 어레이, 및 다수의 교대 배치된 제1 및 제2 열 라인을 구비하고, 셀의 열이 각각의 인접 열 라인 쌍 사이에 결합되고, 각 열내의 셀이 제1 열 라인 및 제2 열 라인에 결합되는 가상 접지 메모리를 프로그래밍하기 위한 방법에 있어서, 제1의 디코드된 어드레스 신호에 응답하여 다수의 제1 열 라인을 선택하는 단계; 및 제2의 디코드된 어드레스 신호에 응답하여 상기 선택된 다수의 제1 열 라인중 하나를 선택하는 단계를 포함하는 것을 특징으로 하는 방법.
  8. 제7항에 있어서, 상기 제1 열 라인은 소스 열 라인이고, 상기 소스 열 라인 중 선택된 하나를 구동기 회로에 결합시키는 단계를 더 포함하는 것을 특징으로 하는 방법.
  9. 제7항에 있어서, 상기 제1 열 라인은 소스 열 라인이고, 상기 소스 열 라인 중 선택된 프로그래밍 전압원에 결합시키는 단계를 더 포함하는 것을 특징으로 하는 방법.
  10. 제7항에 있어서, 상기 제1 열 라인은 드레인 열 라인이고, 상기 드레인 열 라인 중 선택된 하나를 바이어스 회로에 결합시키는 단계를 더 포함하는 것을 특징으로 하는 방법.
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