JPH07120720B2 - 不揮発性半導体記憶装置 - Google Patents

不揮発性半導体記憶装置

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JPH07120720B2 JP62322119A JP32211987A JPH07120720B2 JP H07120720 B2 JPH07120720 B2 JP H07120720B2 JP 62322119 A JP62322119 A JP 62322119A JP 32211987 A JP32211987 A JP 32211987A JP H07120720 B2 JPH07120720 B2 JP H07120720B2
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Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、半導体基板の一方主面にこの半導体基板と
反対の導電型の第１及び第２の拡散層領域を設け、前記
半導体基板の一方主面上に絶縁膜を介して前記第１及び
第２の領域間にフローティンググゲート及びコントロー
ルゲートを有するメモリトランジスタを備えた不揮発性
半導体記憶装置に関するものである。
〔従来の技術〕
第３図は従来のEPROMにおけるメモリトランジスタを示
す断面図である。同図において１はＰ型半導体基板であ
り、２はＮ型のドレイン拡散領域、３はＮ型のソース拡
散領域であり、４はフローティングゲートであり、ドレ
イン拡散領域２の一部からソース拡散領域３の一部にか
けて、ゲート酸化膜５を介して形成されている。さらに
コントロールゲート６がゲート酸化膜７を介してフロー
ティングゲート４上に形成される。
このような構成において、メモリトランジスタの不揮発
な書込みは以下のようにして行われる。まず、コントロ
ールゲート６に12.5V程度の高電圧、ドレイン領域２に8
V程度の高電圧を印加し、半導体基板１及びソース領域
３を接地レベルに設定する。
このように設定すると、メモリトランジスタのチャネル
を流れる電子がドレイン領域２近傍のピンチオフ領域に
おいてドレイン−ソース間の電圧で加速され、ホットエ
レクトロンとなりコントロールゲート６による電界によ
りゲート酸化膜５のエネルギーギャップを越えてフロー
ティングゲート４に注入される。このフローティングゲ
ート４中に電子が注入されることで不揮発な書込みが行
われる。
一方、消去は紫外線を照射し、フローティングゲート４
中の電子を、紫外線のエネルギーで励起させることで、
ゲート酸化膜5,7のエネルギーギャップを越えて半導体
基板１あるいはコントロールゲート６に放出させること
で行う。
第４図はメモリトランジスタのゲート電圧（VG）−ドレ
イン電流（ID）特性を示したグラフである。同図におい
て、ドレイン電圧VDを1Vにしている。同図に示すよう
に、消去時は閾値電圧は約1V、書込み時で6V程度とな
る。従って読出し電圧VRとして5V程度の電圧を、コント
ロールゲート６に印加するとき、ドレイン電流IDがセン
ス電流Isen以上流れれば情報“1"、センス電流Isen未満
であれば情報“0"とセンスアンプ等で判別することがで
きる。
〔発明が解決しようとする問題点〕
従来のEPROMのメモリトランジスタは以上のように構成
されており、１個のメモリトランジスタは２値の情報し
か記憶することができないという問題点があった。
この発明は上記のような問題点を解決するためになされ
たもので、１個のメモリトランジスタにおいて３値以上
の情報を記憶することができるEPROMを得ることを目的
とする。
〔問題点を解決するための手段〕
この発明にかかる不揮発性半導体装置は、半導体基板の
一方主面に形成される。前記半導体基板と反対の導電型
の第１及び第２の領域と、前記第１及び第２の領域間に
おける前記半導体基板の一方主面上の前記第１の領域側
に第１の絶縁膜を介して形成された第１のフローティン
グゲートと、前記第１及び第２の領域間における前記半
導体基板の一方主面上の前記第２の領域側に第２の絶縁
膜を介して形成される第２のフローティングゲートとを
備え、前記第２のフローティングゲートは前記第１のフ
ローティングゲートと独立して前記第１のフローティン
グゲートと同程度の高さで形成され、前記第１及び第２
のフローティングゲートのうち、少なくとも一方に電子
を注入することにより、情報の書き込みが可能であり、
前記第１及び第２のフローティングゲートそれぞれの上
部に第３及び第４の絶縁膜を介して一体的に形成される
コントロールゲートをさらに備え、前記コントロールゲ
ートは、前記半導体基板の一方主面の前記第１及び第２
のフローティングゲート間の隙間において、第５の絶縁
膜を介して前記第１及び第２のフローティングゲートと
同程度の高さに形成されている。
〔作用〕
この発明における不揮発性半導体記憶装置は、第１及び
第２の領域間における半導体基板の一方主面上の第１の
領域側に第１の絶縁膜を介して形成された第１のフロー
ティングゲートと、第１及び第２の領域間における半導
体基板の一方主面上の第２の領域側に第２の絶縁膜を介
して、第１のフローティングゲートと独立して第１のフ
ローティングゲートと同程度の高さで形成される第２の
フローティングゲートとを備えているため、第１あるい
は第２のフローティングゲートの一方のみに電子を注入
する場合と、双方に電子を注入する場合各々で、メモリ
トランジスタのドレイン電流−コントロールゲート電圧
特性は異なるものに設定することができる。
〔実施例〕
第１図はこの発明の一実施例であるEPROMのメモリトラ
ンジスタを示す断面図である。同図に示すように同一形
状のフローティングゲートを4a,4bを分離して設け、フ
ローティングゲート4aはゲート酸化膜5aを介してドレイ
ン領域２と一部が重なるように形成され、フローティン
グゲート4bはゲート酸化膜5bを介してソース領域３と一
部が重なるように形成される。
また、コントロールゲート６はフローティングゲート4
a,4b上においては、ゲート酸化膜7a,7bを介して形成さ
れるが、フローティングゲート4a,4b間においては、ゲ
ート酸化膜８を介してフローティングゲート4a,4bと同
程度の高さに形成される。これはフローティングゲート
4a,4b間下のチャネル生成のためである。したがって、
コントロールゲート６は中央部に凹部を有した構造とな
る。
このような構成において、書込みは表１に示すようにフ
ローティングゲート4aへの電子の注入（書込みＡ）、フ
ローティングゲート4bへの電子の注入（書込みＢ）の２
種類ある。なお、表１においてVGはゲート電圧、VDはド
レイン電圧、VSはソース電圧、V1は基板電圧である。
表１に示すように各電圧［VG,VD,VS,V1］を［12.5,8.0,
0,0］（Ｖ）に設定すると、チャネルを流れる電子はド
レイン領域２近傍のピンチオフ領域で加速されホットエ
レクトロンとなりフローティングゲート4aに電子が注入
されることで書込みＡが行われる。この時、ホットエレ
クトロンの発生は、高電圧がかかるドレイン領域２近傍
で起こるので選択的にフローティングゲート4aのみ電子
の注入が行える。なお、この状態の閾値電圧は約2Vであ
る。
一方、表１に示すように各電圧［VG,VD,VS,V1］を［12.
5,0,8.0,0］（Ｖ）に設定すると、チャネルを流れる電
子は高電圧がかかったソース領域３近傍のピンチオフ領
域で加速されホットエレクトロンが発生し、選択的にフ
ローティングゲート4bのみ電子が注入されることで書込
みＢが行なえる。この状態においても閾値電圧は約2Vで
ある（書込みＡは行わない場合）。
書込みＡの後に、書込みＢを行う場合も書込みＡによる
閾値電圧を2V大きく上まわる12.5Vをコントロールゲー
トに印加するので、表１に示した電圧設定で書込Ａ後に
おいても問題なく書込みＢが行える。このことは、書込
みＢの後に、書込みＡを行う場合にもあてはまる。
また、消去は従来同様、紫外線照射により、フローティ
ングゲート4a,4b中の電子は、同時に基板1,コントロー
ルゲート６に放出される。この状態での閾値電圧は約1V
である。
第２図は、消去時及び書込み時のメモリトランジスタの
コントロールゲート電圧−ドレイン電流の特性を示すグ
ラフである。同図において、L1は消去時、L2は書込みA,
書込みＢのどちらか一方の書込み時、L3は書込みA,B双
方の書込み時の特性を示す。同図に示すように、一方書
込み時L2、双方書込み時L3共閾値電圧は共に約2Vである
が、双方書込み時L3の方がコンダクタンスが低下する。
このため、表１に示したように読出し電圧VRを約5V程度
にすると、ドレイン電流ID量に第２図で示すように顕著
な差が生じる。このことは、消去時L1と一方書込み時L2
においてもあてはまる。
そこで、読出しはコントロールゲートに5V程度印加し、
センスアンプには第２図で示すように比較電流Iref1,I
ref2を設定しておき、この時のドレイン電流IDと比較
し、 ID＞Iref2で情報“0" Iref1＜ID＜Iref2で情報“1" ID＜Iref1で情報“2" と判別することで、３値データの読出しが可能となる。
つまり、消去時の情報“0"、一方書込み時を情報“1"、
双方書込み時を情報“2"と設定することができ、従来、
１つのメモリトランジスタにおいて２値の不揮発な記憶
ができなかったEPROMが３値の不揮発な記憶ができるよ
うになり、そのメモリ効果は1.5倍程度になり、より集
積化、大容量化が容易になる。
なお、この実施例では１つのメモリトランジスタで３値
の不揮発な記憶が行われる場合について述べたがフロー
ティングゲート4a,4bの形状，書込条件等を適当に変更
し、書込みＡと書込みＢのメモリトランジスタのドレイ
ン電流−コントロールゲート電圧特性を変更することで
４値記憶への拡張も可能である。
〔発明の効果〕
以上説明したように、この発明によれば、半導体基板の
一方主面上の第１の領域側に第１の絶縁膜を介して形成
された第１のフローティングゲートと、半導体基板の一
方主面上の第２の領域側に第２の絶縁膜を介して、第１
のフローティングゲートと独立して第１のフローティン
グゲートと同程度の高さで形成される第２のフローティ
ングゲートとを備えているため、消去，第１あるいは第
２のフローティングゲートの一方のみへの電子の注入，
第１及び第２のフローティングゲート双方への電子の注
入によりメモリトランジスタのドレイン電流−コントロ
ールゲート電圧特性を異なるものに設定することで、１
つのメモリトランジスタにおいて３値以上の記憶が可能
となり、情報量が増すことから集積化，大容量化が容易
になる。
【図面の簡単な説明】
第１図はこの発明の一実施例であるEPROMのメモリトラ
ンジスタを示す断面図、第２図は第１図で示したメモリ
トランジスタの消去時，書込み時におけるドレイン電流
−コントロールゲート電圧特性を示すグラフ、第３図は
従来のEPROMのメモリトランジスタを示す断面図、第４
図は従来のメモリトランジスタの消去時、書込み時にお
けるドレイン電流−コントロールゲート電圧特性を示す
グラフである。 図において、２はドレイン拡散領域、３はソース拡散領
域、4a,4bはフローティングゲート、６はコントロール
ゲートである。 なお、各図中同一符号は同一または相当部分を示す。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 野口 健二 兵庫県伊丹市瑞原４丁目１番地 三菱電機 株式会社北伊丹製作所内 (72)発明者 小林 真一 兵庫県伊丹市瑞原４丁目１番地 三菱電機 株式会社北伊丹製作所内 (56)参考文献 特開 昭62−94987（ＪＰ，Ａ) 特開 昭60−169172（ＪＰ，Ａ) 特開 昭63−25967（ＪＰ，Ａ) 特開 昭62−66681（ＪＰ，Ａ)

Claims (1)

    【特許請求の範囲】
  1. 【請求項１】半導体基板の一方主面に形成される、前記
    半導体基板と反対の導電型の第１及び第２の領域と、 前記第１及び第２の領域間における前記半導体基板の一
    方主面上の前記第１の領域側に第１の絶縁膜を介して形
    成された第１のフローティングゲートと、 前記第１及び第２の領域間における前記半導体基板の一
    方主面上の前記第２の領域側に第２の絶縁膜を介して形
    成される第２のフローティングゲートとを備え、前記第
    ２のフローティングゲートは前記第１のフローティング
    ゲートと独立して前記第１のフローティングゲートと同
    程度の高さで形成され、前記第１及び第２のフローティ
    ングゲートのうち、少なくとも一方に電子を注入するこ
    とにより、情報の書き込みが可能であり、 前記第１及び第２のフローティングゲートそれぞれの上
    部に第３及び第４の絶縁膜を介して一体的に形成される
    コントロールゲートをさらに備え、前記コントロールゲ
    ートは、前記半導体基板の一方主面上の前記第１及び第
    ２のフローティングゲート間の隙間において、第５の絶
    縁膜を介して前記第１及び第２のフローティングゲート
    と同程度の高さに形成される、 不揮発性半導体記憶装置。
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