JPS60169172A - 絶縁ゲ−ト型電界効果トランジスタ - Google Patents
絶縁ゲ−ト型電界効果トランジスタInfo
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- JPS60169172A JPS60169172A JP2276884A JP2276884A JPS60169172A JP S60169172 A JPS60169172 A JP S60169172A JP 2276884 A JP2276884 A JP 2276884A JP 2276884 A JP2276884 A JP 2276884A JP S60169172 A JPS60169172 A JP S60169172A
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- floating gate
- electrons
- floating
- control
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- 238000002347 injection Methods 0.000 abstract description 3
- 239000007924 injection Substances 0.000 abstract description 3
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- 239000004065 semiconductor Substances 0.000 description 4
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- 230000000694 effects Effects 0.000 description 3
- 230000008878 coupling Effects 0.000 description 2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
- H01L29/7881—Programmable transistors with only two possible levels of programmation
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Non-Volatile Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は電気的にデータの書き替え可能な半導体メモリ
を形成するメモリセルとして適した絶縁ゲート型電界効
果トランジスタに関する。
を形成するメモリセルとして適した絶縁ゲート型電界効
果トランジスタに関する。
読み出し専用メモリはコンピュータシステムにとって、
なくてはならないものである。最近マイクロコンピュー
タの発達と共にユーザが自由に書き込みでき、一度書き
込みが行なわれると、電源を切っても情報が半永久的に
保持され、また、ユーザがその情報を再び書き替えられ
る電気的に書き替え可能な読み出し専用メモリが益々普
及してきた。このような半導体メモリのメモリセルとし
て、従来第１図のような絶縁ゲート型電界効果トランジ
スタ（以下ＭＯ８）ランジスタと称す）が知られている
。第１図（ａ）はそのパターン平面図、第１図（ｂ）〜
（ｃ）はそれぞれ第１図ｂ−ｂ−ｄ−ｄ線に沿う断面図
である。
なくてはならないものである。最近マイクロコンピュー
タの発達と共にユーザが自由に書き込みでき、一度書き
込みが行なわれると、電源を切っても情報が半永久的に
保持され、また、ユーザがその情報を再び書き替えられ
る電気的に書き替え可能な読み出し専用メモリが益々普
及してきた。このような半導体メモリのメモリセルとし
て、従来第１図のような絶縁ゲート型電界効果トランジ
スタ（以下ＭＯ８）ランジスタと称す）が知られている
。第１図（ａ）はそのパターン平面図、第１図（ｂ）〜
（ｃ）はそれぞれ第１図ｂ−ｂ−ｄ−ｄ線に沿う断面図
である。
図中１はＰ型基板、２はソース領域（Ｎ＋領領域、３は
ドレイン領域（Ｎ＋領領域、４は第１のコントロールゲ
ート、５は７０−ティングゲート、６は第２のコントロ
ールゲート、７はフローティングゲート５とＮ＋領域８
間の薄い絶縁膜でる。
ドレイン領域（Ｎ＋領領域、４は第１のコントロールゲ
ート、５は７０−ティングゲート、６は第２のコントロ
ールゲート、７はフローティングゲート５とＮ＋領域８
間の薄い絶縁膜でる。
このようなＭＯＳ）ランジスタにあっては、電気的に浮
遊状態にある浮遊ゲート６に電子を注入した状態にある
か、電子を抜いた状態であるかで、情報（データ）の”
′０”或いはＩＩ ＩＩ＋を記憶する。浮遊ゲート５に
電子が注入されていれば、浮遊ゲート６は負の電位にな
っており、第１のコントロールゲート４をたとえば５ｖ
にしても、このＭＯＳ）ランジスタはオンしない。
遊状態にある浮遊ゲート６に電子を注入した状態にある
か、電子を抜いた状態であるかで、情報（データ）の”
′０”或いはＩＩ ＩＩ＋を記憶する。浮遊ゲート５に
電子が注入されていれば、浮遊ゲート６は負の電位にな
っており、第１のコントロールゲート４をたとえば５ｖ
にしても、このＭＯＳ）ランジスタはオンしない。
一方電子が抜かれていればオンし、電流が流れる０第１
図において第１のコントロールゲート４が直接チャネル
を制御している部分又は、電子を抜くと浮遊ゲート５は
正の電位になるので、電子を抜いた状態ではコントロー
ルゲート４が例えば５■にならなければ、電流が流れな
いようにするためである。
図において第１のコントロールゲート４が直接チャネル
を制御している部分又は、電子を抜くと浮遊ゲート５は
正の電位になるので、電子を抜いた状態ではコントロー
ルゲート４が例えば５■にならなければ、電流が流れな
いようにするためである。
このようなＭＯＳ）ランジスタへのデータ書き込みは、
第１のコントロールゲート４及び第２のコントロールゲ
ート６を高電位にする。このトキ、コントロールゲート
４，６とフローティングゲート５との容量結合でフロー
ティングゲート５の電位は上昇し、第１図（ｃ）の部分
７の薄い絶縁膜（約１００〜２００１）でのファウラノ
ルドハイムのトンネル効果により、フローティングゲー
ト６に電子を注入する。一方電子を抜く時は、ソース２
を高電位にして、コントロールゲート４，６を接地し、
薄い絶縁膜７を介し再びファウジノルドハイムのトンネ
ル効果で電子を抜く。ところでフローティングゲート５
の電位は充分高く上がらないとトンネルは生じない。こ
のため、フローティングゲート５の電位を充分上げて電
子をトンネルさせねばならない。
第１のコントロールゲート４及び第２のコントロールゲ
ート６を高電位にする。このトキ、コントロールゲート
４，６とフローティングゲート５との容量結合でフロー
ティングゲート５の電位は上昇し、第１図（ｃ）の部分
７の薄い絶縁膜（約１００〜２００１）でのファウラノ
ルドハイムのトンネル効果により、フローティングゲー
ト６に電子を注入する。一方電子を抜く時は、ソース２
を高電位にして、コントロールゲート４，６を接地し、
薄い絶縁膜７を介し再びファウジノルドハイムのトンネ
ル効果で電子を抜く。ところでフローティングゲート５
の電位は充分高く上がらないとトンネルは生じない。こ
のため、フローティングゲート５の電位を充分上げて電
子をトンネルさせねばならない。
例えば、ＳｔＯ，では１０６ｖ／ａｎ〜１０？■／ｃｒ
ｎの電界でファウラノルドハイムのトンネルは生じる０ ここで、コントロールゲートを二つ設けているのは次の
理由による。即ち、二つのコントロールゲートが共に高
電位の時、フローティングゲート５に電子が注入さ゛れ
、共に接地電位でかつソース２が高電位の時電子が抜か
れる。どちらか一方が高電位ふ接地電位のときは、電子
の注入は生じない。これは片方のコントロールゲートと
フローティングゲートとの容量結合では、フローティン
グゲートの電位を充分上昇させられないからである。ま
た、ソース２が高電位の時、どちらか一方或いは両方と
も高電位の時は電子は抜かれない。これらは、このＭＯ
Ｓ）ランジスタをメモリセルとして半導体メモリを集積
化して半導体チップ上につくったとき、選択的に書き込
みや消去ができるようにするためであるＯ 上記メモリセルは行列方向にマトリクス状に配列される
０第２図（ａ）はこのメモリセルのシンポを図、第２図
（ｂ）はこのメモリセルがマトリクス状に配列された状
態を示す。よって行方向の選択を第１のコントロールゲ
ート４で、列方向の選択を第２のコントロールゲート６
で行なえば、行１列共に高電位でその交点にある選択さ
れたメモリセルのみ電子の注入が起こる。電子を抜く時
は、ソース２及び第１．第２のコントロールゲートを共
に高電位にして、選択された行列のみを接地電位にする
。よって、その交点にある選択されたメモリセルのみ電
子が抜かれることになる。このように選択的にデータの
書き替えが行なえるものである。
ｎの電界でファウラノルドハイムのトンネルは生じる０ ここで、コントロールゲートを二つ設けているのは次の
理由による。即ち、二つのコントロールゲートが共に高
電位の時、フローティングゲート５に電子が注入さ゛れ
、共に接地電位でかつソース２が高電位の時電子が抜か
れる。どちらか一方が高電位ふ接地電位のときは、電子
の注入は生じない。これは片方のコントロールゲートと
フローティングゲートとの容量結合では、フローティン
グゲートの電位を充分上昇させられないからである。ま
た、ソース２が高電位の時、どちらか一方或いは両方と
も高電位の時は電子は抜かれない。これらは、このＭＯ
Ｓ）ランジスタをメモリセルとして半導体メモリを集積
化して半導体チップ上につくったとき、選択的に書き込
みや消去ができるようにするためであるＯ 上記メモリセルは行列方向にマトリクス状に配列される
０第２図（ａ）はこのメモリセルのシンポを図、第２図
（ｂ）はこのメモリセルがマトリクス状に配列された状
態を示す。よって行方向の選択を第１のコントロールゲ
ート４で、列方向の選択を第２のコントロールゲート６
で行なえば、行１列共に高電位でその交点にある選択さ
れたメモリセルのみ電子の注入が起こる。電子を抜く時
は、ソース２及び第１．第２のコントロールゲートを共
に高電位にして、選択された行列のみを接地電位にする
。よって、その交点にある選択されたメモリセルのみ電
子が抜かれることになる。このように選択的にデータの
書き替えが行なえるものである。
ここで、フローティングゲートの電位をＶＦＧ。
第１のコントロールゲート４の電位をＶＣ（１！ 。
第２のコントロールゲート６の電位をＶｃｏ、 。
７ｏ−ティングゲートと第１．第２のコントロールゲー
トとの容量をそれぞれＣ，、Ｃ，とする。フローティン
グゲートと基板１のチャネル部の容量を０４ 、フロー
ティングゲートと基板１のフィールド部の容量をＣ３、
フローティングゲートと基板間の薄い絶縁膜の部分７の
容量をＣ５とする。次に上記Ｖｃｏ、及びＶＣＧ、に等
しく高電位Ｖｃｏが与えられたとし、 ”１＝ｃ２＝ｃＯであるとすると、下式で’ｌ１ｒａが
与えられる。
トとの容量をそれぞれＣ，、Ｃ，とする。フローティン
グゲートと基板１のチャネル部の容量を０４ 、フロー
ティングゲートと基板１のフィールド部の容量をＣ３、
フローティングゲートと基板間の薄い絶縁膜の部分７の
容量をＣ５とする。次に上記Ｖｃｏ、及びＶＣＧ、に等
しく高電位Ｖｃｏが与えられたとし、 ”１＝ｃ２＝ｃＯであるとすると、下式で’ｌ１ｒａが
与えられる。
この（１）式から分かるようにＶｙｏを高く設定するた
めにはＣ６を大きくする必要があり、このｃｏ即ちＣＩ
＋０２ を大きくするにはフローティングゲート５とコ
ントロールゲート４，６間の重なり部分を広くとらなけ
ればならない。このため書き込み時間を短かくしたり或
いは書き込み電圧を低く、つまりＶＯＧが小さくても、
Ｖｐｏを大きく得るためにはフローティングゲートを広
くする必要があり、ＭＯＳトランジスタの占有面積が大
きくなり、集積回路の集積度の向上を妨げるという欠点
があった。
めにはＣ６を大きくする必要があり、このｃｏ即ちＣＩ
＋０２ を大きくするにはフローティングゲート５とコ
ントロールゲート４，６間の重なり部分を広くとらなけ
ればならない。このため書き込み時間を短かくしたり或
いは書き込み電圧を低く、つまりＶＯＧが小さくても、
Ｖｐｏを大きく得るためにはフローティングゲートを広
くする必要があり、ＭＯＳトランジスタの占有面積が大
きくなり、集積回路の集積度の向上を妨げるという欠点
があった。
第３図は第２図（ｂ）に示したように、マトリクス状に
配列されたメモリセルの例えば第２図（ｂ）のメモリセ
ルＡ、Ｈの集積回路に構成されたときの平面図である。
配列されたメモリセルの例えば第２図（ｂ）のメモリセ
ルＡ、Ｈの集積回路に構成されたときの平面図である。
また出来るだけＭＯＳトランジスタの占有面積を小さく
するため、第４図に示すようにフローティングゲート６
の形状をドレイン３側に延ばすようにし、フローティン
グゲートとコントロールゲートの対向面積を変えずに占
有面積を小さくするなど種々の工夫はなされているが、
しかし上記メモリセルはいずれも、１つのメモリセルに
１ビット分のデータしか保持しない。即ち、１つのメモ
リセルには０＃或いは１”のデータしか記憶されない。
するため、第４図に示すようにフローティングゲート６
の形状をドレイン３側に延ばすようにし、フローティン
グゲートとコントロールゲートの対向面積を変えずに占
有面積を小さくするなど種々の工夫はなされているが、
しかし上記メモリセルはいずれも、１つのメモリセルに
１ビット分のデータしか保持しない。即ち、１つのメモ
リセルには０＃或いは１”のデータしか記憶されない。
このためＭＯＳ）ランジスタの占有面積を小さくするに
も、おのずと限界があった。
も、おのずと限界があった。
本発明社上記実情に鑑みてなされたもので、占有面積を
小さくでき、以って集積度を向上させることができる絶
縁ゲート型電界効果トランジスタを提供しようとするも
のである〇〔発明の概要〕 本発明は上記目的を達成するため、１つのメモリセル（
ＭＯＳ）ランジスタ）に２ビット分のデータを記憶させ
るようにしたものである。
小さくでき、以って集積度を向上させることができる絶
縁ゲート型電界効果トランジスタを提供しようとするも
のである〇〔発明の概要〕 本発明は上記目的を達成するため、１つのメモリセル（
ＭＯＳ）ランジスタ）に２ビット分のデータを記憶させ
るようにしたものである。
以下図面を参照して本発明の一実施例を説明する。第５
図（ａ）は同実施例のパターン平面図であり、同図（ｂ
）は同図（ａ）のｂ−ｂ線に沿う断面図であるが、これ
は第１図のものと対応させた場合の例であるから、対応
個所には同一符号を用い、かつ適宜添字を付して説明を
省略し、特徴とする点を説明する。本発明の形状の特徴
は、ンース２及びドレイン３間のチャネル領域上の一１
側方に延在される第１の７０−ティングゲート５．を設
け、上記チャネル領域上の他側方に延在される第２のフ
ローティングゲート５２を設け、フローテインググーＦ
５１＋５ｔの電子注入、抜き取りを行なうためそれぞれ
第２のコントロールゲート６１，６．を設けた点である
Ｏところで、２ピット分のデータの組み合わせ七１、
（イ） ＩＩ ＯＩＩ 、 Ｉｔ Ｏ” 、 （ロ）
ｔｌ ＯＩＩ 、ｔｌ １ｊ″ 、ｅう“１”＋ 、
ｔｔ Ｏｎ、に）”ｔ 、 ｕ 、 ｔｔ １ｎの４種
である。本実施例ではこの４種を、メモリセルに流れる
電流を４種に区別することにより記憶する。列線に負荷
トランジスタが接びされているならば、上記４種の電流
の違いは、列線の電位の４種の違いに変換されて読みと
られる。
図（ａ）は同実施例のパターン平面図であり、同図（ｂ
）は同図（ａ）のｂ−ｂ線に沿う断面図であるが、これ
は第１図のものと対応させた場合の例であるから、対応
個所には同一符号を用い、かつ適宜添字を付して説明を
省略し、特徴とする点を説明する。本発明の形状の特徴
は、ンース２及びドレイン３間のチャネル領域上の一１
側方に延在される第１の７０−ティングゲート５．を設
け、上記チャネル領域上の他側方に延在される第２のフ
ローティングゲート５２を設け、フローテインググーＦ
５１＋５ｔの電子注入、抜き取りを行なうためそれぞれ
第２のコントロールゲート６１，６．を設けた点である
Ｏところで、２ピット分のデータの組み合わせ七１、
（イ） ＩＩ ＯＩＩ 、 Ｉｔ Ｏ” 、 （ロ）
ｔｌ ＯＩＩ 、ｔｌ １ｊ″ 、ｅう“１”＋ 、
ｔｔ Ｏｎ、に）”ｔ 、 ｕ 、 ｔｔ １ｎの４種
である。本実施例ではこの４種を、メモリセルに流れる
電流を４種に区別することにより記憶する。列線に負荷
トランジスタが接びされているならば、上記４種の電流
の違いは、列線の電位の４種の違いに変換されて読みと
られる。
上記組み合わせの（イ）の場合は、例えばフローテイン
ググー）５１ｙ５！の両方に電子が注入された状態とす
る。この時このメモリセルが選択されて例えばコントロ
ールゲート４が５■になっても、フローテインググー）
５１＋５１には電子が注入されているため、その下のチ
ャネルはオンせず、電流は第５図（ａ）のｔの部分を流
れる電流のみである。この電流なＩ、とする。
ググー）５１ｙ５！の両方に電子が注入された状態とす
る。この時このメモリセルが選択されて例えばコントロ
ールゲート４が５■になっても、フローテインググー）
５１＋５１には電子が注入されているため、その下のチ
ャネルはオンせず、電流は第５図（ａ）のｔの部分を流
れる電流のみである。この電流なＩ、とする。
また上記（ロ）の場合、フローティングゲート５□のみ
に電子が注入されているとすると、電流は第５図（、）
のｔの部分及びフローティングゲート５１の下を流れる
。この電流をＩ２とすると、Ｉ Ｉ ＜ Ｉ ２ の関
係になる。次に上記（ハ）の場合、フローティングゲー
ト５．のみに電子が注入されているとする。この時電流
は第５図（ａ）のＬの部分とフローティングゲート５２
の下を流れる。
に電子が注入されているとすると、電流は第５図（、）
のｔの部分及びフローティングゲート５１の下を流れる
。この電流をＩ２とすると、Ｉ Ｉ ＜ Ｉ ２ の関
係になる。次に上記（ハ）の場合、フローティングゲー
ト５．のみに電子が注入されているとする。この時電流
は第５図（ａ）のＬの部分とフローティングゲート５２
の下を流れる。
この時の電流をＩ３とすると、フローティングゲート５
．のチャネル部の幅Ｗ、と、フローテインググー）５ｚ
のチャネル部の幅Ｗ２を比べるとＷ、＜Ｗ２ 、ゆえに
フローティングゲート５！下の電流の方が多く流れる。
．のチャネル部の幅Ｗ、と、フローテインググー）５ｚ
のチャネル部の幅Ｗ２を比べるとＷ、＜Ｗ２ 、ゆえに
フローティングゲート５！下の電流の方が多く流れる。
よってＩ、 （Ｉ、 （Ｉ、となる。次に７０−テイン
グゲ−）５１＊５！の両方から電子が抜かれているとす
ると、電流は第５図（ａ）のｔの部分及びフローティン
グゲート５Ｉ 、６！下を流れる。よってこの時の電流
をＩ４とすれば、この工。が最も多くなってＬ ＜ Ｉ
！ ＜ Ｉｓ ＜ Ｉ４となり、このようにして４柵の
２ピット分のデータを記憶できるものである。
グゲ−）５１＊５！の両方から電子が抜かれているとす
ると、電流は第５図（ａ）のｔの部分及びフローティン
グゲート５Ｉ 、６！下を流れる。よってこの時の電流
をＩ４とすれば、この工。が最も多くなってＬ ＜ Ｉ
！ ＜ Ｉｓ ＜ Ｉ４となり、このようにして４柵の
２ピット分のデータを記憶できるものである。
７０〜テイングゲート５１ｙ５２への電子の注入或いは
電子の抜き取りは、従来の場合と同様コントロールゲー
ト’＃’ｌ＋６２及びソース２の電位を任意に決めるこ
とにより、２ビット分のデータのＱ ＰＩ 、 Ｍ Ｉ
ＩＩの種類に応じてフローティングゲート５１ｓ５を毎
にそれ（れ電子の注入或いは抜き取りができる。例えば
、７ｒ：１−ティングゲート５．に電子を注入するにハ
、ソース２．ドレイン３をｏｖに、°コント目−ルゲー
ト４，６Ｉに高電位を与えればよい。
電子の抜き取りは、従来の場合と同様コントロールゲー
ト’＃’ｌ＋６２及びソース２の電位を任意に決めるこ
とにより、２ビット分のデータのＱ ＰＩ 、 Ｍ Ｉ
ＩＩの種類に応じてフローティングゲート５１ｓ５を毎
にそれ（れ電子の注入或いは抜き取りができる。例えば
、７ｒ：１−ティングゲート５．に電子を注入するにハ
、ソース２．ドレイン３をｏｖに、°コント目−ルゲー
ト４，６Ｉに高電位を与えればよい。
また、フローティングゲート６、がら電子を抜くには、
コントレールゲート４，６． を接地し、ノース２に高
電位を与えればよいものである。
コントレールゲート４，６． を接地し、ノース２に高
電位を与えればよいものである。
なお、本発明は実施例のみに限られることなく種々の応
用が可能である。例えば第５図（、）のｔの部分のしき
い電圧を高く設定すれば上記電流工、を零にでき、より
マージンの大きなメモリを提供できる。また第６図に示
される如くフローティングゲート５１＋６２は食いちが
っていてもよいし、また第７図の如く７０−テイングゲ
−Ｆ”Ｉｘ５２はオーバーラツプしていてもよい。また
第８図の如くフローテインググー）５１＋５２によりチ
ャネル長を変えるようにしても２ビット分のデータが記
憶できる。
用が可能である。例えば第５図（、）のｔの部分のしき
い電圧を高く設定すれば上記電流工、を零にでき、より
マージンの大きなメモリを提供できる。また第６図に示
される如くフローティングゲート５１＋６２は食いちが
っていてもよいし、また第７図の如く７０−テイングゲ
−Ｆ”Ｉｘ５２はオーバーラツプしていてもよい。また
第８図の如くフローテインググー）５１＋５２によりチ
ャネル長を変えるようにしても２ビット分のデータが記
憶できる。
以上説明した如く本発明によれば、１メモリセルに２ピ
ット分のデータを記憶させることができるため、メモリ
セルの占有面積を小さくでき、より集積度の向上した半
導体メモリに通した絶縁ゲート型′屯界効果トランジス
タが提供できるものである。
ット分のデータを記憶させることができるため、メモリ
セルの占有面積を小さくでき、より集積度の向上した半
導体メモリに通した絶縁ゲート型′屯界効果トランジス
タが提供できるものである。
第１図（ａ）は従来のメモリセルを構成するＭＯ８゛ｆ
２ンジスタのパターン平面図、同図（ｂ）ないしくｄ）
は同図（ａ）の断面図、第２図（ａ）はメモリセルのシ
ンボル図、同図（ｂ）は同セルをマトリクス状に配置し
た図、第３図は同マトリクスの一部パターン平面図、第
４図はその改良例を示すパターン平面図、第５図（ａ）
は本発明の一実施例のパターン平面図、同図（ｂ）は同
図（ａ）のｂ−ｂ線に沿う断面図、第６図ないし第８図
は本発明の他の実施例のパターン平面図である。 ２・・・ソース、３・・・ドレ、イン、’ ９６Ｊ ｐ
６２パコントロールゲート、６１＋５２・・・フローテ
ィングゲート。 出願人代理人 弁理士 鈴 江 武 彦第５図 （ｂ） 第６図 第７０ ｍＨ”’Ｂ
２ンジスタのパターン平面図、同図（ｂ）ないしくｄ）
は同図（ａ）の断面図、第２図（ａ）はメモリセルのシ
ンボル図、同図（ｂ）は同セルをマトリクス状に配置し
た図、第３図は同マトリクスの一部パターン平面図、第
４図はその改良例を示すパターン平面図、第５図（ａ）
は本発明の一実施例のパターン平面図、同図（ｂ）は同
図（ａ）のｂ−ｂ線に沿う断面図、第６図ないし第８図
は本発明の他の実施例のパターン平面図である。 ２・・・ソース、３・・・ドレ、イン、’ ９６Ｊ ｐ
６２パコントロールゲート、６１＋５２・・・フローテ
ィングゲート。 出願人代理人 弁理士 鈴 江 武 彦第５図 （ｂ） 第６図 第７０ ｍＨ”’Ｂ
Claims (2)
- （１） ソース、ドレイン、チャネル領域と、該チャネ
ル領域上の一側方に延在される第１のフローティングゲ
ート及び前記チャネル領域上の他側方に延在される第２
の７目−ティングゲートと、前記各フローティングゲー
トの電子注入、抜き取りを行なう第１．第２のコントロ
ールゲートとを具備したことを特徴とする絶縁ゲート型
電界効果トランジスタ。 - （２）前記第１のコントロールゲートは、チャネル制御
も行なうことを特徴とする特許請求の範囲第１項に記載
の絶縁ゲート型電界効果トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2276884A JPS60169172A (ja) | 1984-02-13 | 1984-02-13 | 絶縁ゲ−ト型電界効果トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2276884A JPS60169172A (ja) | 1984-02-13 | 1984-02-13 | 絶縁ゲ−ト型電界効果トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60169172A true JPS60169172A (ja) | 1985-09-02 |
Family
ID=12091849
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2276884A Pending JPS60169172A (ja) | 1984-02-13 | 1984-02-13 | 絶縁ゲ−ト型電界効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60169172A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6459960A (en) * | 1987-08-31 | 1989-03-07 | Agency Ind Science Techn | Nonvolatile semiconductor memory element |
| JPH01161770A (ja) * | 1987-12-17 | 1989-06-26 | Mitsubishi Electric Corp | 不揮発性半導体記憶装置 |
| JPH01212472A (ja) * | 1988-02-19 | 1989-08-25 | Mitsubishi Electric Corp | 不揮発性半導体記憶装置 |
| JPH0258349U (ja) * | 1988-10-20 | 1990-04-26 | ||
| JP2001210733A (ja) * | 1999-12-22 | 2001-08-03 | Hyundai Electronics Ind Co Ltd | マルチレベルフラッシュｅｅｐｒｏｍセル及びその製造方法 |
-
1984
- 1984-02-13 JP JP2276884A patent/JPS60169172A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6459960A (en) * | 1987-08-31 | 1989-03-07 | Agency Ind Science Techn | Nonvolatile semiconductor memory element |
| JPH01161770A (ja) * | 1987-12-17 | 1989-06-26 | Mitsubishi Electric Corp | 不揮発性半導体記憶装置 |
| JPH01212472A (ja) * | 1988-02-19 | 1989-08-25 | Mitsubishi Electric Corp | 不揮発性半導体記憶装置 |
| JPH0258349U (ja) * | 1988-10-20 | 1990-04-26 | ||
| JP2001210733A (ja) * | 1999-12-22 | 2001-08-03 | Hyundai Electronics Ind Co Ltd | マルチレベルフラッシュｅｅｐｒｏｍセル及びその製造方法 |
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