JPS60169172A - 絶縁ゲ−ト型電界効果トランジスタ - Google Patents
絶縁ゲ−ト型電界効果トランジスタInfo
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- JPS60169172A JPS60169172A JP2276884A JP2276884A JPS60169172A JP S60169172 A JPS60169172 A JP S60169172A JP 2276884 A JP2276884 A JP 2276884A JP 2276884 A JP2276884 A JP 2276884A JP S60169172 A JPS60169172 A JP S60169172A
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- Japan
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- floating gate
- electrons
- floating
- control
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- 230000005669 field effect Effects 0.000 title claims description 7
- 238000002347 injection Methods 0.000 abstract description 3
- 239000007924 injection Substances 0.000 abstract description 3
- 230000010354 integration Effects 0.000 abstract description 3
- 238000000605 extraction Methods 0.000 abstract 1
- 239000011159 matrix material Substances 0.000 description 6
- 239000004065 semiconductor Substances 0.000 description 4
- 239000000758 substrate Substances 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 230000008878 coupling Effects 0.000 description 2
- 238000010168 coupling process Methods 0.000 description 2
- 238000005859 coupling reaction Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000005684 electric field Effects 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
- 235000015067 sauces Nutrition 0.000 description 1
- 230000005641 tunneling Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
- H01L29/7881—Programmable transistors with only two possible levels of programmation
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Non-Volatile Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は電気的にデータの書き替え可能な半導体メモリ
を形成するメモリセルとして適した絶縁ゲート型電界効
果トランジスタに関する。
を形成するメモリセルとして適した絶縁ゲート型電界効
果トランジスタに関する。
読み出し専用メモリはコンピュータシステムにとって、
なくてはならないものである。最近マイクロコンピュー
タの発達と共にユーザが自由に書き込みでき、一度書き
込みが行なわれると、電源を切っても情報が半永久的に
保持され、また、ユーザがその情報を再び書き替えられ
る電気的に書き替え可能な読み出し専用メモリが益々普
及してきた。このような半導体メモリのメモリセルとし
て、従来第1図のような絶縁ゲート型電界効果トランジ
スタ(以下MO8)ランジスタと称す)が知られている
。第1図(a)はそのパターン平面図、第1図(b)〜
(c)はそれぞれ第1図b−b−d−d線に沿う断面図
である。
なくてはならないものである。最近マイクロコンピュー
タの発達と共にユーザが自由に書き込みでき、一度書き
込みが行なわれると、電源を切っても情報が半永久的に
保持され、また、ユーザがその情報を再び書き替えられ
る電気的に書き替え可能な読み出し専用メモリが益々普
及してきた。このような半導体メモリのメモリセルとし
て、従来第1図のような絶縁ゲート型電界効果トランジ
スタ(以下MO8)ランジスタと称す)が知られている
。第1図(a)はそのパターン平面図、第1図(b)〜
(c)はそれぞれ第1図b−b−d−d線に沿う断面図
である。
図中1はP型基板、2はソース領域(N+領領域、3は
ドレイン領域(N+領領域、4は第1のコントロールゲ
ート、5は70−ティングゲート、6は第2のコントロ
ールゲート、7はフローティングゲート5とN+領域8
間の薄い絶縁膜でる。
ドレイン領域(N+領領域、4は第1のコントロールゲ
ート、5は70−ティングゲート、6は第2のコントロ
ールゲート、7はフローティングゲート5とN+領域8
間の薄い絶縁膜でる。
このようなMOS)ランジスタにあっては、電気的に浮
遊状態にある浮遊ゲート6に電子を注入した状態にある
か、電子を抜いた状態であるかで、情報(データ)の”
′0”或いはII II+を記憶する。浮遊ゲート5に
電子が注入されていれば、浮遊ゲート6は負の電位にな
っており、第1のコントロールゲート4をたとえば5v
にしても、このMOS)ランジスタはオンしない。
遊状態にある浮遊ゲート6に電子を注入した状態にある
か、電子を抜いた状態であるかで、情報(データ)の”
′0”或いはII II+を記憶する。浮遊ゲート5に
電子が注入されていれば、浮遊ゲート6は負の電位にな
っており、第1のコントロールゲート4をたとえば5v
にしても、このMOS)ランジスタはオンしない。
一方電子が抜かれていればオンし、電流が流れる0第1
図において第1のコントロールゲート4が直接チャネル
を制御している部分又は、電子を抜くと浮遊ゲート5は
正の電位になるので、電子を抜いた状態ではコントロー
ルゲート4が例えば5■にならなければ、電流が流れな
いようにするためである。
図において第1のコントロールゲート4が直接チャネル
を制御している部分又は、電子を抜くと浮遊ゲート5は
正の電位になるので、電子を抜いた状態ではコントロー
ルゲート4が例えば5■にならなければ、電流が流れな
いようにするためである。
このようなMOS)ランジスタへのデータ書き込みは、
第1のコントロールゲート4及び第2のコントロールゲ
ート6を高電位にする。このトキ、コントロールゲート
4,6とフローティングゲート5との容量結合でフロー
ティングゲート5の電位は上昇し、第1図(c)の部分
7の薄い絶縁膜(約100〜2001)でのファウラノ
ルドハイムのトンネル効果により、フローティングゲー
ト6に電子を注入する。一方電子を抜く時は、ソース2
を高電位にして、コントロールゲート4,6を接地し、
薄い絶縁膜7を介し再びファウジノルドハイムのトンネ
ル効果で電子を抜く。ところでフローティングゲート5
の電位は充分高く上がらないとトンネルは生じない。こ
のため、フローティングゲート5の電位を充分上げて電
子をトンネルさせねばならない。
第1のコントロールゲート4及び第2のコントロールゲ
ート6を高電位にする。このトキ、コントロールゲート
4,6とフローティングゲート5との容量結合でフロー
ティングゲート5の電位は上昇し、第1図(c)の部分
7の薄い絶縁膜(約100〜2001)でのファウラノ
ルドハイムのトンネル効果により、フローティングゲー
ト6に電子を注入する。一方電子を抜く時は、ソース2
を高電位にして、コントロールゲート4,6を接地し、
薄い絶縁膜7を介し再びファウジノルドハイムのトンネ
ル効果で電子を抜く。ところでフローティングゲート5
の電位は充分高く上がらないとトンネルは生じない。こ
のため、フローティングゲート5の電位を充分上げて電
子をトンネルさせねばならない。
例えば、StO,では106v/an〜10?■/cr
nの電界でファウラノルドハイムのトンネルは生じる0 ここで、コントロールゲートを二つ設けているのは次の
理由による。即ち、二つのコントロールゲートが共に高
電位の時、フローティングゲート5に電子が注入さ゛れ
、共に接地電位でかつソース2が高電位の時電子が抜か
れる。どちらか一方が高電位ふ接地電位のときは、電子
の注入は生じない。これは片方のコントロールゲートと
フローティングゲートとの容量結合では、フローティン
グゲートの電位を充分上昇させられないからである。ま
た、ソース2が高電位の時、どちらか一方或いは両方と
も高電位の時は電子は抜かれない。これらは、このMO
S)ランジスタをメモリセルとして半導体メモリを集積
化して半導体チップ上につくったとき、選択的に書き込
みや消去ができるようにするためであるO 上記メモリセルは行列方向にマトリクス状に配列される
0第2図(a)はこのメモリセルのシンポを図、第2図
(b)はこのメモリセルがマトリクス状に配列された状
態を示す。よって行方向の選択を第1のコントロールゲ
ート4で、列方向の選択を第2のコントロールゲート6
で行なえば、行1列共に高電位でその交点にある選択さ
れたメモリセルのみ電子の注入が起こる。電子を抜く時
は、ソース2及び第1.第2のコントロールゲートを共
に高電位にして、選択された行列のみを接地電位にする
。よって、その交点にある選択されたメモリセルのみ電
子が抜かれることになる。このように選択的にデータの
書き替えが行なえるものである。
nの電界でファウラノルドハイムのトンネルは生じる0 ここで、コントロールゲートを二つ設けているのは次の
理由による。即ち、二つのコントロールゲートが共に高
電位の時、フローティングゲート5に電子が注入さ゛れ
、共に接地電位でかつソース2が高電位の時電子が抜か
れる。どちらか一方が高電位ふ接地電位のときは、電子
の注入は生じない。これは片方のコントロールゲートと
フローティングゲートとの容量結合では、フローティン
グゲートの電位を充分上昇させられないからである。ま
た、ソース2が高電位の時、どちらか一方或いは両方と
も高電位の時は電子は抜かれない。これらは、このMO
S)ランジスタをメモリセルとして半導体メモリを集積
化して半導体チップ上につくったとき、選択的に書き込
みや消去ができるようにするためであるO 上記メモリセルは行列方向にマトリクス状に配列される
0第2図(a)はこのメモリセルのシンポを図、第2図
(b)はこのメモリセルがマトリクス状に配列された状
態を示す。よって行方向の選択を第1のコントロールゲ
ート4で、列方向の選択を第2のコントロールゲート6
で行なえば、行1列共に高電位でその交点にある選択さ
れたメモリセルのみ電子の注入が起こる。電子を抜く時
は、ソース2及び第1.第2のコントロールゲートを共
に高電位にして、選択された行列のみを接地電位にする
。よって、その交点にある選択されたメモリセルのみ電
子が抜かれることになる。このように選択的にデータの
書き替えが行なえるものである。
ここで、フローティングゲートの電位をVFG。
第1のコントロールゲート4の電位をVC(1! 。
第2のコントロールゲート6の電位をVco、 。
7o−ティングゲートと第1.第2のコントロールゲー
トとの容量をそれぞれC,、C,とする。フローティン
グゲートと基板1のチャネル部の容量を04 、フロー
ティングゲートと基板1のフィールド部の容量をC3、
フローティングゲートと基板間の薄い絶縁膜の部分7の
容量をC5とする。次に上記Vco、及びVCG、に等
しく高電位Vcoが与えられたとし、 ”1=c2=cOであるとすると、下式で’l1raが
与えられる。
トとの容量をそれぞれC,、C,とする。フローティン
グゲートと基板1のチャネル部の容量を04 、フロー
ティングゲートと基板1のフィールド部の容量をC3、
フローティングゲートと基板間の薄い絶縁膜の部分7の
容量をC5とする。次に上記Vco、及びVCG、に等
しく高電位Vcoが与えられたとし、 ”1=c2=cOであるとすると、下式で’l1raが
与えられる。
この(1)式から分かるようにVyoを高く設定するた
めにはC6を大きくする必要があり、このco即ちCI
+02 を大きくするにはフローティングゲート5とコ
ントロールゲート4,6間の重なり部分を広くとらなけ
ればならない。このため書き込み時間を短かくしたり或
いは書き込み電圧を低く、つまりVOGが小さくても、
Vpoを大きく得るためにはフローティングゲートを広
くする必要があり、MOSトランジスタの占有面積が大
きくなり、集積回路の集積度の向上を妨げるという欠点
があった。
めにはC6を大きくする必要があり、このco即ちCI
+02 を大きくするにはフローティングゲート5とコ
ントロールゲート4,6間の重なり部分を広くとらなけ
ればならない。このため書き込み時間を短かくしたり或
いは書き込み電圧を低く、つまりVOGが小さくても、
Vpoを大きく得るためにはフローティングゲートを広
くする必要があり、MOSトランジスタの占有面積が大
きくなり、集積回路の集積度の向上を妨げるという欠点
があった。
第3図は第2図(b)に示したように、マトリクス状に
配列されたメモリセルの例えば第2図(b)のメモリセ
ルA、Hの集積回路に構成されたときの平面図である。
配列されたメモリセルの例えば第2図(b)のメモリセ
ルA、Hの集積回路に構成されたときの平面図である。
また出来るだけMOSトランジスタの占有面積を小さく
するため、第4図に示すようにフローティングゲート6
の形状をドレイン3側に延ばすようにし、フローティン
グゲートとコントロールゲートの対向面積を変えずに占
有面積を小さくするなど種々の工夫はなされているが、
しかし上記メモリセルはいずれも、1つのメモリセルに
1ビット分のデータしか保持しない。即ち、1つのメモ
リセルには0#或いは1”のデータしか記憶されない。
するため、第4図に示すようにフローティングゲート6
の形状をドレイン3側に延ばすようにし、フローティン
グゲートとコントロールゲートの対向面積を変えずに占
有面積を小さくするなど種々の工夫はなされているが、
しかし上記メモリセルはいずれも、1つのメモリセルに
1ビット分のデータしか保持しない。即ち、1つのメモ
リセルには0#或いは1”のデータしか記憶されない。
このためMOS)ランジスタの占有面積を小さくするに
も、おのずと限界があった。
も、おのずと限界があった。
本発明社上記実情に鑑みてなされたもので、占有面積を
小さくでき、以って集積度を向上させることができる絶
縁ゲート型電界効果トランジスタを提供しようとするも
のである〇〔発明の概要〕 本発明は上記目的を達成するため、1つのメモリセル(
MOS)ランジスタ)に2ビット分のデータを記憶させ
るようにしたものである。
小さくでき、以って集積度を向上させることができる絶
縁ゲート型電界効果トランジスタを提供しようとするも
のである〇〔発明の概要〕 本発明は上記目的を達成するため、1つのメモリセル(
MOS)ランジスタ)に2ビット分のデータを記憶させ
るようにしたものである。
以下図面を参照して本発明の一実施例を説明する。第5
図(a)は同実施例のパターン平面図であり、同図(b
)は同図(a)のb−b線に沿う断面図であるが、これ
は第1図のものと対応させた場合の例であるから、対応
個所には同一符号を用い、かつ適宜添字を付して説明を
省略し、特徴とする点を説明する。本発明の形状の特徴
は、ンース2及びドレイン3間のチャネル領域上の一1
側方に延在される第1の70−ティングゲート5.を設
け、上記チャネル領域上の他側方に延在される第2のフ
ローティングゲート52を設け、フローテインググーF
51+5tの電子注入、抜き取りを行なうためそれぞれ
第2のコントロールゲート61,6.を設けた点である
Oところで、2ピット分のデータの組み合わせ七1、
(イ) II OII 、 It O” 、 (ロ)
tl OII 、tl 1j″ 、eう“1”+ 、
tt On、に)”t 、 u 、 tt 1nの4種
である。本実施例ではこの4種を、メモリセルに流れる
電流を4種に区別することにより記憶する。列線に負荷
トランジスタが接びされているならば、上記4種の電流
の違いは、列線の電位の4種の違いに変換されて読みと
られる。
図(a)は同実施例のパターン平面図であり、同図(b
)は同図(a)のb−b線に沿う断面図であるが、これ
は第1図のものと対応させた場合の例であるから、対応
個所には同一符号を用い、かつ適宜添字を付して説明を
省略し、特徴とする点を説明する。本発明の形状の特徴
は、ンース2及びドレイン3間のチャネル領域上の一1
側方に延在される第1の70−ティングゲート5.を設
け、上記チャネル領域上の他側方に延在される第2のフ
ローティングゲート52を設け、フローテインググーF
51+5tの電子注入、抜き取りを行なうためそれぞれ
第2のコントロールゲート61,6.を設けた点である
Oところで、2ピット分のデータの組み合わせ七1、
(イ) II OII 、 It O” 、 (ロ)
tl OII 、tl 1j″ 、eう“1”+ 、
tt On、に)”t 、 u 、 tt 1nの4種
である。本実施例ではこの4種を、メモリセルに流れる
電流を4種に区別することにより記憶する。列線に負荷
トランジスタが接びされているならば、上記4種の電流
の違いは、列線の電位の4種の違いに変換されて読みと
られる。
上記組み合わせの(イ)の場合は、例えばフローテイン
ググー)51y5!の両方に電子が注入された状態とす
る。この時このメモリセルが選択されて例えばコントロ
ールゲート4が5■になっても、フローテインググー)
51+51には電子が注入されているため、その下のチ
ャネルはオンせず、電流は第5図(a)のtの部分を流
れる電流のみである。この電流なI、とする。
ググー)51y5!の両方に電子が注入された状態とす
る。この時このメモリセルが選択されて例えばコントロ
ールゲート4が5■になっても、フローテインググー)
51+51には電子が注入されているため、その下のチ
ャネルはオンせず、電流は第5図(a)のtの部分を流
れる電流のみである。この電流なI、とする。
また上記(ロ)の場合、フローティングゲート5□のみ
に電子が注入されているとすると、電流は第5図(、)
のtの部分及びフローティングゲート51の下を流れる
。この電流をI2とすると、I I < I 2 の関
係になる。次に上記(ハ)の場合、フローティングゲー
ト5.のみに電子が注入されているとする。この時電流
は第5図(a)のLの部分とフローティングゲート52
の下を流れる。
に電子が注入されているとすると、電流は第5図(、)
のtの部分及びフローティングゲート51の下を流れる
。この電流をI2とすると、I I < I 2 の関
係になる。次に上記(ハ)の場合、フローティングゲー
ト5.のみに電子が注入されているとする。この時電流
は第5図(a)のLの部分とフローティングゲート52
の下を流れる。
この時の電流をI3とすると、フローティングゲート5
.のチャネル部の幅W、と、フローテインググー)5z
のチャネル部の幅W2を比べるとW、<W2 、ゆえに
フローティングゲート5!下の電流の方が多く流れる。
.のチャネル部の幅W、と、フローテインググー)5z
のチャネル部の幅W2を比べるとW、<W2 、ゆえに
フローティングゲート5!下の電流の方が多く流れる。
よってI、 (I、 (I、となる。次に70−テイン
グゲ−)51*5!の両方から電子が抜かれているとす
ると、電流は第5図(a)のtの部分及びフローティン
グゲート5I 、6!下を流れる。よってこの時の電流
をI4とすれば、この工。が最も多くなってL < I
! < Is < I4となり、このようにして4柵の
2ピット分のデータを記憶できるものである。
グゲ−)51*5!の両方から電子が抜かれているとす
ると、電流は第5図(a)のtの部分及びフローティン
グゲート5I 、6!下を流れる。よってこの時の電流
をI4とすれば、この工。が最も多くなってL < I
! < Is < I4となり、このようにして4柵の
2ピット分のデータを記憶できるものである。
70〜テイングゲート51y52への電子の注入或いは
電子の抜き取りは、従来の場合と同様コントロールゲー
ト’#’l+62及びソース2の電位を任意に決めるこ
とにより、2ビット分のデータのQ PI 、 M I
IIの種類に応じてフローティングゲート51s5を毎
にそれ(れ電子の注入或いは抜き取りができる。例えば
、7r:1−ティングゲート5.に電子を注入するにハ
、ソース2.ドレイン3をovに、°コント目−ルゲー
ト4,6Iに高電位を与えればよい。
電子の抜き取りは、従来の場合と同様コントロールゲー
ト’#’l+62及びソース2の電位を任意に決めるこ
とにより、2ビット分のデータのQ PI 、 M I
IIの種類に応じてフローティングゲート51s5を毎
にそれ(れ電子の注入或いは抜き取りができる。例えば
、7r:1−ティングゲート5.に電子を注入するにハ
、ソース2.ドレイン3をovに、°コント目−ルゲー
ト4,6Iに高電位を与えればよい。
また、フローティングゲート6、がら電子を抜くには、
コントレールゲート4,6. を接地し、ノース2に高
電位を与えればよいものである。
コントレールゲート4,6. を接地し、ノース2に高
電位を与えればよいものである。
なお、本発明は実施例のみに限られることなく種々の応
用が可能である。例えば第5図(、)のtの部分のしき
い電圧を高く設定すれば上記電流工、を零にでき、より
マージンの大きなメモリを提供できる。また第6図に示
される如くフローティングゲート51+62は食いちが
っていてもよいし、また第7図の如く70−テイングゲ
−F”Ix52はオーバーラツプしていてもよい。また
第8図の如くフローテインググー)51+52によりチ
ャネル長を変えるようにしても2ビット分のデータが記
憶できる。
用が可能である。例えば第5図(、)のtの部分のしき
い電圧を高く設定すれば上記電流工、を零にでき、より
マージンの大きなメモリを提供できる。また第6図に示
される如くフローティングゲート51+62は食いちが
っていてもよいし、また第7図の如く70−テイングゲ
−F”Ix52はオーバーラツプしていてもよい。また
第8図の如くフローテインググー)51+52によりチ
ャネル長を変えるようにしても2ビット分のデータが記
憶できる。
以上説明した如く本発明によれば、1メモリセルに2ピ
ット分のデータを記憶させることができるため、メモリ
セルの占有面積を小さくでき、より集積度の向上した半
導体メモリに通した絶縁ゲート型′屯界効果トランジス
タが提供できるものである。
ット分のデータを記憶させることができるため、メモリ
セルの占有面積を小さくでき、より集積度の向上した半
導体メモリに通した絶縁ゲート型′屯界効果トランジス
タが提供できるものである。
第1図(a)は従来のメモリセルを構成するMO8゛f
2ンジスタのパターン平面図、同図(b)ないしくd)
は同図(a)の断面図、第2図(a)はメモリセルのシ
ンボル図、同図(b)は同セルをマトリクス状に配置し
た図、第3図は同マトリクスの一部パターン平面図、第
4図はその改良例を示すパターン平面図、第5図(a)
は本発明の一実施例のパターン平面図、同図(b)は同
図(a)のb−b線に沿う断面図、第6図ないし第8図
は本発明の他の実施例のパターン平面図である。 2・・・ソース、3・・・ドレ、イン、’ 96J p
62パコントロールゲート、61+52・・・フローテ
ィングゲート。 出願人代理人 弁理士 鈴 江 武 彦第5図 (b) 第6図 第70 mH”’B
2ンジスタのパターン平面図、同図(b)ないしくd)
は同図(a)の断面図、第2図(a)はメモリセルのシ
ンボル図、同図(b)は同セルをマトリクス状に配置し
た図、第3図は同マトリクスの一部パターン平面図、第
4図はその改良例を示すパターン平面図、第5図(a)
は本発明の一実施例のパターン平面図、同図(b)は同
図(a)のb−b線に沿う断面図、第6図ないし第8図
は本発明の他の実施例のパターン平面図である。 2・・・ソース、3・・・ドレ、イン、’ 96J p
62パコントロールゲート、61+52・・・フローテ
ィングゲート。 出願人代理人 弁理士 鈴 江 武 彦第5図 (b) 第6図 第70 mH”’B
Claims (2)
- (1) ソース、ドレイン、チャネル領域と、該チャネ
ル領域上の一側方に延在される第1のフローティングゲ
ート及び前記チャネル領域上の他側方に延在される第2
の7目−ティングゲートと、前記各フローティングゲー
トの電子注入、抜き取りを行なう第1.第2のコントロ
ールゲートとを具備したことを特徴とする絶縁ゲート型
電界効果トランジスタ。 - (2)前記第1のコントロールゲートは、チャネル制御
も行なうことを特徴とする特許請求の範囲第1項に記載
の絶縁ゲート型電界効果トランジスタ。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2276884A JPS60169172A (ja) | 1984-02-13 | 1984-02-13 | 絶縁ゲ−ト型電界効果トランジスタ |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2276884A JPS60169172A (ja) | 1984-02-13 | 1984-02-13 | 絶縁ゲ−ト型電界効果トランジスタ |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS60169172A true JPS60169172A (ja) | 1985-09-02 |
Family
ID=12091849
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2276884A Pending JPS60169172A (ja) | 1984-02-13 | 1984-02-13 | 絶縁ゲ−ト型電界効果トランジスタ |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS60169172A (ja) |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6459960A (en) * | 1987-08-31 | 1989-03-07 | Agency Ind Science Techn | Nonvolatile semiconductor memory element |
JPH01161770A (ja) * | 1987-12-17 | 1989-06-26 | Mitsubishi Electric Corp | 不揮発性半導体記憶装置 |
JPH01212472A (ja) * | 1988-02-19 | 1989-08-25 | Mitsubishi Electric Corp | 不揮発性半導体記憶装置 |
JPH0258349U (ja) * | 1988-10-20 | 1990-04-26 | ||
JP2001210733A (ja) * | 1999-12-22 | 2001-08-03 | Hyundai Electronics Ind Co Ltd | マルチレベルフラッシュeepromセル及びその製造方法 |
-
1984
- 1984-02-13 JP JP2276884A patent/JPS60169172A/ja active Pending
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6459960A (en) * | 1987-08-31 | 1989-03-07 | Agency Ind Science Techn | Nonvolatile semiconductor memory element |
JPH01161770A (ja) * | 1987-12-17 | 1989-06-26 | Mitsubishi Electric Corp | 不揮発性半導体記憶装置 |
JPH01212472A (ja) * | 1988-02-19 | 1989-08-25 | Mitsubishi Electric Corp | 不揮発性半導体記憶装置 |
JPH0258349U (ja) * | 1988-10-20 | 1990-04-26 | ||
JP2001210733A (ja) * | 1999-12-22 | 2001-08-03 | Hyundai Electronics Ind Co Ltd | マルチレベルフラッシュeepromセル及びその製造方法 |
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