JPS5960797A - 不揮発性半導体メモリ装置 - Google Patents
不揮発性半導体メモリ装置Info
- Publication number
- JPS5960797A JPS5960797A JP57171381A JP17138182A JPS5960797A JP S5960797 A JPS5960797 A JP S5960797A JP 57171381 A JP57171381 A JP 57171381A JP 17138182 A JP17138182 A JP 17138182A JP S5960797 A JPS5960797 A JP S5960797A
- Authority
- JP
- Japan
- Prior art keywords
- memory cell
- rewrite
- control
- memory cells
- electrode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
- G11C16/3418—Disturbance prevention or evaluation; Refreshing of disturbed memory data
- G11C16/3427—Circuits or methods to prevent or reduce disturbance of the state of a memory cell when neighbouring cells are read or written
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/32—Timing circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
- G11C16/3418—Disturbance prevention or evaluation; Refreshing of disturbed memory data
Landscapes
- Read Only Memory (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、浮遊ダートと制御ダートを有するメモリセル
をマトリクス状に集積形成して構成され、電気的かつ選
択的な書替えを可能とした不揮発性半導体メモリ装置灯
、に関する。
をマトリクス状に集積形成して構成され、電気的かつ選
択的な書替えを可能とした不揮発性半導体メモリ装置灯
、に関する。
浮遊ケ゛−トと制御ダートをもつＭＯＳ ＦＥＴ構造の
メモリセルであって、マトリクス配列して電気的かつ選
択的な書替えを可能としたものとして１第１図に等価回
路で示すものが知られている０このメモリセルは、半導
体基板に形成されたターフ８，１フ４フ０間のチャネル
領域上に浮遊グー）ＦＣ，更にこれに容量納会する第１
および＠２０制御グー）ＣＧｓ、およびＣＧ２が払層形
成されている。またチャネル領域と別に通常ソースＳと
共通接続される書替え電極ＥＧが設けられ、浮遊グー）
ＦＧはこの書替え電極ＥＧに対してトンネル電流が流れ
得る極γｌＪ７絶縁膜を介して対向させている。
メモリセルであって、マトリクス配列して電気的かつ選
択的な書替えを可能としたものとして１第１図に等価回
路で示すものが知られている０このメモリセルは、半導
体基板に形成されたターフ８，１フ４フ０間のチャネル
領域上に浮遊グー）ＦＣ，更にこれに容量納会する第１
および＠２０制御グー）ＣＧｓ、およびＣＧ２が払層形
成されている。またチャネル領域と別に通常ソースＳと
共通接続される書替え電極ＥＧが設けられ、浮遊グー）
ＦＧはこの書替え電極ＥＧに対してトンネル電流が流れ
得る極γｌＪ７絶縁膜を介して対向させている。
このメモリセル全マトリクス配列する場合、４ビツトを
例Ｖことって示すと第２図のように接続される。）＋１
１ぢメモリセルＭ１％Ｍ４は、ドレインＤ五 、Ｄ２お
よび第１のｌＩｊり御ダートｃＧ１！。
例Ｖことって示すと第２図のように接続される。）＋１
１ぢメモリセルＭ１％Ｍ４は、ドレインＤ五 、Ｄ２お
よび第１のｌＩｊり御ダートｃＧ１！。
ＣＧＩｚ 全それぞれＹ方向に共通接続し、第２の制御
り゛ ） ＣＧ２１ ＊ ＣＧ２２全Ｘ方向に共通接
続セルにつき共通接続してマ） ＩＪクス配列される。
り゛ ） ＣＧ２１ ＊ ＣＧ２２全Ｘ方向に共通接
続セルにつき共通接続してマ） ＩＪクス配列される。
この不揮発性メモリの選択的読出しおよび１″替えの動
作は、例えばｎチャネルを例にとって説明すると次のと
おりである。メモリセルＭ１を読出す場合には、ドレイ
ンＤ！および第２の制御グー）ＣＧ２１を高電位とし、
他の電極を全て低電位とする。これによシ、メモリセル
Ｍｌが６０＃（浮遊グー）ＦＧＫ電荷が書込まれていす
、しきい値Ｖｔｏが正の小さい値の状態）のときこれに
チャネル電流が流れ、“１＃（浮遊ケ゛−）ＦＧに電子
が注入されたしきい値■、１が正の大きな値の状態）の
ときこれにチャネル′亀流が流ｆ’Ｌない。メモリセル
Ｍ１の記憶内容を１替えるには、第１．第２の制御ダー
トＣＧ、ｌ 。
作は、例えばｎチャネルを例にとって説明すると次のと
おりである。メモリセルＭ１を読出す場合には、ドレイ
ンＤ！および第２の制御グー）ＣＧ２１を高電位とし、
他の電極を全て低電位とする。これによシ、メモリセル
Ｍｌが６０＃（浮遊グー）ＦＧＫ電荷が書込まれていす
、しきい値Ｖｔｏが正の小さい値の状態）のときこれに
チャネル電流が流れ、“１＃（浮遊ケ゛−）ＦＧに電子
が注入されたしきい値■、１が正の大きな値の状態）の
ときこれにチャネル′亀流が流ｆ’Ｌない。メモリセル
Ｍ１の記憶内容を１替えるには、第１．第２の制御ダー
トＣＧ、ｌ 。
ＣＧ２１ ｋ高電位、他の端子全全て低電位とするか１
または第１．第２の制御ケ゛−）ＣＧｌＫ。
または第１．第２の制御ケ゛−）ＣＧｌＫ。
ＣＧ２１を低′電位、他の端子を全て尚電位とする。
これによシ、メモリセルＭ１においてのみ、浮遊グー）
ＦＣが１替え電極ＥＧに対して十分な高電位または十分
な低′畦位となシ、浮遊ダートＦＧと祝替え電、ｉ＝
Ｅ Ｇとの間でトンネル電流による′ｌ！、荷の授受が
な？れて、書替えが行われる。
ＦＣが１替え電極ＥＧに対して十分な高電位または十分
な低′畦位となシ、浮遊ダートＦＧと祝替え電、ｉ＝
Ｅ Ｇとの間でトンネル電流による′ｌ！、荷の授受が
な？れて、書替えが行われる。
第３図は也替えしシ１始時点ｔｏで第１．第２の制御ケ
゛−トＣＧ１．ＣＧ２ および有替え電極ＥＧの１４位
が同時に変化する様子を示している。
゛−トＣＧ１．ＣＧ２ および有替え電極ＥＧの１４位
が同時に変化する様子を示している。
こうして第１図のメモリセルを配列して、電気的かつ選
択的なｊ（替えを可能とした不揮発性メモリ装置が実現
できるが、従来のものには次のような問題があった。即
ちメモリセルの各電極、ケ゛−トの電位は外部から制御
されるが、時間遅れがあるために第３図に示すように理
想的に電位が変化することは実μＡには難しい。そうす
ると、書替えようとするメモリセル以外のメモリセルに
おいで、第１ 、 ｇｉ４２の制御ダートＣＧ １
ｓ ＣＧ ２が同時に高電位で書替え電極ＥＧが低電位
、または第１．第２の制御ケ９−トＣＧ１ ｓ ＣＧ
２が同時に低電位で１．替え電泳ＥＧが篩醒位という
状態が発生して、ネジな記憶Ｖ１谷の変更がな笛れてし
まうことがある。
択的なｊ（替えを可能とした不揮発性メモリ装置が実現
できるが、従来のものには次のような問題があった。即
ちメモリセルの各電極、ケ゛−トの電位は外部から制御
されるが、時間遅れがあるために第３図に示すように理
想的に電位が変化することは実μＡには難しい。そうす
ると、書替えようとするメモリセル以外のメモリセルに
おいで、第１ 、 ｇｉ４２の制御ダートＣＧ １
ｓ ＣＧ ２が同時に高電位で書替え電極ＥＧが低電位
、または第１．第２の制御ケ９−トＣＧ１ ｓ ＣＧ
２が同時に低電位で１．替え電泳ＥＧが篩醒位という
状態が発生して、ネジな記憶Ｖ１谷の変更がな笛れてし
まうことがある。
本発明は上記の点に錆み、選択さｔｌ−たメモリセル以
外のメモリセルの記憶内容が変更されることのないよう
にした、電気的かつ選択的書替えの可能な不揮発性半導
体メモリ装置を提供すること全目的とする。
外のメモリセルの記憶内容が変更されることのないよう
にした、電気的かつ選択的書替えの可能な不揮発性半導
体メモリ装置を提供すること全目的とする。
本発明は、第１図および第２図で説明したメモリ装置に
おいて、選択されたメモリセルについて記憶内容の書替
えを行うべき時点の前後にわたって全メモリセルについ
て第１．第２の制御ケ゛−トの一方を烏電位、他方を低
電位に保持する書替え禁止期間を設けたことを％徴とす
る。
おいて、選択されたメモリセルについて記憶内容の書替
えを行うべき時点の前後にわたって全メモリセルについ
て第１．第２の制御ケ゛−トの一方を烏電位、他方を低
電位に保持する書替え禁止期間を設けたことを％徴とす
る。
〔発明の効果〕
本発明によれば、書替えをすべきメモリセルの電極、ダ
ートの電位設定にタイミング上のずれが多少中じたとし
ても、所望のメモリセルの記憶内容のみを変更して他の
メモリセルでの誤まった内容変更を防止することができ
、信頼性の高い不揮発性半導体メモリ装置を実現するこ
とができる。
ートの電位設定にタイミング上のずれが多少中じたとし
ても、所望のメモリセルの記憶内容のみを変更して他の
メモリセルでの誤まった内容変更を防止することができ
、信頼性の高い不揮発性半導体メモリ装置を実現するこ
とができる。
以下本兄明の実施例ｔｏ明する。メモリセルの基本構成
は第１図の等価回路で説明したとおシである。具体的な
メモリセルの恢部構造全εＢ４図（ａ） 〜（ｄ）に示
す。（ａ）が平面図、（ｂ） 、 （Ｃ）および（ｄ）
はそれぞれ（−）のＡ−Ａ’、ｌ３−Ｂ’およびｃ −
ｃ’耘而面である。Ｐ型Ｓｔ基版１にｎ１型のソース２
およびドレイン３全設け、これら周領域間のチャイ・ル
領域上にゲート絶縁膜４夏を介して浮遊ケ９−ト５ゲ設
け、更にこの上にゲート１敞緑ｊ嘆４ｚ＊４ｚ’ｓ：介
してそれぞれ浮遊ケ゛−ト５に容抽結合する第１の制御
ゲート６および第２のＨ；１］御グー） ７２６けてい
る。チャネル領域に隣接した位ｆ（ｉにはソース２と連
続的（Ｃ形成された１゜ちえ′電極としてのｎ＋層８を
設け、前記？Ｔ遊ゲート５を、この１７％ ｌｌ上まで
延在させトンネル電流がＤｊＬれ倚る擾れり絶縁膜４３
ケ介して１層８に対向させている。第１の匍］Ｉ４Ｉゲ
ート６は舊替え１１１１制御用であってＹ方向に連続的
Ｖこ配設し、第２のＳｔｉ制御ケ゛−トロは書替え制御
用であると共に読出しケ゛−トであって、浮遊ケ゛−ト
５と共にチャネル領域をおおいＸ方向に連続的に配設す
る。
は第１図の等価回路で説明したとおシである。具体的な
メモリセルの恢部構造全εＢ４図（ａ） 〜（ｄ）に示
す。（ａ）が平面図、（ｂ） 、 （Ｃ）および（ｄ）
はそれぞれ（−）のＡ−Ａ’、ｌ３−Ｂ’およびｃ −
ｃ’耘而面である。Ｐ型Ｓｔ基版１にｎ１型のソース２
およびドレイン３全設け、これら周領域間のチャイ・ル
領域上にゲート絶縁膜４夏を介して浮遊ケ９−ト５ゲ設
け、更にこの上にゲート１敞緑ｊ嘆４ｚ＊４ｚ’ｓ：介
してそれぞれ浮遊ケ゛−ト５に容抽結合する第１の制御
ゲート６および第２のＨ；１］御グー） ７２６けてい
る。チャネル領域に隣接した位ｆ（ｉにはソース２と連
続的（Ｃ形成された１゜ちえ′電極としてのｎ＋層８を
設け、前記？Ｔ遊ゲート５を、この１７％ ｌｌ上まで
延在させトンネル電流がＤｊＬれ倚る擾れり絶縁膜４３
ケ介して１層８に対向させている。第１の匍］Ｉ４Ｉゲ
ート６は舊替え１１１１制御用であってＹ方向に連続的
Ｖこ配設し、第２のＳｔｉ制御ケ゛−トロは書替え制御
用であると共に読出しケ゛−トであって、浮遊ケ゛−ト
５と共にチャネル領域をおおいＸ方向に連続的に配設す
る。
才だソース２はＸ方向に連続的に配設し、ドレイン３は
Ｙ方向に例えば金属配線により接続して、メモリセルア
レイを構成する。
Ｙ方向に例えば金属配線により接続して、メモリセルア
レイを構成する。
このように構成されるメモリセルアレイ１ノ奮用いて不
揮発性メモリの全体ｌＩ′ｉ第５図の如く朴゛ｉ成され
る。λデコーダ１２．Ｙデコーダ１３はそれぞれ第１．
第２の制御ダート６．７の電位を制御する回路・１替え
制御回路１４は全メモリセルのｎｒｒｊｌｉに共通に尚
電位（例えば２０■）または低電位（例えばＯｖ）を与
える回路であゃ、これらの回路出力の電位関係を制御す
るためにタイミング回路１５を設けている・このメモリ
装置において、記憶内容の■替えを行う場合を第６図の
タイミング図を用いて説明する。第６図のｔ２が本来、
書替えすべき時点（即ち第３図のｔｏに和尚する）であ
り、その前後にわたりて時刻ｔ１〜ｔ３の１１￥７え鋲
止期間Ｔｉ設けている。即ち、タイミング回路１５から
のｉｆｉ’！ １Ｉｉｌ信号により、時刻１．において
・Ｘデコーダ１２の出力全全て低霜；位（Ｌ）、Ｙおい
て・第１の制御ケ゛−トロが低’ｒＱ−位、第２の制（
１１１１ケ゛−ドアが高電位の状態となる。この状態で
時刻ｔ２で、倒茗え制御回路Ｉ４から例えば高１に缶の
書替え制御信号が全メモリセルの０層８ＶＣ力えられる
。このとき、全メモリセルは、身ｔ１．第２の副側１ダ
ート６．７が共に高電位または共に低電位という条件を
満たさないから記憶内容の変更はない。そして時刻ｔ３
でＸ７′コーダ１２．Ｘデコーダ１３から所望のメモリ
セルアレイ釈する出力が出され、ここでそのメモリセル
の選択的な記憶内容の鵜・替えが行われる。
揮発性メモリの全体ｌＩ′ｉ第５図の如く朴゛ｉ成され
る。λデコーダ１２．Ｙデコーダ１３はそれぞれ第１．
第２の制御ダート６．７の電位を制御する回路・１替え
制御回路１４は全メモリセルのｎｒｒｊｌｉに共通に尚
電位（例えば２０■）または低電位（例えばＯｖ）を与
える回路であゃ、これらの回路出力の電位関係を制御す
るためにタイミング回路１５を設けている・このメモリ
装置において、記憶内容の■替えを行う場合を第６図の
タイミング図を用いて説明する。第６図のｔ２が本来、
書替えすべき時点（即ち第３図のｔｏに和尚する）であ
り、その前後にわたりて時刻ｔ１〜ｔ３の１１￥７え鋲
止期間Ｔｉ設けている。即ち、タイミング回路１５から
のｉｆｉ’！ １Ｉｉｌ信号により、時刻１．において
・Ｘデコーダ１２の出力全全て低霜；位（Ｌ）、Ｙおい
て・第１の制御ケ゛−トロが低’ｒＱ−位、第２の制（
１１１１ケ゛−ドアが高電位の状態となる。この状態で
時刻ｔ２で、倒茗え制御回路Ｉ４から例えば高１に缶の
書替え制御信号が全メモリセルの０層８ＶＣ力えられる
。このとき、全メモリセルは、身ｔ１．第２の副側１ダ
ート６．７が共に高電位または共に低電位という条件を
満たさないから記憶内容の変更はない。そして時刻ｔ３
でＸ７′コーダ１２．Ｘデコーダ１３から所望のメモリ
セルアレイ釈する出力が出され、ここでそのメモリセル
の選択的な記憶内容の鵜・替えが行われる。
例えり１ア；替え電険のパルス印加時間を１０ｍ、ｓｅ
ｃ。
ｃ。
低電６°ｒから、％：、電位への立ち土が９時」ｉ（百
魚〜１１ｔ、９ｅｃとして、前記＊替え禁止ＪｕＩ ｔ
ｕｔ Ｔ Ｌｌ 数μ、ｓｅｃあれシ：ｌ：良い。
魚〜１１ｔ、９ｅｃとして、前記＊替え禁止ＪｕＩ ｔ
ｕｔ Ｔ Ｌｌ 数μ、ｓｅｃあれシ：ｌ：良い。
なお第６図では、書替え禁止期間ＴにおいてＸデコーダ
１２の出力全全て低電位・Ｘデコーダ１３の出力を全て
高電位としたが、逆にＸデコーダ１２の出力を全て高電
位、Ｘデコーダ１３の出力金全て低電位としてもよい・
また第７図に示すように・書替え禁止期間Ｔの前後にＸ
、Ｙデコーダ１２．１３の出力を中間レベルに設定する
期間を設けてもよい。
１２の出力全全て低電位・Ｘデコーダ１３の出力を全て
高電位としたが、逆にＸデコーダ１２の出力を全て高電
位、Ｘデコーダ１３の出力金全て低電位としてもよい・
また第７図に示すように・書替え禁止期間Ｔの前後にＸ
、Ｙデコーダ１２．１３の出力を中間レベルに設定する
期間を設けてもよい。
以上のように、書替えに当って第１．第２の制御ダート
および１替え電極を同時に変化させず、第１．第２の制
御ｆ−）を全メモリセルについて一方が高電位で他方が
低電位とした書替え禁止期間全設定して、その中間時点
で１：徊え電極の電位設定を行うことによって、タイミ
ングのずれにより他のメモリセルの記憶内容が誤まって
書替えられることなく所望のメモリセルのみ記憶内容を
変更することができる。
および１替え電極を同時に変化させず、第１．第２の制
御ｆ−）を全メモリセルについて一方が高電位で他方が
低電位とした書替え禁止期間全設定して、その中間時点
で１：徊え電極の電位設定を行うことによって、タイミ
ングのずれにより他のメモリセルの記憶内容が誤まって
書替えられることなく所望のメモリセルのみ記憶内容を
変更することができる。
第１図は電気的書替え可能な不揮発性半導体メモリセル
の記号を示す図、第２図はこのメモリセルのマトリクス
アレイの一例を示す図、第３図はその選択的書替え動作
全説明するだめのタイミング図、第４図（＝）〜（ｄ）
は本発明の一実施例のメモリセル要部構造を示す図１第
５図は同じくメモリ装置の全体構成を示すブロック図、
第６図は同じく岩替え動作を説明するためのタイミング
図、第７図は他の実施例のタイミング図である。 １・・・Ｐ型Ｓｔ基板、２・・・ソース、３・・・ドレ
イン、４１〜４３・・・ダート絶縁膜、４４・・・極薄
絶縁膜、５・・・浮遊ダート、６・・・第１の制御ダー
ト、７・・・第２の制御ダート、８・・・ｎ層（書替え
電極〕、１ノ・・・メモリセルアレイ、１２・・・Ｘデ
コーダ、１３・・・Ｙデコーダ、１４・・・書替え制御
回路、１５・・・タイミング回路。 出願人代理人 弁理士 鈴 江 武 彦第１図
第２図 第３図 第４図 ＠４図 第６図 植７図 ＝６１５
の記号を示す図、第２図はこのメモリセルのマトリクス
アレイの一例を示す図、第３図はその選択的書替え動作
全説明するだめのタイミング図、第４図（＝）〜（ｄ）
は本発明の一実施例のメモリセル要部構造を示す図１第
５図は同じくメモリ装置の全体構成を示すブロック図、
第６図は同じく岩替え動作を説明するためのタイミング
図、第７図は他の実施例のタイミング図である。 １・・・Ｐ型Ｓｔ基板、２・・・ソース、３・・・ドレ
イン、４１〜４３・・・ダート絶縁膜、４４・・・極薄
絶縁膜、５・・・浮遊ダート、６・・・第１の制御ダー
ト、７・・・第２の制御ダート、８・・・ｎ層（書替え
電極〕、１ノ・・・メモリセルアレイ、１２・・・Ｘデ
コーダ、１３・・・Ｙデコーダ、１４・・・書替え制御
回路、１５・・・タイミング回路。 出願人代理人 弁理士 鈴 江 武 彦第１図
第２図 第３図 第４図 ＠４図 第６図 植７図 ＝６１５
Claims (2)
- （１）浮遊ダートを有するメモリセルを半導体基板上に
マトリクス状に集積形成してなる不揮発性半導体メモリ
装置であって、各メモリセルは、半導体基板に互いに離
隔して形成されたソースおよびドレインと、これらソー
ス、ドレイン間のチャネル領域上に絶縁膜ヲ介して形成
された浮遊ケ°−トと、この浮遊ダートに対して極薄絶
り膜を介して対向しマ）ＩＪクスの全メモリセルについ
て共通接続された書替え電極と、前記浮遊ダートに容量
結合してマトリクスの一方向のメモリセルについて共通
接続されｆｃ第１の制御ゲートと、前記浮遊り゛−トに
容量結合してマトリクスの他の方向のメモリセルについ
て共通接続された第２の制御ダートとを備え、前記書替
え電極と第１および第２の制御ダートの電位量保全設定
して、選択されたメモリセルのみ前記書替え電極と前記
浮遊ダートの間で前記極薄絶縁膜を介してなされる電荷
の授受によシ記憶内容の書替えを行うようにした不揮発
生半導体メモリ装置において、選択されたメモリセルに
ついて記憶内容の書替えを行うべき時点の前後にわたっ
て全メモリセルについて第１．第２の制御ダートの一方
を高電位・他方を低電位に保持する書替え禁止期間を設
けたこと全特徴とする不揮発性半導体メモリ装置。 - （２）誓替え電極は、半導体基板のチャネル領域に＠接
する位置にソースと連続的に形成されたソースと同導電
型の高不純物譲度層である特許請求の範囲第１項記載の
不４Ｈｊ発性半導体メモリ装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57171381A JPS5960797A (ja) | 1982-09-30 | 1982-09-30 | 不揮発性半導体メモリ装置 |
| DE8383304916T DE3380998D1 (de) | 1982-09-30 | 1983-08-25 | Nichtfluechtige halbleiterspeicheranordnung mit funktionen fuer elektrische wahl, loeschung und programmierung. |
| EP83304916A EP0107290B1 (en) | 1982-09-30 | 1983-08-25 | Nonvolatile semiconductor memory device with electrically selectable, erasable and programmable function |
| US06/527,483 US4571705A (en) | 1982-09-30 | 1983-08-29 | Nonvolatile semiconductor memory device with electrically selectable, erasable and programmable function |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57171381A JPS5960797A (ja) | 1982-09-30 | 1982-09-30 | 不揮発性半導体メモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5960797A true JPS5960797A (ja) | 1984-04-06 |
Family
ID=15922119
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57171381A Pending JPS5960797A (ja) | 1982-09-30 | 1982-09-30 | 不揮発性半導体メモリ装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4571705A (ja) |
| EP (1) | EP0107290B1 (ja) |
| JP (1) | JPS5960797A (ja) |
| DE (1) | DE3380998D1 (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2138230B (en) * | 1983-04-12 | 1986-12-03 | Sony Corp | Dynamic random access memory arrangements |
| US4780750A (en) * | 1986-01-03 | 1988-10-25 | Sierra Semiconductor Corporation | Electrically alterable non-volatile memory device |
| USRE37308E1 (en) * | 1986-12-22 | 2001-08-07 | Stmicroelectronics S.R.L. | EEPROM memory cell with a single level of polysilicon programmable and erasable bit by bit |
| IT1199828B (it) * | 1986-12-22 | 1989-01-05 | Sgs Microelettronica Spa | Cella di memoria eeprom a singolo livello di polisilicio scrivibile e cancellabile bit a bit |
| JPH0810728B2 (ja) * | 1990-02-01 | 1996-01-31 | 株式会社東芝 | 半導体記憶装置 |
| US5097449A (en) * | 1990-03-15 | 1992-03-17 | Vlsi Technology, Inc. | Non-volatile memory structure |
| US5818082A (en) * | 1996-03-04 | 1998-10-06 | Advanced Micro Devices, Inc. | E2 PROM device having erase gate in oxide isolation region in shallow trench and method of manufacture thereof |
| US6788614B2 (en) * | 2001-06-14 | 2004-09-07 | Micron Technology, Inc. | Semiconductor memory with wordline timing |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
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