JPH0646517B2 - 不揮発性半導体メモリ装置 - Google Patents
不揮発性半導体メモリ装置Info
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- JPH0646517B2 JPH0646517B2 JP15869987A JP15869987A JPH0646517B2 JP H0646517 B2 JPH0646517 B2 JP H0646517B2 JP 15869987 A JP15869987 A JP 15869987A JP 15869987 A JP15869987 A JP 15869987A JP H0646517 B2 JPH0646517 B2 JP H0646517B2
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Description
【発明の詳細な説明】 ＜産業上の利用分野＞ 本発明は不揮発性半導体メモリ装置（E2PROM）に関する
ものである。
ものである。
E2PROMは、電気的にデータの書き換えが可能であり、一
度データを書き込むと、電源を切っても、そのデータを
保持しているという特徴をもったデバイスであり、主
に、テレビ、ラジオなどの選局システムで、チューニン
グデータ、ラスト音量、ラストチャンネルなどの記憶
や、ＩＣカード、装置の各種パラメータの記憶などに使
われている。
度データを書き込むと、電源を切っても、そのデータを
保持しているという特徴をもったデバイスであり、主
に、テレビ、ラジオなどの選局システムで、チューニン
グデータ、ラスト音量、ラストチャンネルなどの記憶
や、ＩＣカード、装置の各種パラメータの記憶などに使
われている。
＜従来の技術＞ 第３図に従来のE2PROMに於ける回路構成を示す。また、
第４図(1)及び(2)は、それぞれ書き込み時及び読み出し
時に於ける各信号のレベル変化を示すタイミングチャー
トである。
第４図(1)及び(2)は、それぞれ書き込み時及び読み出し
時に於ける各信号のレベル変化を示すタイミングチャー
トである。
第３図に於いて、１はメモリセル、２１及び２２はそれ
ぞれデータライン及び ３は書き込み回路、４は読み出し回路である。また、Ａ
ｉはアドレス信号、Ｗは書き込み信号、Ｒは読み出し信
号である。
ぞれデータライン及び ３は書き込み回路、４は読み出し回路である。また、Ａ
ｉはアドレス信号、Ｗは書き込み信号、Ｒは読み出し信
号である。
データ書き込み時は、アドレス信号Ａｉ及び書き込み信
号Ｗを“H”（＝Ｖpp：書き込み用高電圧、例えば〜18
Ｖ）にすることにより、メモリセル内選択トランジスタ
５，６及び書き込み用トランスファーゲート７，８をオ
ンし、書き込み回路３の出力Ｄｊ，▲▼をメモリセ
ル１に与える。データ“1”を書き込むときは、Ｄｊ＝
“H”（＝Ｖpp：書き込み用高電圧）。
号Ｗを“H”（＝Ｖpp：書き込み用高電圧、例えば〜18
Ｖ）にすることにより、メモリセル内選択トランジスタ
５，６及び書き込み用トランスファーゲート７，８をオ
ンし、書き込み回路３の出力Ｄｊ，▲▼をメモリセ
ル１に与える。データ“1”を書き込むときは、Ｄｊ＝
“H”（＝Ｖpp：書き込み用高電圧）。
であり、データ“0”を書き込むときはＤj＝“L”、 である。データ“1”を書き込む場合について説明する
と、フローティングゲート９の電子はトンネル酸化膜１
１を通してデータライン２１に放出され、一方、フロー
ティングゲート１０へはトンネル酸化膜１２を通して電
子が注入される。これにより、メモリトランジスタ１３
のしきい値電圧は下がり、一方、メモリトランジスタ１
４のしきい値電圧は上がる。データ“0”を書き込むと
きは上と全く逆となり、メモリトランジスタ１３のしき
い値電圧は上がり、一方、メモリトランジスタ１４のし
きい値電圧は下がる。
と、フローティングゲート９の電子はトンネル酸化膜１
１を通してデータライン２１に放出され、一方、フロー
ティングゲート１０へはトンネル酸化膜１２を通して電
子が注入される。これにより、メモリトランジスタ１３
のしきい値電圧は下がり、一方、メモリトランジスタ１
４のしきい値電圧は上がる。データ“0”を書き込むと
きは上と全く逆となり、メモリトランジスタ１３のしき
い値電圧は上がり、一方、メモリトランジスタ１４のし
きい値電圧は下がる。
以上のようにしてデータ書き込みが行われる。
データ読み出し時は、アドレス信号Ａｉ及び読み出し信
号Ｒを“H”（＝ＶDD：通常使用時の高電圧、例えば、
〜５Ｖ）にすることにより、メモリセル内選択トランジ
スタ５，６並びに読み出し用トランスファーゲート15，
16及びメモリセル内トランジスタ17，18をオンし、デー
タライン２１，と の電位関係を読み出し回路４にて検出することにより読
み出しを行う。なお、第３図に於いて、19，20は負荷ト
ランジスタである。
号Ｒを“H”（＝ＶDD：通常使用時の高電圧、例えば、
〜５Ｖ）にすることにより、メモリセル内選択トランジ
スタ５，６並びに読み出し用トランスファーゲート15，
16及びメモリセル内トランジスタ17，18をオンし、デー
タライン２１，と の電位関係を読み出し回路４にて検出することにより読
み出しを行う。なお、第３図に於いて、19，20は負荷ト
ランジスタである。
＜発明が解決しようとする問題点＞ しかしながら、上記従来のE2PROMには以下に示す問題点
があった。
があった。
データ書き込みが終わると書き込み信号Ｗは“L”にな
り、書き込み用トランスファーゲート７，８はオフとな
る。したがって、データライン２１， はフローティング状態となり、書き込み時の高電圧が残
ったままとなる。この高電圧はリークしてぬける以外に
ないために、かなり長い間、残っていることになる。こ
の状態で読み出しを行うと、残っている高電圧のために
誤データを読み出す可能性がある。
り、書き込み用トランスファーゲート７，８はオフとな
る。したがって、データライン２１， はフローティング状態となり、書き込み時の高電圧が残
ったままとなる。この高電圧はリークしてぬける以外に
ないために、かなり長い間、残っていることになる。こ
の状態で読み出しを行うと、残っている高電圧のために
誤データを読み出す可能性がある。
以上が第１の問題点である。
次に、第２の問題点について説明する。
読み出しが終わると読み出し信号Ｒは“L”になり、読
み出し用トランスファーゲート15，16及びメモリセル内
トランジスタ17，18はオフとなる。したがって、データ
ライン２１， はフローティング状態となり、読み出し時にＶDDより充
電されたある電位が残る。この電位のために、メモリト
ランジスタのフローティングゲートに蓄積されている電
子が少しづつリークしてぬけていく。読み出しを繰り返
す毎に、上記の事が起こるため、データの保持期間が短
くなる。
み出し用トランスファーゲート15，16及びメモリセル内
トランジスタ17，18はオフとなる。したがって、データ
ライン２１， はフローティング状態となり、読み出し時にＶDDより充
電されたある電位が残る。この電位のために、メモリト
ランジスタのフローティングゲートに蓄積されている電
子が少しづつリークしてぬけていく。読み出しを繰り返
す毎に、上記の事が起こるため、データの保持期間が短
くなる。
本発明は従来のE2PROMに於ける上記問題点を解決するこ
とを目的としているものである。
とを目的としているものである。
＜問題点を解決するための手段＞ 絶縁型浮遊ゲートを持つＭＯＳ型トランジスタで、各記
憶素子が構成される、電気的に書き換え可能な不揮発性
半導体メモリ装置に於いて、上記各記憶素子が上記絶縁
型浮遊ゲートを持つ一対のＭＯＳ型トランジスタを有
し、一対のデータラインの内の一方のデータラインが、
一対の選択トランジスタの内の一方の選択トランジスタ
を介して、上記絶縁型浮遊ゲートを持つ一対のＭＯＳ型
トランジスタの内の一方のＭＯＳ型トランジスタのソー
ス（ドレイン）に接続されると共に、他方のＭＯＳ型ト
ランジスタの制御ゲート部に接続され、他方のデータラ
インが、他方の選択トランジスタを介して、上記絶縁型
浮遊ゲートを持つ一対のＭＯＳ型トランジスタの内の上
記他方のＭＯＳ型トランジスタのソース（ドレイン）に
接続されると共に、上記一方のＭＯＳ型トランジスタの
制御ゲート部に接続され、更に、上記一対のＭＯＳ型ト
ランジスタのドレイン（ソース）が、接地用トランジス
タを介して接地レベルに接続され、上記一対の選択トラ
ンジスタをオンした状態で、上記一対のデータラインの
一方に高電圧を、他方に低電圧を印加することによっ
て、書き込みを行い、上記一対の選択トランジスタ及び
接地用トランジスタをオンした状態で、上記一対のデー
タラインを電源電位に接続することによって、読み出し
を行い、書き込み、読み出し時以外は、上記一体の選択
トランジスタをオフとし、読み出し時以外は、上記接地
用トランジスタをオフとする構成とした不揮発性半導体
メモリ装置であって、上記一対のデータラインと接地レ
ベルとの間に、書き込み時および読み出し時にはオフと
なり、書き込み、読み出し時以外のスタンバイ時にはオ
ンとなるスイッチ手段を設け、書き込み及び読み出し後
に、上記スイッチ手段によって上記データラインを接地
レベルに落とす構成としたことを特徴とする。
憶素子が構成される、電気的に書き換え可能な不揮発性
半導体メモリ装置に於いて、上記各記憶素子が上記絶縁
型浮遊ゲートを持つ一対のＭＯＳ型トランジスタを有
し、一対のデータラインの内の一方のデータラインが、
一対の選択トランジスタの内の一方の選択トランジスタ
を介して、上記絶縁型浮遊ゲートを持つ一対のＭＯＳ型
トランジスタの内の一方のＭＯＳ型トランジスタのソー
ス（ドレイン）に接続されると共に、他方のＭＯＳ型ト
ランジスタの制御ゲート部に接続され、他方のデータラ
インが、他方の選択トランジスタを介して、上記絶縁型
浮遊ゲートを持つ一対のＭＯＳ型トランジスタの内の上
記他方のＭＯＳ型トランジスタのソース（ドレイン）に
接続されると共に、上記一方のＭＯＳ型トランジスタの
制御ゲート部に接続され、更に、上記一対のＭＯＳ型ト
ランジスタのドレイン（ソース）が、接地用トランジス
タを介して接地レベルに接続され、上記一対の選択トラ
ンジスタをオンした状態で、上記一対のデータラインの
一方に高電圧を、他方に低電圧を印加することによっ
て、書き込みを行い、上記一対の選択トランジスタ及び
接地用トランジスタをオンした状態で、上記一対のデー
タラインを電源電位に接続することによって、読み出し
を行い、書き込み、読み出し時以外は、上記一体の選択
トランジスタをオフとし、読み出し時以外は、上記接地
用トランジスタをオフとする構成とした不揮発性半導体
メモリ装置であって、上記一対のデータラインと接地レ
ベルとの間に、書き込み時および読み出し時にはオフと
なり、書き込み、読み出し時以外のスタンバイ時にはオ
ンとなるスイッチ手段を設け、書き込み及び読み出し後
に、上記スイッチ手段によって上記データラインを接地
レベルに落とす構成としたことを特徴とする。
＜実施例＞ 以下、実施例に基づいて本発明を詳細に説明する。
第１図は本発明の一実施例の回路構成図である。また、
第２図(1)及び(2)は、それぞれ書き込み時及び読み出し
に於ける各信号のレベル変化を示すタイミングチャート
である。
第２図(1)及び(2)は、それぞれ書き込み時及び読み出し
に於ける各信号のレベル変化を示すタイミングチャート
である。
特徴は、データライン２1及び と接地レベルとの間に、それぞれプルダウントランジス
タ２１及び２２を設け、書き込み信号Ｗ及び読み出し信
号Ｒをその入力とするノア回路２３の出力を上記各トラ
ンジスタ２１，２２のゲートに与える構成としている点
にある。その他の構成及び書き込み、読み出し時の動作
は従来と全く同じである。
タ２１及び２２を設け、書き込み信号Ｗ及び読み出し信
号Ｒをその入力とするノア回路２３の出力を上記各トラ
ンジスタ２１，２２のゲートに与える構成としている点
にある。その他の構成及び書き込み、読み出し時の動作
は従来と全く同じである。
上記構成として、デバイスの使用上、書き込みモード
（W＝“H”，R＝“L”）、読み出しモード（R＝“H”，
W＝“L”）の間には必ずスタンバイモード（W＝R＝
“L”）を入れるようにすることにより、書き込み及び
読み出し後のデータライン の電位を速やかに接地レベルに落とすことができるよう
になる。すなわち、書き込み又は読み出しが終了し、ス
タンバイモードになると、データライン２１， と接地レベル間のプルダウントランジスタ21，22がオン
となるので、データライン２１， の電位は速やかに接地レベルに落ちる。したがって、誤
データ読み出し、データ保持特性の定価等の問題は全く
生じないものである。
（W＝“H”，R＝“L”）、読み出しモード（R＝“H”，
W＝“L”）の間には必ずスタンバイモード（W＝R＝
“L”）を入れるようにすることにより、書き込み及び
読み出し後のデータライン の電位を速やかに接地レベルに落とすことができるよう
になる。すなわち、書き込み又は読み出しが終了し、ス
タンバイモードになると、データライン２１， と接地レベル間のプルダウントランジスタ21，22がオン
となるので、データライン２１， の電位は速やかに接地レベルに落ちる。したがって、誤
データ読み出し、データ保持特性の定価等の問題は全く
生じないものである。
＜発明の効果＞ 以上詳細に説明したように、本発明によれば、従来のE2
PROMに於ける問題点を解決することができ、誤データの
読み出しを防止することができると共に、データ保持特
性の向上をはかることができるものである。
PROMに於ける問題点を解決することができ、誤データの
読み出しを防止することができると共に、データ保持特
性の向上をはかることができるものである。
第１図及び第３図は回路構成図、第２図(1)，(2)及び第
４図(1)，(2)はタイミングチャートである。 符号の説明 ２１：データライン、２２： 21，22：プルダウントランジスタ、２３：ノア回路、
Ｗ：書き込み信号、Ｒ：読み出し信号。
４図(1)，(2)はタイミングチャートである。 符号の説明 ２１：データライン、２２： 21，22：プルダウントランジスタ、２３：ノア回路、
Ｗ：書き込み信号、Ｒ：読み出し信号。
Claims (1)
- 【請求項１】絶縁型浮遊ゲートを持つＭＯＳ型トランジ
スタで、各記憶素子が構成される、電気的に書き換え可
能な不揮発性半導体メモリ装置に於いて、 上記各記憶素子が上記絶縁型浮遊ゲートを持つ一対のＭ
ＯＳ型トランジスタを有し、一対のデータラインの内の
一方のデータラインが、一対の選択トランジスタの内の
一方の選択トランジスタを介して、上記絶縁型浮遊ゲー
トを持つ一対のＭＯＳ型トランジスタの内の一方のＭＯ
Ｓ型トランジスタのソース（ドレイン）に接続されると
共に、他方のＭＯＳ型トランジスタの制御ゲート部に接
続され、他方のデータラインが、他方の選択トランジス
タを介して、上記絶縁型浮遊ゲートを持つ一対のＭＯＳ
型トランジスタの内の上記他方のＭＯＳ型トランジスタ
のソース（ドレイン）に接続されると共に、上記一方の
ＭＯＳ型トランジスタの制御ゲート部に接続され、更
に、上記一対のＭＯＳ型トランジスタのドレイン（ソー
ス）が、接地用トランジスタを介して接地レベルに接続
され、上記一対の選択トランジスタをオンした状態で、
上記一対のデータラインの一方に高電圧を、他方に低電
圧を印加することによって、書き込みを行い、上記一対
の選択トランジスタ及び接地用トランジスタをオンした
状態で、上記一対のデータラインを電源電位に接続する
ことによって、読み出しを行い、書き込み、読み出し時
以外は、上記一対の選択トランジスタをオフとし、読み
出し時以外は、上記接地用トランジスタをオフとする構
成とした不揮発性半導体メモリ装置であって、上記一対
のデータラインと接地レベルとの間に、書き込み時およ
び読み出し時にはオフとなり、書き込み、読み出し時以
外のスタンバイ時にはオンとなるスイッチ手段を設け、
書き込み及び読み出し後に、上記スイッチ手段によって
上記データラインを接地レベルに落とす構成としたこと
を特徴とする不揮発性半導体メモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15869987A JPH0646517B2 (ja) | 1987-06-24 | 1987-06-24 | 不揮発性半導体メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15869987A JPH0646517B2 (ja) | 1987-06-24 | 1987-06-24 | 不揮発性半導体メモリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS643899A JPS643899A (en) | 1989-01-09 |
| JPH0646517B2 true JPH0646517B2 (ja) | 1994-06-15 |
Family
ID=15677424
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15869987A Expired - Fee Related JPH0646517B2 (ja) | 1987-06-24 | 1987-06-24 | 不揮発性半導体メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0646517B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2668150B2 (ja) * | 1990-05-23 | 1997-10-27 | 三菱電機株式会社 | 不揮発性半導体記憶装置 |
| JPH1027490A (ja) * | 1996-07-10 | 1998-01-27 | Toshiba Corp | 不揮発性半導体記憶装置 |
| US6466483B1 (en) * | 2001-02-08 | 2002-10-15 | Advanced Micro Devices, Inc. | Piggyback programming using timing control for multi-level cell flash memory designs |
| JP2008293648A (ja) * | 2008-08-05 | 2008-12-04 | Renesas Technology Corp | 半導体記憶装置 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6061995A (ja) * | 1983-09-13 | 1985-04-09 | Toshiba Corp | 半導体メモリ装置 |
-
1987
- 1987-06-24 JP JP15869987A patent/JPH0646517B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS643899A (en) | 1989-01-09 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |