JPS599440Y2 - 半導体メモリ素子 - Google Patents

半導体メモリ素子

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JPS599440Y2
JPS599440Y2 JP1982202677U JP20267782U JPS599440Y2 JP S599440 Y2 JPS599440 Y2 JP S599440Y2 JP 1982202677 U JP1982202677 U JP 1982202677U JP 20267782 U JP20267782 U JP 20267782U JP S599440 Y2 JPS599440 Y2 JP S599440Y2
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エス・スタンレ−・ミンツ
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Description

【考案の詳細な説明】 本考案は半導体メモリ素子、特に消去動作を電気的に行
うことができるリードオンリー・メモリに関する。
従来、電気的にプログラムすることが可能なリードオン
リー・メモリ （以下ＲＯＭという）をプログラムする
一つの方法として、メモリ中の金属接続部を電気パルス
信号によって永久的に、即ちその後変更不能に変化させ
る方法があった。
また別の方法として、ＲＯＭ中のメモリ素子の特性を変
化させる方法があり、この方法によればその後その特性
を変化させることは可能であった。
後者の方法が可能なＲＯＭは再書込み可能ＲＯＭと呼ば
れ、パッケージされていないＲＯＭ中の素子に紫外線を
照射するかまたはパッケージされたＲＯＭにＸ線を照射
することによりＲＯＭの内容を消去することができる。
再書込み可能ＲＯＭとしてはＦＡＭＯＳ （ＦＩｏａｔｉｎｇＡｖａＩａｎｃｈｅＭＯＳ） −
ＲＯＭが知られている。
ＦＡＭＯＳ．ＲＯＭについては例えばＩＥＥＥジャーナ
ル・オブ・ソリッド・ステイト、１９７１年１０月、Ｖ
ＯＬＳＣ−６、ＮＯ−５１：−ｉ生べられている。
この方法を用いた市販の素子としてはインテル社製１６
０２Ａ， １７０２Ａ， １３０２， ＲＯＭがある。
これらの素子にはその表面に水晶製ふたが付いており、
このふたを介して強度の紫外線を照射することにより消
去動作、即ち内部素子をプログラムされていない初期状
態に戻すことができる。
本考案の一実施例によれば、電気的パルス信号によりプ
ログラム可能な再書込み可能ＲＯＭが提供される。
このＲＯＭによれば、ＲＯＭ中に記憶された情報を無限
の期間中維持することができる。
そしてさらに従来の再書込み可能ＲＯＭと異なり電気的
パルス信号を印加することにより素子の内容を消去する
ことができる。
１個のチップ上に、共通フローテング・ゲートを用いた
ＰチャンネルＭＯＳＦＥＴとＮチャンネルＭＯＳＦＥＴ
とが形戊される。
ＰおよびＮチャンネル素子に対して共通フローテング・
ゲートを使用することによって、電子または正孔のうち
のどちらかをフローテング・ゲートにアバランシエ注入
することができる。
それにより２個の異なる状態のどちらかを示すことがで
きる。
さらに、メモリ素子に印加されるプログラム電圧の極性
を逆にすることによって、メモノ素子を再プログラム（
再書込み）することができそして記憶状態を変化させる
ことができる。
また再プログラムするまでの間メモリ素子の状態を一定
状態に維持するために別のエネルギーを必要とすること
はない。
さらに、メモリ素子の内容の読み出しは非破壊的方法で
行なうことができ、この動作はプログラムするために必
要な電圧値以下の電圧値で行うことができる。
以下図面を用いて本考案を説明する。
第１図は本考案による半導体メモリ素子の断面図である
。
図において、本考案により半導体メモノ素子はコンブリ
メンタリ・ＭＯＳ （以下ＣＭＯＳという）構造をなす
。
ＮチャンネルＭＯＳ｝ランジスタ１０６（電界効果トラ
ンジスタ）とＰチャンネルＭＯＳ｝ランジスタ１０７（
電界効果トランジスタ）とが構威される。
金属ゲート１０２は約８００〜１０００ Ａの厚さの酸
化物層１０４によってＰ型層およびＮ型層から電気的に
隔離される。
ＮチャンネルＭＯＳ ｝ランジスタ１０６とＰチャンネ
ルＭＯＳ ｝ランジスタ１０７の各フローテングゲート
を構戒する金属ゲート１０２は線路１０５によって接続
される。
トランジスタ（以下Ｔｒと略す）１０６のソースは端子
１１０に接続される。
Ｔｒ １０６のドレインおよび丁ｒ１０７のソースは電
極１０８により接続され、さらに端子１００に接続され
る。
Ｔｒｌ０７のドレインは端子１２０に接続される。
第２図は本考案の他の実施例による半導体メモリ素子の
断面図である。
この実施例はサファイヤ基板１１１上にＣＭＯＳを形威
したものであり、他の点の構造は第１図のものと同一で
ある。
よって同一部分には同一符号を付してある。
第３図は第１図および第２図に示した構造の等価回路図
である。
第１図および第２図において、半導体メモリ素子の動作
は、ＰチャンネルＭＯＳＴｒ１０７ノＰ−Ｎ接合部のソ
ースまたはドレインからフローテングゲート１０２への
電子のアバランジエ注入による電荷転送、またはＮチャ
ンネルＭＯＳ Ｔｒ １０６のＰＮ接合部のアバラン
シエ領域からフローテングゲート１０２への正孔のアバ
ランシエ注入による電荷転送による。
フローテングゲート１０２に正孔を蓄積させる場合には
、素子の内部のダイオードがブレイクダウン（ｂｒｅａ
ｋｄｏｗｎ）を起すのに十分な電圧がＮチャンネル素子
に印加される。
このことは端子１１０を接地電位に保ち且つ端子１００
に十分大きな正電圧を印加することにより行なわれる。
その結果Ｔｒｌ０６の内部のＰ−Ｎ接合部においてアバ
ランシエが生ずる。
同時にゲート１０２に正孔の注入が行なわれる。
また端子１２０を接地電位に保ち且つ端子１００に十分
大きな負電圧を印加することにより、Ｔｒ１０７の内部
のＰ−Ｎ接合部にアバランシエを起させ、Ｔｒ １０７
のＰ−Ｎ接合部からゲート１０２に電子を注入すること
ができる。
ここで、ゲート１０２に転送される電荷量は印加された
Ｐ−Ｎ接合部電圧の大きさおよびその電圧印加期間に依
存する。
ゲート１０２は酸化物層１０４によって絶縁されてフロ
ーテングとなっているので、ゲート１０２に蓄積された
電荷は前述のプログラム用電圧を除去した後でも消滅し
ない、ゲート１０２に電荷が存在するか否かの検出は各
Ｔｒｌ０６とＴｒ １０７のソースとドレイン間のコン
ダクタンス値の大きさを検出することにより行なわれる
。
例えば最初にゲート１０２に電子を注入することによっ
て半導体メモリをプログラムするとする。
ゲート１０２に電子が存在する場合を論理状態１と電子
が存在しない場合を論理状態Ｏと任意に定義することに
よって、テ゛一タニ進法表示が可能となる。
さらに、ゲート１０２は絶縁されているので、電荷の存
在を検出するために使用される電気パルス信号によって
電荷が除去されることはない。
本考案による半導体メモリ素子は、従来素子と異なり、
ゲート１０２に正孔が蓄積されるように電圧を印加する
ことにより半導体メモリ素子の記憶内容（情報）を変え
ることができる。
この動作は記憶されていた内容（テ゛一夕）を消去する
ために使用されると共に、新しいデータを書込むために
も使用される。
この場合、ゲートに電子が存在している場合が論理状態
１であり、正孔が存在している場合が論理状態０である
。
非破壊読み出しサイクルは書込み時よりもより低い電圧
により行なわれる。
第４図は本考案による半導体メモリ素子を複数個用いた
メモリ回路図である。
図には４ビットのメモリ回路が示されている。
ゲート１０２に電子を記憶させる場合には、Ｙアドレス
線路４６０とＰチャンネルＭＯＳ Ｔｒ １０７に接
続されたＸ線路４３０とが使用される。
またゲード１０２に正孔を記憶させる場合には、Ｎチャ
ンネルＭＯＳ Ｔｒ １０６に接続されたＸアドレス
線路４１０とＹアドレス線路４６０とが使用される。
読出しモードにおいては、予定電圧が選択されたＸ線路
４３０に印加される。
例えば、正電圧がＸ線路４３０に供給され、Ｘアドレス
線路４１０は接地される。
半導体メモリ素子４００に記憶されている電荷を知るた
めに、Ｙアドレス線路４６０上の信号が検出される。
もしゲート１０２に電子が記憶されていると、Ｐチャン
ネルＭＯＳＴｒｌ０７はオンで、Ｙアドレス線路４６０
に正電圧が発生する。
またゲート１０２に正孔が記憶されていると、ＭＯＳ
Ｔｒ １０６がオンになっており、Ｙアドレス線路４
６０は接地電位になっている。
このようにＹアドレス線路４６０の電圧状態を検出する
ことにより、半導体メモリ素子４００が２個の論理状態
のうちどちらにあるかを検出することかで゛きる。
半導体メモリ素子４００の内容を再プログラムするため
には、Ｙアドレス線路４６０を接地電位に維持すると共
にＸ線路４３０に十分に大きな正電圧を供給して、ゲー
ト１０２に電子を記憶させるか、またはＹアドレス線路
４６０を接地電位に維持すると共にＸアドレス線路４１
０に十分に大きな負電圧を供給して、ゲート１０２に正
孔を記憶させればよい。
なお、上述した電圧の印加方法は種々存在し、要するに
ＭＯＳ Ｔｒ １０６または１０７の両端子間に所望
の電位が正するようにすればよい。
ダイオード５４０， ５４１はメモリ素子を複数個配列
して使用する場合に隔離動作をうるために付加される。
即ち、メモリの動作と相互作用をなす導通路を除去する
ために使用される。
ダイオードを付加した場合、配列構戊にしたメモリ素子
は次のように動作する。
線路４４０を接地電位に維持すると共に線路４２０およ
び４６０に負電圧を供給することによって電子がゲート
４７０に記憶される。
また線路４２０を接地電位に維持すると共に線路４４０
および４６０に正電圧を供給することによってゲート４
７０に正孔が記憶される。
ゲート４７０に所望の電荷が記憶された後、線路４２０
を接地電位に保ち、線路４４０に正電圧を供給し、そし
て線路４６０に生じた電圧を検出することによって半導
体メモリ素子の内容が非破壊的に読み出される。
ゲート４７０の電子が記憶されている場合には該電子に
よってＰチャンネルＭＯＳ Ｔｒ４７１はオンでＮチ
ャンネルＭＯＳ Ｔｒ ４７２はオフとなっているか
ら線路４６０には正電圧が発生する。
またゲート４７０に正孔が記憶されている場合には、該
正孔によってＮチャンネルＭＯＳ Ｔｒ ４７２はオ
ンで、ＰチャンネルＭＯＳ Ｔｒ４７１はオフとなっ
ているから線路４６０の電位は接地電位となっている。
ダイオードの隔離動作について詳述すると次の如くであ
る。
例えば、トランジスタ１０７と４７１がオンにプログラ
ムされており、メモリセル４００の内容を読み出す場合
を考える。
もしダイオードが存在しないとすると、電流は線路４３
０→トランジスタ１０７→トランジスタ４７１→線路４
４０と流れる可能性がある。
なお、線路４４０はメモリセル４００の読み出し期間中
は接地電位に維持される。
したがって、ダイオードが存在しないと線路４６０の電
位は接地電位に近くなり、正電圧を発生しなくなる。
このように、ダイオードにより、隣接したアドレスされ
ていないメモリセルに電流が流れないようにされる。
メモリアレイは個々のメモリセルを個々に且つ所望にア
ドレスできるように構威される。
【図面の簡単な説明】
第１図は本考案の一実施例による半導体メモリ素子の断
面図、第２図は本考案の他の実施例による半導体メモリ
素子の断面図、第３図は第１図および第２図に示した半
導体メモリ素子の等価回路図、第４図は本考案による半
導体メモリ素子を複数個用いたメモリ回路の回路図であ
る。 １０２・・・金属ゲート（フローテングゲート）、１０
４・・・酸化物層、１０６・・・ＮチャンネルＭＯＳ｝
ランジスタ、１０７・・・ＰチャンネルＭＯＳ｝ランジ
スタ、１１１・・・サファイヤ基板。

Claims (1)

    【実用新案登録請求の範囲】
  1. ソース、ドレインおよび絶縁ゲートを有するＰチャンネ
    ル電界効果トランジスタと、ソース、ドレインおよび絶
    縁ゲートを有するＮチャンネル電界効果トランジスタと
    、前記両絶縁ゲートを接続してフローテングゲートを形
    戒する手段と、一方のトランジスタのドレインと他方の
    トランジスタのソースとを複数個のダイオードを介して
    接続する手段とより威り、前記接続されたドレインおよ
    びソース以外の一方のトランジスタのソースを第１端子
    、他方のトランジスタのドレインを第２端子および前記
    ダイオードの結合点を第３端子とした半導体メモリ素子
    。
JP1982202677U 1977-11-21 1982-12-27 半導体メモリ素子 Expired JPS599440Y2 (ja)

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US05/853,681 US4142251A (en) 1977-11-21 1977-11-21 Field programmable read-only-memory
US853681 1997-05-09

Publications (2)

Publication Number Publication Date
JPS591199U JPS591199U (ja) 1984-01-06
JPS599440Y2 true JPS599440Y2 (ja) 1984-03-24

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JP14400678A Pending JPS5481038A (en) 1977-11-21 1978-11-21 Semiconductor memory cell
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