CN1897160B - 包含存储单元与限流器的半导体元件 - Google Patents

Abstract

存储单元阵列，例如电可擦除可编程只读存储器(EEPROM)闪存阵列，包含限流电路，限制在阵列操作时，例如在程序化操作期间，来自未被选择的存储单元的总漏电流。

Description

包含存储单元与限流器的半导体元件

技术领域

本发明涉及半导体元件的改良，以及操作改良式半导体元件电路的方法。更精确地说，本发明涉及限制存储单元的源极和漏极之间电流不超出预设值的装置和方法。

背景技术

常见的快闪电可擦除可编程只读存储器(EEPROM)存储单元，典型地包含隔离的源极和漏极区域，扩散于半导体衬底内，并且在其间提供沟道区域。此外，常见的快闪存储单元，包含在沟道区域上的电绝缘浮动栅极，以及配置在该浮动栅极上的控制栅极。在源极、漏极和控制栅极施加适当的电压，电荷就会被储存在浮动栅极上或者自浮动栅极移除，因此数据就可以以这种电荷的形式储存在存储单元中或自存储单元擦除。电荷在浮动栅极上的出现或消失，决定当存储单元被选择时，电流是否在源极和漏极区域之间流动。这样的电流可用适当的电路检测，作为储存在存储单元中二进制(binary)的[1]。另一方面，若无电流被检测到，二进制的[0]便被储存在存储单元中。同时可知任意联合检测电流(arbitrarily associate sensed current)和未检测到电流分别为二进制的[0]和[1]。并联多个EEPROM存储单元典型地联结形成存储器阵列。

典型地，EEPROM存储单元安排在一个列与行的阵列中，阵列中的位线连接任一特定行的存储单元的漏极，而字线连接任一特定列的存储单元的栅极。每一个存储单元的源极通常会接地。

为了程序化特定存储单元，被选择的存储单元所在该行对应的位线，典型地被驱动一相当高的电压。此外，被选择的存储单元所在该列连接的字线，也会被驱动一高电压。因此，位于这些位线和字线交叉点的被选择的存储单元，其漏极和栅极，被施加高电压以产生电流用来产生提供至浮动栅极的电荷。

然而在程序化期间，与被选择的存储单元位于同一行而未被选择的存储单元的漏极，也会接受到高电压位线的电位。会造成关闭时的电流或漏电流可能会在这些未被选择的存储单元的源极和漏极之间流动。虽然单个存储单元的漏电流可能极小，但每一个未被选择的存储单元的漏电流总和后，便会接近甚至超过被选择的存储单元中的电流。因此，提供位线程序化电压的电荷泵电路(charge pump circuit)，可能无法保持足够高的电压以确保足够的存储单元程序化。

有可能提供较大的电荷泵电路以产生较高的位线程序化电压。然而较大的电荷泵电路会占据较多芯片区域，从而限制了半导体芯片上可提供的存储单元数量。

本发明的目的便是克服先前技术的一个或多个问题。

发明内容

与本发明符合的目的为，半导体元件，包含存储单元，其含有控制栅极，源极和漏极；以及限流电路，其一端与该源极耦接，另一端接地，此限流电路被配置为用来在程序化期间限制漏极和源极之间的电流，使其不会超出预设值，此电流反映在控制栅极和漏极分别施加第一和第二电压时所产生的结果；其中，该限流电路更进一步包含晶体管，该晶体管含有第一端点，第二端点和第三端点，其中该第一端点与该存储单元的源极相接，并且该第三端点与参考电压相接，其中该第一端点包含该晶体管的源极，该第三端点包含该晶体管的漏极，并且该第二端点是该晶体管的栅极；其中有预设值的偏压选择性地施加在该晶体管的该第二端点.

与本发明符合的另一目的为，半导体元件，包含存储单元排于列与行中的阵列，每一个存储单元都含有源极，漏极，和栅极；多条字线，每一条字线分别与其中一列存储单元相接，而每一列存储单元的多个存储单元的栅极分别与其各自对应的其中一条字线相连；多条位线，每一条位线分别与其中一行存储单元相接，而每一行存储单元的多个漏极分别与其各自对应的其中一条位线相连接；源极线，存储单元的源极耦接在一起连至该源极线，该源极线还与一参考电压耦接，并且限流器耦接在源极线和参考电压之间，其中，该存储单元阵列中的未被选择的多个存储单元分别在其各自的源极产生相对应的漏电流，这些漏电流的总和的强度被限流器所限制。

本发明其它的特征和优点，将在接下来的说明实施例中提出，从说明书或本发明的实施便可明显得知。从说明书、权利要求范围以及附图中特别指出的半导体元件和产生方法，将可了解和达到本发明的特征和优点。

可以了解的是前述的一般说明及下列的详细说明只是实例及解释，并准备提供本发明的更多的解释。

附图说明

这些附图，包含且构成部分的本发明，用于说明本发明的实施例，并且伴随本发明的说明，用于解释本发明的特征、优点及主旨。其中：

图1显示存储器阵列示意图，含有限流电路，其依照与本发明一致的具体实施例；

图2显示存储器阵列的示例性操作模式，含有限流电路，其依照与本发明一致的具体实施例；

图3显示限流电路示意图，其依照与本发明一致的具体实施例；以及

图4显示另一个与本发明一致的限流电路替代实施例的示意图。

具体实施方式

在所公开的具体实施例中，在快闪电可擦除可编程只读存储器(EEPROM)存储单元的源极面上提供限流电路，并且在源极和地面之间耦接。此限流电路防止未被选择的单元产生的过量漏电造成电荷泵电路超载。因此电荷泵电路故障的风险便被实质上降低。此外，此电荷泵电路的尺寸可被减小，藉此改良芯片密度。

本发明具体实施例的参照将在此详细说明，如附图中显示的例子。图1显示使用限流电路，来程序化快闪EEPROM存储器阵列中的单个存储单元的示例性结构和方法。

参照图1，快闪EEPROM存储器装置100，包含存储器单元阵列102，例如EEPROM或闪存阵列。每一个存储单元典型地含有源极，漏极，和介于源极和漏极之间的沟道区域。在沟道区域上提供电绝缘浮动栅极，以及在浮动栅极上配置控制栅极。阵列102更包含多条字线104，例如字线WL(0)，WL(1)...WL(n)，以及多条位线106，例如BL(0)，BL(1)...BL(m)。

图2显示阵列102中的一部分200的更详细的说明。部分200中，阵列102含有安排在列与行的多个快闪存储单元202。第一行单元202包含单元202-L00至202-Ln0，分别与字线WL(0)至WL(n)耦接，在此参照为一组存储单元。第二行单元包含其各自的源极与第一行对应的单元的源极相耦接的单元。此第一行和第二行的单元全都与位线BL(0)联结，并且分别被标示为左(L)单元和右(R)单元。第二行的单元被标示为202-R00至202-Rn0，并构成了另一组存储单元。因此，每一个单元202被标示为[L]或[R]，以表明该单元是位于左行或右行，并且更进一步标示两个数字，以表明与该单元联结的字线和位线。由于上述的这两行单元与位线BL(0)联结，因而它们的第二个标示数字为[0]。

单元202-L00至202-Ln0各自的漏极耦接在一起，并通过区块选择晶体管(block select transistor)204连接至位线BL(0)。同样地，单元202-R00至202-Rn0各自的漏极耦接在一起，并通过区块选择晶体管206连接至位线BL(0)。这种分别与位线联结的双行存储单元的配置方式重复遍及存储器阵列102。因此如图2所示，左行存储单元202-L0m至202-Lnm各自的漏极耦接在一起，并通过区块选择晶体管208连接至位线BL(m)，另外相对应的右行存储单元202-R0m至202-Rnm各自的漏极耦接在一起，并通过区块选择晶体管210连接至位线BL(m)。

区块选择线(block select line)212与区块选择晶体管各自的栅极耦接，例如区块选择晶体管204和208，其在位线和每一存储单元组的左行存储单元之间耦接，以控制这些区块选择晶体管的操作。区块选择线214与区块选择晶体管各自的栅极耦接，例如区块选择晶体管206和210，其在位线和每一存储单元组的右行存储单元之间耦接，以控制这些区块选择晶体管的操作。

同时参照图1，位线BL(0)-BL(m)与位线驱动电路108连接，此电路含有一或多个电荷泵电路110，由位线驱动电路108中附加的电路系统所控制。每一个电荷泵电路110产生相当高的电压，为操作快闪存储单元所需，例如读取、程序化或写、以及擦除的操作。依照同时被使用或被包含于驱动电路108中的逻辑(未显示)，由电荷泵电路110产生的电压可被选择性地应用在一或多条位线BL(0)-BL(m)。字线驱动电路112，用于作为寻址电路(addressing circuit)，可选择性地施加电压至WL(0)-WL(n)，并藉此在与被选择的字线(WL)连接的存储单元的栅极施加一偏压。区块选择线(BSL)驱动电路114，藉由施加电位至例如区块选择线212或区块选择线214，来选择存储器阵列102中的行存储单元。字线驱动电路112，区块选择线驱动电路114，以及位线驱动电路108，可以同时并选择性地提供不同的电压，分别至字线WL(0)-WL(n)，区块选择线212和214，以及位线BL(0)-BL(m)。每一组存储单元中的存储单元202的源极，耦接在一起连接至阵列源极线116。限流电路118在阵列源极线116和例如地的参考电压间耦接。

参照图2继续描述存储器装置100的操作.在图2中，单元202-L00为被选择作程序化的存储单元.藉由施加较高偏压至区块选择线212、字线WL(0)和位线BL(0)，以及施加较低电压至区块选择线214、未被选择的字线WL(1)-WL(n)和未被选择的位线BL(1)-BL(m)，来程序化被选择的单元202-L00.这些偏压可为，例如10伏特、6伏特、10伏特、0伏特、0伏特和0伏特，分别施加至WL(0)、BL(0)、线212、线214、WL(1)-WL(n)207和BL(1)-BL(m).如图1所示，施加于WL(0)-WL(n)，BL(0)-BL(m)，以及于区块选择线212和214的偏压，分别例如由字线驱动电路112，位线驱动电路108(包含电荷泵电路110)以及区块选择线(BSL)驱动电路114所提供.在程序化期间，电位由字线WL(0)提供给被选择的单元202-L00的栅极，以及和WL(0)连接的剩下未被选择的存储单元的栅极，以促进电子注入被选择的单元202-L00.

例如6伏特的偏压自位线BL(0)，通过区块选择晶体管204施加于被选择的单元202-L00的漏极，作为程序化单元202-L00所需的电压之一。既然未被选择的单元202-L10...202-Ln0各自的漏极，均与被选择的单元202-L00的漏极连接，便全部以未被选择的单元216来共同标示，那些未被选择的单元在它们各自的漏极也会接收到位线BL(0)的电压。施加于未被选择的存储单元216各自漏极的位线电压，增加了未被选择的存储单元216中每一单元的漏极至源极电压(Vds)。在程序化期间，此漏极至源极电压(Vds)的值足以增加未被选择的单元216的关闭时的漏电流。但依据所述具体实施例，提供限流电路118，便可限制此漏电流的强度大小。如图2所示，随着漏极至源极电压(Vds)的施加，未被选择的存储单元216中的每一单元产生关闭时漏电流I_off，其自漏极流入，并从每一个未被选择的存储单元216的源极流出。这些I_off电流的总和，以及流经被选择的单元202-L00的程序化电流，一起通过阵列源极线116接地，所以这些单元各自的源极是耦接在一起并连至阵列源极线116。因为限流电路118与阵列源极线116串联，因而限制了I_off电流的总和，使其不超过所期望的预设值。结果，电荷泵电路110所需供应以满足I_off电流总和的电流量，便被限流电路118所限制。

图3显示限流电路118的具体实施例的示意图，提供限流电路300。电路300含有限流元件302和金属氧化物半导体(MOS)晶体管304，在阵列源极线116和地面之间串联。MOS晶体管有三个端点，第一端点、第二端点和第三端点，可分别与源极、栅极和漏极相接。MOS晶体管304的方向为，其源极(S)与元件302耦接，漏极(D)与地面耦接。晶体管304的栅极G被耦接至接收源极使能信号(sourceenable signal)306。限流元件302有一固定的阻抗值，用来限制源极电流的总和在一预设值内，如前所述。由于源极电流的总和被限制了，因此电荷泵电路110上的电压输出需求也被限制了。

在操作中，产生源极使能信号306与其它逻辑信号，控制存储器装置100的操作，选择性地开或关晶体管304，以分别提供和阻碍源极至地面的电流路径。举例来说，使能信号306可以在VCC状态，从而让晶体管304打开。使能信号306也可以在0伏特状态，从而让晶体管304关闭。

图4显示限流电路118的另一具体实施例的示意图，提供限流电路400。电路400含有MOS晶体管402，其源极(S)与阵列源极线116耦接，且其漏极(D)与地面耦接。晶体管402的栅极(G)耦接至接收偏压V_bias。典型地，V_bias为一稳定的参考电压，以使晶体管402的栅极至源极电压(Vgs)大致上不变，因此流经晶体管402的最大电流可被限制在一固定值。

限流元件302也可包含晶体管402，其源极(S)与阵列源极线116相接，其栅极与偏压V_bias耦接。但晶体管402的漏极(D)在此例中，可与晶体管304的源极(S)相接。

显然，本领域技术人员所共知的是，在不脱离本发明的范围或精神内，可由所揭示的结构和方法产生各种修饰及变形。对于本领域技术人员而言，将能够藉由本发明揭示于此的说明及实施，轻易了解本发明的其它实施例。因而在此的说明及范例仅为示例性的，并不限制本发明，本发明的真正范围及精神由所附权利要求范围所界定。

Claims (15)

1.一种半导体元件，包含：

存储单元，含有控制栅极，源极和漏极；以及

限流电路，其一端与该源极耦接，另一端则接地，该限流电路被配置以在程序化期间，限制该漏极和该源极之间的电流不超过预设值，该电流反映在该控制栅极和该漏极分别施加第一和第二电压所产生的结果；

其中，该限流电路更进一步包含晶体管，该晶体管含有第一端点，第二端点和第三端点，其中该第一端点与该存储单元的源极相接，并且该第三端点与参考电压相接，其中该第一端点包含该晶体管的源极，该第三端点包含该晶体管的漏极，并且该第二端点是该晶体管的栅极；

其中有预设值的偏压选择性地施加在该晶体管的该第二端点。

2.如权利要求1所述的半导体元件，其中该存储单元为电可擦除可编程只读存储器(EEPROM)单元。

3.如权利要求1所述的半导体元件，其中该参考电压为地。

4.如权利要求1所述的半导体元件，其中稳定偏压施加在该晶体管的该第二端点。

5.一种半导体元件，包含：

存储单元阵列，以列与行的方式安排，每一个存储单元含有源极，漏极和栅极；

多条字线，每一条字线分别对应该存储单元阵列中的一列，并且多个存储单元的栅极分别对应于该存储单元阵列中的一列，并且该存储单元阵列中的一列与其对应的其中一条字线相连；

多条位线，每一条位线分别对应该存储单元阵列中的一行，并且多个存储单元的漏极分别对应于该存储单元阵列中的一行，并且该存储单元阵列中的一行与其对应的其中一条位线相连；

源极线，该存储单元阵列中一行存储单元的源极耦接在一起并且连至该源极线，并且该源极线与参考电压耦接；以及

限流器，耦接至该源极线与该参考电压之间；

其中，该存储单元阵列中的未被选择的多个存储单元分别在其各自的源极产生相对应的漏电流，这些漏电流的总和的强度被限流器所限制。

6.如权利要求5所述的半导体元件，其中该存储单元阵列中每一个存储单元为快闪存储单元，并且该半导体元件更进一步包含位线驱动电路与该多条位线耦接，在读取、写入和擦除的其中一个操作期间，产生偏压施加在该多条位线的其中一条。

7.如权利要求6所述的半导体元件，其中该位线驱动电路包含电荷泵电路来产生该偏压。

8.如权利要求7所述的半导体元件，更进一步包含字线驱动电路，被组态以提供字线电压至该多条字线的其中一条，其中一个被选择的存储单元与所述该多条字线的其中一条相连，并且该被选择的存储单元的漏极与所述该多条位线的其中一条相连，该位线驱动电路施加该偏压至所述该多条位线的该其中一条。

9.如权利要求5所述的半导体元件，更进一步包含第一和第二选择晶体管，其中该多条位线的其中一条与该存储单元阵列中的第一行的漏极耦接，为第一位线，以及该存储单元阵列中的第二行的存储单元各自的漏极耦接在一起，并且其各自的源极耦接在一起，该存储单元阵列中的该第二行各源极与该第一行存储单元各源极耦接，该第一行存储单元的漏极通过该第一选择晶体管与该第一位线耦接，并且该第二行存储单元的漏极通过该第二选择晶体管与该第一位线耦接.

10.如权利要求9所述的半导体元件，其中该存储单元阵列中每一个存储单元为快闪存储单元，该半导体元件更进一步包含位线驱动电路，与该多条位线耦接，在读取、写入和擦除的其中一个操作期间，产生偏压施加在该多条位线的至少其中一条。

11.如权利要求10所述的半导体元件，其中该位线驱动电路包含电荷泵电路来产生该偏压。

12.如权利要求5所述的半导体元件，其中该限流器包含限流元件。

13.如权利要求12所述的半导体元件，其中该限流元件包含电阻器。

14.如权利要求12所述的半导体元件，其中该限流器更进一步包含晶体管，该晶体管与该限流元件串联，该晶体管的栅极用来接收一信号将晶体管打开或关闭，并藉此分别提供或阻碍介于该源极线和该参考电压之间的一电流路径。

15.如权利要求12所述的半导体元件，其中该限流元件包含MOS晶体管，该MOS晶体管串联在该源极线和该参考电压之间，并且该栅极耦接接收一偏压，使该MOS晶体管提供阻抗至该源极线的电流。

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