KR20070024750A - 비휘발성 반도체 메모리 장치 - Google Patents

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Abstract

비휘발성 반도체 메모리 장치가 제공된다. 비휘발성 반도체 메모리 장치는 워드선, 워드선과 교차하는 복수의 비트선 및 그 교차 위치에 배치되고, 드레인이 비트선에, 게이트가 워드선에 각각 접속된 복수의 셀 트랜지스터와, 복수의 셀 트랜지스터의 소스에 접속된 소스선을 갖는 셀 어레이, 셀 어레이에 입력되는 프로그램 선택 셀 트랜지스터 수에 응답하여 변조된 프로그램 전압을 셀 어레이의 소스선에 제공하는 프로그램 전압 변조부를 포함한다.
비휘발성, 플로팅 게이트, 소스선

Description

비휘발성 반도체 메모리 장치{Non volatile semiconductor memory device}
도 1은 본 발명의 일 실시예에 따른 비휘발성 반도체 메모리 장치의 블록도이다.
도 2는 셀 어레이의 일부 등가 회로도이다.
도 3은 하나의 소스선을 공유하며 서로 다른 비트선을 갖는 셀 트랜지스터의 단면도이다.
도 4는 본 발명의 일 실시예에 따른 프로그램 전압 변조부의 상세한 회로도이다.
도 5는 데이터에 로우 레벨이 입력되는 데이터 핀 수와 변조된 프로그램 전압의 상관 관계 그래프이다.
<도면의 주요부분에 대한 부호의 설명>
100 : 셀 어레이 200 : 데이터 입력부
300 : 데이터 제어부 400 : 프로그램 전압 발생부
500 : 프로그램 전압 변조부 510 : 전류 경로 결정부
600 : 소스선 제어부
본 발명은 비휘발성 반도체 메모리 장치에 관한 것으로, 보다 상세하게는, 안정된 프로그램 전압을 소스선에 제공하는 비휘발성 반도체 메모리 장치에 관한 것이다.
노어형의 비휘발성 반도체 메모리 장치는, 워드선(word line)에 접속된 제어 게이트(control gate)와, 비트선(bit line)에 접속된 드레인(drain)과, 소스선(source line)에 접속된 소스(source)와, 플로팅 게이트(floating gate)로 이루어지는 비휘발성 메모리 셀 트랜지스터를 갖는다. 노어형의 비휘발성 메모리 셀 트랜지스터는 복수개의 매트릭스(matrix) 형상으로 배치된 메모리 셀 어레이를 갖는다. 한편, 노어형 비휘발성 메모리 셀 어레이는 하나의 소스선에 복수개의 셀 트랜지스터의 소스가 공통으로 연결된다. 또한 서로 다른 워드선의 셀 트랜지스터의 소스가 소스선을 공유하도록 대향되어 배치되는 형태로 연결된다.
이러한 노어형의 비휘발성 반도체 메모리 장치는 독출(read), 소거(erase), 프로그램(write) 동작으로 실행된다. 이 중 프로그램 동작은 메모리 셀 트랜지스터의 플로팅 게이트에 전자를 축적함으로써 실행된다. 프로그램시, 각각의 제어 게이트 및 드레인에 소정의 전압을 인가하고, 소스선에 고전압을 인가하여 셀 트랜지스터를 도통시켜, 플로팅 게이트에 대하여 채널 열 전자 주입(Channel Hot Electron Injection)을 행함으로써 실행된다.
그러나, 노어형의 비휘발성 반도체 메모리 장치는 하나의 소스선에 복수개의 셀 트랜지스터의 소스가 공통으로 연결되기 때문에 프로그램시, 프로그램되는 셀 트랜지스터들의 개수에 따라 소스선 전압 강하가 다르게 된다. 따라서, 프로그램 선택 셀 트랜지스터들의 프로그램 전압이 달라질 수 있다.
그리하여, 프로그램시에 각각의 셀 트랜지스터의 소스선에 인가되는 전압을 보다 높은 전압으로 인가한다면, 프로그램 셀 트랜지스터와 공통된 소스선에 연결된 프로그램 비선택 셀 트랜지스터에서는 디스터브(disturb) 현상이 발생할 수 있다.
본 발명이 이루고자 하는 기술적 과제는, 안정된 프로그램 전압을 소스선에 제공하는 비휘발성 반도체 메모리 장치를 제공하는 것이다.
본 발명의 기술적 과제는 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 비휘발성 반도체 메모리 장치는 워드선, 워드선과 교차하는 복수의 비트선 및 그 교차 위치에 배치되고, 드레인이 비트선에, 게이트가 워드선에 각각 접속된 복수의 셀 트랜지스터와, 복수의 셀 트랜지스터의 소스에 접속된 소스선을 갖는 셀 어레이, 셀 어레이에 입력되는 프로그램 선택 셀 트랜지스터 수에 응답하여 변조된 프로그램 전압을 셀 어레이의 소스선에 제공하는 프로그램 전압 변조부를 포함한다.
상기 기술적 과제를 달성하기 위한 본 발명의 다른 실시예에 따른 비휘발성 반도체 메모리 장치는 워드선, 워드선과 교차하는 복수의 비트선 및 그 교차 위치에 배치되고, 드레인이 비트선에, 게이트가 워드선에 각각 접속된 복수의 셀 트랜지스터와, 복수의 셀 트랜지스터의 소스에 접속된 소스선을 갖는 셀 어레이, 복수의 셀 트랜지스터의 데이터를 입력하는 데이터 입력부, 셀 어레이에 입력되는 프로그램 선택 셀 트랜지스터 데이터에 응답하여 서로 다른 저항을 가지는 다수의 프로그램 전류의 경로를 통해 변조된 프로그램 전압을 소스선에 제공하는 프로그램 전압 변조부를 포함한다.
상기 기술적 과제를 달성하기 위한 본 발명의 또다른 실시예에 따른 비휘발성 반도체 메모리 장치는 2개의 워드선, 2개의 워드선과 교차하는 복수의 비트선 및 그 교차 위치에 배치되고, 드레인이 비트선에, 게이트가 워드선에 각각 접속된 복수의 셀 트랜지스터와, 복수의 셀 트랜지스터의 소스에 접속된 소스선을 갖되, 2개의 워드선의 셀 트랜지스터의 소스가 하나의 상기 소스선을 공유하도록 대향되어 배치되는 노어형인 셀 어레이, 셀 어레이에 2개의 워드선 중, 선택된 워드선에 접속된 복수의 셀 트랜지스터의 데이터를 입력하는 데이터 입력부, 셀 어레이에 입력되는 복수의 셀 트랜지스터 데이터에 응답하여 서로 다른 저항을 가지는 다수의 프로그램 전류의 경로를 통해 변조된 프로그램 전압을 소스선에 제공하는 프로그램 전압 변조부를 포함한다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발 명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
도 1은 본 발명의 일 실시예에 따른 비휘발성 반도체 메모리 장치의 블록도이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 비휘발성 반도체 메모리 장치(1)는 셀 어레이(100), 데이터 입력부(200), 데이터 제어부(300), 프로그램 전압 발생부(400), 프로그램 전압 변조부(500), 소스선 제어부(600)를 포함한다.
셀 어레이(100)는 각각 매트릭스 형태로 배열된 복수의 메모리 셀을 포함한다. 셀 어레이(100)는 워드선, 워드선과 교차하는 복수의 비트선 및 그 교차 위치에 배치되고, 드레인이 비트선에, 게이트가 워드선에 각각 접속된 복수의 셀 트랜지스터와, 복수의 셀 트랜지스터의 소스에 접속된 소스선을 갖는다. 여기서, 셀 트랜지스터의 연결 형태는, 2개의 서로 다른 워드선의 셀 트랜지스터의 소스가 하나의 소스선을 공유하도록 대향되어 배치된다. 또한, 셀 트랜지스터의 구조는 스플릿 게이트(split gate)이다.
데이터 입력부(200)는 셀 어레이(100)의 프로그램 선택 셀 트랜지스터들과 프로그램 전압 변조부(500)에 입력 데이터를 제공한다. 데이터 입력부(200)는 소스선에 연결된 복수의 셀 트랜지스터 수에 대응하는 입력핀으로 구성된다.
데이터 제어부(300)는 데이터 입력부(200)의 입력된 데이터에 응답하여 해당 비트선에 전압 레벨을 제공한다. 그러므로, 입력 데이터가 로우(low)레벨이면, 소정의 전압, 예컨대 0.4V 전압을, 해당 데이터 입출력 라인들로 전송하고, 입력 데이터가 하이(high)레벨이면, 전원 전압 레벨을 해당 데이터 입출력 라인들로 전송한다. 데이터 제어부(300)는 입력 데이터가 로우 레벨이면, 해당 비트선에 연결된 셀 트랜지스터가 프로그램되고, 입력 데이터가 하이 레벨이면 해당 비트선에 연결된 셀 트랜지스터가 프로그램 되지 않도록 전압 레벨을 제공한다.
프로그램 전압 발생부(400)는 전원전압을 인가 받아 승압된 전압인 프로그램 전압(VPP)을 프로그램 전압 변조부(500)에 제공한다. 프로그램 전압 발생부(400)는 전원전압을 승압하기 위한 차지 펌프(charge pump)회로를 포함할 수 있다.
프로그램 전압 변조부(500)는 프로그램 전압 발생부(400)에서 생성된 프로그램 전압(VPP)을 인가받아, 소스선 제어부(600)에 변조된 프로그램 전압(VMPP)을 제공한다.
소스선 제어부(600)는 프로그램 전압 변조부(500)에서 수신한 변조된 프로그램 전압(VMPP)을 선택된 소스선에 제공한다. 즉, 셀 어레이(100)의 프로그램 선택 소스선을 선택하여, 선택 소스선을 구동하고, 변조된 프로그램 전압(VMPP)을 인가한다. 따라서, 소스선 제어부(600)는 선택 소스선을 선택하도록 소스선 디코더를 포함할 수 있다. 또한, 선택된 소스선을 구동시키도록 소스선 드라이버 회로등을 포함할 수 있다.
도 2는 셀 어레이(100)의 일부 등가 회로도이다.
도 2를 참조하면, 셀 어레이(100)는 n개의 비트선(BL1~BLn)들과 2m개의 워드선(WL1~WL2m)들과 m개의 소스선(SL1~SLm)들 사이에 연결된 스플릿 게이트의 셀 트랜지스터들을 구비하여 구성된다. 그리고, 상하로 인접하는 2개씩의 셀 트랜지스터들의 소스는 소스선에 공통으로 연결되고, 드레인은 동일 비트선에 연결되고, 게이트는 각각의 해당 워드선에 연결된다.
도 2의 원(101) 내의 제 1 메모리 셀 트랜지스터(101a)를 예로 들어 프로그램 동작을 설명한다. 제 1 워드선(WL1)에 소정의 전압이 인가되어 제 1 워드선(WL1)에 접속된 모든 셀 트랜지스터의 제어 게이트가 턴 온 된다. 또한, 제 1 워드선(WL1)에 교차하는 제 1 비트선(BL1)에는 데이터 입력부(도 1의 200 참조)에 의해, 로우 레벨의 데이터가 입력된다. 입력 데이터가 로우 레벨이면, 데이터 제어부(도 1의 300 참조)에 의해 제 1 비트선(BL1)에는 소정의 전압이 인가된다. 입력 데이터가 하이 레벨인 다른 비트선(BL2~BLn)에는 데이터 제어부(도 1의 300 참조)에 의해 전원 전압레벨이 인가된다. 그리고, 제 1 워드선(WL1)에 접속되는 모든 셀 트랜지스터의 소스에 접속된 제 1 소스선(SL1)에는 고전압의 프로그램 전압이 인가된다. 한편, 프로그램 되지 않는 나머지 워드선(WL2~WL2m)과 소스선(SL2~SLm)에는 접지 전압 레벨이 인가된다.
따라서, 하나의 제 1 비트선(BL1)과 제 1 워드선(WL1)사이에 연결된 제 1 메모리 셀 트랜지스터(101a)가 프로그램된다. 즉, 제 1 비트선(BL1)과 제 1 워드선(WL1)에 연결된 제 1 메모리 셀 트랜지스터(101a)는, 제 1 소스선(SL1)으로부터 제 1 비트선(BL1)으로 전류가 흘러 프로그램된다. 한편, 나머지 셀 트랜지스터들은 소스선(SL2~SLm)으로부터 비트선(BL1~BLn)으로 전류가 흐르지 않아 프로그램 되지 않는다.
프로그램 되는 셀 트랜지스터가 하나만 있을 때는 소스선(SL1)에서 발생되는 전압 강하는 크지 않다. 그러나, n개의 셀 트랜지스터 모두 프로그램 된다면, 하나의 제 1 소스선(SL1)에 연결된 n개의 비트선(BL1~BLn)으로 전류가 흐르고, 제 1 소스선(SL1)과 n개의 비트선(BL1~BLn)간의 채널 저항에 의하여 제 1 소스선(SL1)의 전압 강하가 크게 된다.
즉, 프로그램되는 셀 트랜지스터의 수가 증가함에 따라 소스선에서 발생되는 전압 강하가 커지게 된다. 따라서, 소스선에서 발생되는 전압 강하가 달라짐에 따라 프로그램되는 셀 트랜지스터들의 프로그램 전압이 달라지게 될 것이다. 이러한 점을 해결하기 위해, 프로그램 전압을 더 높은 전압으로 인가한다면, 프로그램되는 셀 트랜지스터와 공통된 소스선에 연결된 프로그램되지 않는 셀 트랜지스터에서는 디스터브(disturb) 현상이 발생할 수 있다.
도 3은 하나의 소스선(SL1)을 공유하는 서로 다른 비트선을 갖는 셀 트랜지스터(101)의 단면도이다.
도 3을 참조하여 비휘발성 반도체 메모리 장치의 프로그램 동작시 디스터브 현상을 자세히 설명한다.
기판(10)상의 제 1워드선(WL1)은 제 1 및 제 2 제어 게이트(11, 12)에 각각 연결되며, 소스(13)에 연결된 하나의 제 1 소스선(SL1)을 공유한다. 또한, 제 1 및 제 2 드레인(14, 15)에 연결된 제 1 및 제 2 비트선(BL1, BL2)을 포함한다. 제 1 및 제 2 제어 게이트(11, 12)의 하부에는 제 1 및 제 2 플로팅 게이트(16, 17)가 형성되어 있다.
제 1 메모리 셀 트랜지스터(101a)가 프로그램 될 경우, 프로그램 되지 않는 제 2 메모리 셀 트랜지스터(101b)가 디스터브 되는 현상을 설명하기로 한다.
제 1 메모리 셀 트랜지스터(101a)를 프로그램 하기 위해 제 1 워드선(WL1)에는 소정의 전압이 인가된다. 여기서, 소정의 전압은 1.0V 일 수 있다. 한편, 프로그램 셀 트랜지스터의 제 1 비트선(BL1)에는 소정의 전압이 인가된다. 여기서 비트선(BL1)에 인가되는 소정의 전압은 0.4V 일 수 있다. 그리고, 제 1 소스선(SL1)에는 프로그램 할 수 있는 고전압이 인가된다. 제 1 워드선(WL1)에 소정의 전압이 인가됨으로써 제 1 제어 게이트(11)가 턴 온 된다. 그리고, 제 1 소스선(SL1)에 고전압이 인가됨으로써, 커플링 효과에 의하여 제 1 플로팅 게이트(16)에는 소스선(SL1)에 인가된 전압이 유기될 수 있다. 이때, 유기된 전압의 레벨은 소스선(SL1)에 인가된 전압 레벨의 70%일 수 있다. 따라서, 제 1 플로팅 게이트(16)에도 상당히 높은 전압이 유기된다.
또한, 소스(13)와 제 1 드레인(14)에는 전위차가 발생하므로 전자의 이동에 의한 전류가 흐르고, 전류가 흐르면 열전자(hot carrier)가 발생한다. 높은 전압이 유기된 제 1 플로팅 게이트(16)에 의한 채널 열전자 주입 현상으로 전자가 제 1 플로팅 게이트(16)로 이동하게 된다. 따라서, 제 1 플로팅 게이트(16)에 전자가 축적되는 프로그램 동작이 실행된다.
다음은, 제 2 메모리 셀 트랜지스터(101b)를 살펴본다. 제 1 워드선(WL1)에 역시 소정의 전압이 인가된다. 그리고, 제 2 비트선(BL2)에는 프로그램 금지 전압인 전원 전압이 인가된다. 제 2 드레인(15)에 제 2 제어 게이트(12)보다 높은 전압이 인가됨으로써 제 2 제어 게이트(12)는 턴 오프 된다. 하지만, 제 1 소스선(SL1)으로부터 비선택된 제 2 비트선(BL2)의 셀 트랜지스터의 플로팅 게이트(17)에도 고전압이 유기될 수 있다. 이는 프로그램 되지 않는 셀 트랜지스터라고 하더라도, 제 1 소스선(SL1)을 공유하기 때문이다. 따라서, 원하지 않는 제 2 플로팅 게이트(17)에 의한 채널 열전자 주입 현상이 발생할 수 있다. 그러나, 본 발명의 일 실시예에 따른 프로그램 전압 변조부에 의한 변조된 프로그램 전압을 제공한다면 프로그램 되는 셀 트랜지스터의 수가 많아지더라도 전압 강하가 되지 않고, 또한 프로그램 되지 않는 셀 트랜지스터의 디스터브 현상도 방지하는 비휘발성 반도체 메모리 장치를 구현할 수 있다.
도 4는 본 발명의 일 실시예에 따른 프로그램 전압 변조부(500)이다.
프로그램 전압 변조부(500)는 프로그램 전압 발생부(400)의 프로그램 전압(Vpp)을 인가받아, 변조된 프로그램 전압(VMPP)을 소스선 제어부(600)에 제공한다.
구체적으로, 프로그램 전압 변조부(500)는, 데이터 입력핀(I/O) 수에 대응하는 직렬로 연결된 다수의 전류 경로 결정부(510)를 포함한다. 전류 경로 결정부(510)는 프로그램 선택 워드선의 셀 트랜지스터에 입력되는 데이터에 응답하여, 서로 다른 저항을 가지는 다수의 프로그램 전류의 경로를 제공한다. 전류 경로 결정 부(510)는 데이터 입력부(200)의 입력핀(I/O)에 대응하는 스위칭 소자, 예컨대 트랜지스터(TR)와, 스위칭 소자에 병렬로 연결되는 임피던스 소자, 예컨대 저항(R)으로 구성된다.
특히, 본 발명의 일 실시예에 따른 프로그램 전압 변조부(500)는, 다수의 전류 경로 결정부(510)를 통하여 변조된 프로그램 전압을 제공한다. 소스선에 연결된 프로그램 선택된 셀 트랜지스터 데이터에 응답하여 스위칭 소자 경로를 선택하고, 프로그램 비선택된 셀 트랜지스터의 데이터에 응답하여 임피던스 소자 경로를 선택한다.
따라서, 입력 데이터가 로우 레벨이면, 스위칭 소자를 턴온시켜 전압강하가 거의 일어나지 않는 경로를 선택한다. 만약, 입력 데이터가 하이 레벨이면, 전압 강하가 일어나는 임피던스 소자 경로를 선택한다. 즉, 프로그램 선택된 메모리 셀 트랜지스터 수가 많을수록 높은 프로그램 전압을 셀 어레이(100)의 소스선에 제공할 수 있다.
n개의 데이터 입력핀(I/O) 수에 대응하는 n개의 전류 경로 결정부(510)는 셀 어레이에 입력되는 프로그램 선택 셀 트랜지스터 데이터에 응답하여 프로그램 전류의 경로를 통한 변조된 프로그램 전압을 셀 어레이의 소스선에 제공한다. 즉, 데이터 입력부(200)에 의해 n개의 데이터 입력핀(I/O)의 반전된 입력을 수신하여, 서로 다른 저항을 갖는 프로그램 전류의 경로를 제공할 수 있다. 전류 경로 결정부(510)는 입력핀(I/O) 수에 대응하여 직렬로 연결된다. 직렬로 연결된 다수의 전류 경로 결정부(510) 의 하단에는 바이어스 저항(Rbias)이 형성되어, 전류 경로 결정부(510)의 저항과 바이어스 저항(Rbias)의 비(比)로써 변조된 프로그램 전압(VMPP)을 소스선 제어부(600)에 제공한다. 이때, 바이어스 저항(Rbias)은 다수의 전류 경로 결정부(510)의 모든 임피던스 소자의 저항 합(合)보다 훨씬 큰 저항의 크기를 가지며, 임피던스 소자의 저항 합의 10배 이상일 수 있다.
본 발명에서는, 스위칭 소자는 NMOS 트랜지스터, 임피던스 소자는 저항을 일 실시예로 들었으나 이에 제한되는 것은 아니다. 예로, 스위칭 소자는 MOS 소자, 바이폴라, 다이오드 등일 수 있고, 임피던스 소자는 인덕터, 커패시터등일 수 있다.
도 4를 참조하여 전류 경로 결정부(510)의 동작을 설명한다.
전류 경로 결정부(510)는, 입력되는 데이터의 레벨에 따라 프로그램 전압 발생부(400)에서 제공되는 프로그램 전압(Vpp)의 프로그램 전류 경로를 결정한다. 데이터 핀에 입력되는 데이터가 로우 레벨일 경우, 반전된 하이 레벨이 전류 경로 결정부(510)에 수신된다. 따라서, 전류 경로 결정부(510)의 스위칭 소자(TR0)가 턴 온되어 프로그램 전류의 경로는 스위칭 소자(TR0)를 도통하는 경로(a)로 결정된다. 만약, 데이터 핀에 하이 레벨의 데이터가 입력되면, 반전된 로우 레벨이 전류 경로 결정부(510)에 수신되어 스위칭 소자(TR0)는 턴 오프(turn off)되고, 프로그램 전류의 경로는 임피던스 소자(R0)를 통하는 경로(b)가 된다.
예를 들어, n개의 데이터 핀에 입력되는 데이터가 모두 로우 레벨일 때, n개 의 스위칭 소자(TR0~TRn -1)를 턴 온 시키는 경로를 통한 전압이 소스선 제어부(600)에 제공이 된다. 즉, 입력핀(I/O)에 입력된 로우 레벨이 반전되어 하이 레벨이 n개의 전류 경로 결정부에 수신되면, n개의 스위칭 소자가 모두 턴 온 된다. 이때의 소스선 제어부(600)에 제공되는 변조된 프로그램 전압(VMPP)은 다음과 같다.
Figure 112005046440311-PAT00001
Figure 112005046440311-PAT00002
일반적으로 스위칭 소자(TR)의 저항은 무시할 수 있는 정도의 극히 작은 저항이므로, 소스선 제어부(600)에 제공되는 변조된 프로그램 전압(VMPP)은 프로그램 전류와 바이어스 저항(Rbias)곱의 크기로 제공되어 고전압을 제공할 수 있다.
만약, n개의 데이터 입력핀(I/O)에 입력되는 데이터가 모두 하이 레벨일 때, n개의 임피던스 소자를 경유하는 경로를 통한 전압이 소스선 제어부(600)에 제공된다. 즉, 입력핀(I/O)에 입력된 하이 레벨이 반전되어 로우 레벨이 n개의 전류 경로 결정부에 수신되면, n개의 스위칭 소자가 모두 턴 오프되어 프로그램 전류는 임피던스 소자(R0~Rn -1)를 경유한다. 이때의 소스선 제어부(600)에 제공되는 변조된 프로그램 전압(VMPP)은 다음과 같다.
Figure 112005046440311-PAT00003
Figure 112005046440311-PAT00004
임피던스 소자의 저항을 많이 경유할수록, 전압 강하가 일어나 소스선 제어부(600)에 제공되는 변조된 프로그램 전압(VMPP)은 보다 낮은 레벨이 된다.
결국, 데이터 입력핀(I/O)에 입력되는 데이터 중 로우 레벨이 많을수록, 즉, 선택된 소스선에 연결된 프로그램 선택 셀 트랜지스터가 많을수록, 스위칭 소자(TR)가 턴 온 되는 전류 경로를 선택하게 되어 전압 강하가 거의 되지 않는 높은 변조된 프로그램 전압(VMPP)을 제공할 수 있다.
만약, 데이터 입력핀(I/O)에 입력되는 데이터 중 하이 레벨이 많을수록, 즉, 선택된 소스선에 연결된 프로그램 비선택 셀 트랜지스터가 많을수록, 전압 강하가 일어나는 임피던스 소자(R) 경로를 선택하게 되어 보다 낮은 변조된 프로그램 전압(VMPP)을 제공할 수 있다.
예로, 모든 데이터를 로우 레벨로 입력하거나 또는 하이 레벨로 입력하는 예를 들었으나 이에 제한되는 것은 아니다.
즉, 본 발명의 일 실시예에 따른 비휘발성 반도체 메모리 장치는 프로그램 되는 셀 트랜지스터가 많을수록, 전압 강하가 거의 되지 않은 높은 변조된 프로그램 전압(VMPP)을 소스선에 제공할 수 있기 때문에 프로그램이 잘 될 수 있다.
또한, 프로그램 되지 않는 셀 트랜지스터에 대하여, 보다 낮은 변조된 프로그램 전압(VMPP)을 제공할 수 있으므로, 고전압이 인가되는 소스선을 공유함으로써 발생할 수 있는 디스터브 현상을 방지할 수 있다.
도 5는 로우 레벨이 입력되는 데이터 핀수와 변조된 프로그램 전압간의 상관 관계 그래프이다.
도 5에서 보듯이, 로우 레벨이 입력되는 데이터 핀수가 증가할수록, 더 높은 변조된 프로그램 전압(VMPP)을 제공함을 보여준다. 또한 로우 레벨이 입력되는 데이터 핀 수가 감소할수록, 상대적으로 더 낮은 변조된 프로그램 전압(VMPP)을 제공한다.
본 발명의 일 실시예에 따르면, 프로그램시, 프로그램 선택 워드선에 접속되는 소스선에 프로그램 전압을 인가할 경우, 소스선에 연결된 프로그램 선택 셀 트랜지스터 수에 응답하는 변조된 프로그램 전압을 인가할 수 있다. 그리하여, 프로그램되는 셀 트랜지스터 수에 응답하는 정량적인 변조된 프로그램 전압을 인가함으로써, 안정적으로 동작하는 비휘발성 반도체 메모리 장치를 구현할 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
상기한 바와 같은 비휘발성 반도체 메모리 장치에 따르면 다음과 같은 효과가 하나 혹은 그 이상 있다.
첫째, 프로그램시, 선택된 소스선에 연결된 프로그램 선택 셀 트랜지스터 수가 많을수록 높은 프로그램 전압을 인가하여 프로그램 동작을 향상시킬 수 있다.
둘째, 프로그램시, 선택된 소스선에 연결된 프로그램 비선택 셀 트랜지스터 수가 많을수록, 낮은 프로그램 전압을 인가하여 디스터브 현상을 방지할 수 있다.

Claims (14)

  1. 워드선, 상기 워드선과 교차하는 복수의 비트선 및 그 교차 위치에 배치되고, 드레인이 상기 비트선에, 게이트가 상기 워드선에 각각 접속된 복수의 셀 트랜지스터와, 상기 복수의 셀 트랜지스터의 소스에 접속된 소스선을 갖는 셀 어레이; 및
    상기 셀 어레이에 입력되는 프로그램 선택 셀 트랜지스터 수에 응답하여 변조된 프로그램 전압을 상기 셀 어레이의 상기 소스선에 제공하는 프로그램 전압 변조부를 포함하는 비휘발성 반도체 메모리 장치.
  2. 제 1항에 있어서,
    상기 프로그램 전압 변조부는, 상기 소스선에 연결된 프로그램 선택된 셀 트랜지스터 수가 많을수록 높은 프로그램 전압을 상기 소스선에 제공하는 비휘발성 반도체 메모리 장치.
  3. 워드선, 상기 워드선과 교차하는 복수의 비트선 및 그 교차 위치에 배치되고, 드레인이 상기 비트선에, 게이트가 상기 워드선에 각각 접속된 복수의 셀 트랜지스터와, 상기 복수의 셀 트랜지스터의 소스에 접속된 소스선을 갖는 셀 어레이;
    상기 복수의 셀 트랜지스터 데이터를 입력하는 데이터 입력부; 및
    상기 셀 어레이에 입력되는 복수의 셀 트랜지스터 데이터에 응답하여 서로 다른 저항을 가지는 다수의 프로그램 전류의 경로를 통해 변조된 프로그램 전압을 상기 소스선에 제공하는 프로그램 전압 변조부를 포함하는 비휘발성 반도체 메모리 회로.
  4. 제 3항에 있어서,
    상기 데이터 입력부는 상기 소스선에 연결된 상기 복수의 셀 트랜지스터 수에 대응하는 입력핀으로 구성되는 비휘발성 반도체 메모리 장치.
  5. 제 3항에 있어서,
    상기 데이터 입력부의 입력핀에 대응하는 스위칭 소자와 상기 스위칭 소자에 병렬로 연결되는 임피던스 소자로 구성된 전류 경로 결정부가 직렬로 연결되어 상기 프로그램 전압 변조부를 구성하는 비휘발성 반도체 메모리 장치.
  6. 제 5항에 있어서,
    상기 스위칭 소자는, 상기 소스선에 연결된 프로그램 선택 셀 트랜지스터의 데이터에 응답하는 비휘발성 반도체 메모리 장치.
  7. 제 5항에 있어서,
    상기 임피던스 소자는 상기 소스선에 연결된 프로그램 비선택 셀 트랜지스터의 데이터에 응답하는 비휘발성 반도체 메모리 장치.
  8. 제 3항에 있어서,
    전원 전압을 인가 받아 승압된 전압을 발생시켜 상기 프로그램 전압 변조부에 제공하는 프로그램 전압 발생부를 더 포함하는 비휘발성 반도체 메모리 장치.
  9. 2개의 워드선, 상기 2개의 워드선과 교차하는 복수의 비트선 및 그 교차 위치에 배치되고, 드레인이 상기 비트선에, 게이트가 상기 워드선에 각각 접속된 복수개의 셀 트랜지스터와, 상기 복수개의 셀 트랜지스터의 소스에 접속된 소스선을 갖되, 상기 2개의 워드선의 셀 트랜지스터의 소스가 하나의 상기 소스선을 공유하도록 대향되어 배치되는 노어형인 셀 어레이;
    상기 셀 어레이에 상기 2개의 워드선 중, 선택된 워드선에 접속된 복수의 셀 트랜지스터의 데이터를 입력하는 데이터 입력부; 및
    상기 셀 어레이에 입력되는 복수의 셀 트랜지스터 데이터에 응답하여 서로 다른 저항을 가지는 다수의 프로그램 전류의 경로를 통해 변조된 프로그램 전압을 상기 소스선에 제공하는 프로그램 전압 변조부를 포함하는 비휘발성 반도체 메모리 회로.
  10. 제 9항에 있어서,
    상기 데이터 입력부는 상기 소스선에 연결된 상기 복수의 셀 트랜지스터 수에 대응하는 입력핀으로 구성되는 비휘발성 반도체 메모리 장치.
  11. 제 9항에 있어서,
    상기 데이터 입력부의 입력핀에 대응하는 스위칭 소자와 상기 스위칭 소자에 병렬로 연결되는 임피던스 소자로 구성된 전류 경로 결정부가, 상기 입력핀 수에 대응하여 직렬로 연결되어 상기 프로그램 전압 변조부를 구성하는 비휘발성 반도체 메모리 장치.
  12. 제 11항에 있어서,
    상기 스위칭 소자는, 상기 소스선에 연결된 프로그램 선택 셀 트랜지스터의 데이터에 응답하는 비휘발성 반도체 메모리 장치.
  13. 제 11항에 있어서,
    상기 임피던스 소자는 상기 소스선에 연결된 프로그램 비선택 셀 트랜지스터의 데이터에 응답하는 비휘발성 반도체 메모리 장치.
  14. 제 9항에 있어서,
    상기 셀 트랜지스터 구조가 스플릿 게이트인 비휘발성 반도체 메모리 장치.
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