KR101632428B1 - 전류 검출회로 및 반도체 기억장치 - Google Patents

전류 검출회로 및 반도체 기억장치 Download PDF

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Abstract

본 발명의 과제는 미세한 비트선 구조를 흐르는 전류를 고속으로 검출할 수 있는 전류 검출회로를 제공하는데 있다.
상기 과제를 해결하기 위한 수단으로서, 본 발명의 페이지 버퍼/센스 회로(170)는, 프리차지 기간 동안, 노드(SNS)를 프리차지하고, 방전 기간 동안, 설정된 타겟의 정전류를 노드(SNS)에 공급하는 트랜지스터(TP3)와, 노드(SNS)에 프리차지된 전압에 의거해서 비트선을 프리차지하는 트랜지스터(TN3)와, 노드(SNS)에 접속된 트랜지스터(TP2)를 포함한다. 트랜지스터(TP2)는, 방전 기간 동안, 트랜지스터(TP3)가 공급하는 정전류보다도 큰 전류가 비트선으로부터 방전된 것인지의 여부를 검출하고, 검출 결과를 노드(SENSE)에 출력한다.

Description

전류 검출회로 및 반도체 기억장치{CURRENT DETECTION CIRCUIT AND SEMICONDUCTOR MEMORY APPARATUS}
본 발명은, 비트선에 흐르는 전류를 검출하는 전류 센싱에 관한 것으로, 특히 반도체 기억장치의 전류검출형의 센스 회로에 관한 것이다.
도 1은 종래의 플래시 메모리의 비트선 선택회로 및 페이지 버퍼/센스 회로의 일례를 나타낸 도면으로, 여기에는, 1쌍의 비트선으로서, 짝수 비트선(GBL_e)과 홀수 비트선(GBL_o)이 예시되어 있다. 비트선 선택회로(10)는, 짝수 비트선(GBL_e)에 접속된 짝수 선택 트랜지스터(SEL_e)와, 홀수 비트선(GBL_o)에 접속된 홀수 선택 트랜지스터(SEL_o)와, 짝수 비트선(GBL_e)과 가상 전위(VIR) 사이에 접속된 짝수 바이어스 선택 트랜지스터(YSEL_e)와, 홀수 비트선(GBL_o)과 가상 전위(VIR) 사이에 접속된 홀수 바이어스 선택 트랜지스터(YSEL_o)와, 짝수 선택 트랜지스터(SEL_e) 및 홀수 선택 트랜지스터(SEL_o)의 공통 노드(N1)에 접속된 비트선 선택 트랜지스터(BLS)를 구비한다. 짝수 비트선(GBL_e) 및 홀수 비트선(GBL_o)과 공통 소스선(SL) 사이에 NAND 스트링(NU)이 접속된다.
센스 회로(20)는, 비트선에 프리차지(precharge) 전위를 공급하기 위한 프리차지 트랜지스터(BLPRE)와, 프리차지 트랜지스터(BLPRE)와 비트선 선택 트랜지스터(BLS) 사이에 형성되는 센스 노드(SN)에 접속된 커패시터(C)와, 센스 노드(SN)의 전위를 래치 회로(12)에 전송하는 전송 트랜지스터(BLCD) 등을 구비한다.
짝수 비트선(GBL_e)이 선택되면, 홀수 비트선(GBL_o)이 비선택으로 되고, 짝수 선택 트랜지스터(SEL_e), 비트선 선택 트랜지스터(BLS)가 온 상태로 되며, 홀수 선택 트랜지스터(SEL_o)가 오프 상태로 된다. 또한, 홀수 비트선(GBL_o)이 선택되면, 짝수 비트선(GBL_e)이 비선택으로 되고, 홀수 선택 트랜지스터(SEL_o), 비트선 선택 트랜지스터(BLS)가 온 상태로 되며, 짝수 선택 트랜지스터(SEL_e)가 오프 상태로 된다. 이와 같이 해서, 1개의 센스 회로(10)는 2개의 비트선(GBL_e) 및 (GBL_o)에 공통으로 사용된다.
독출(즉, 읽어내기) 동작에 있어서, 짝수 비트선(GBL_e)이 선택되어, 짝수 바이어스 트랜지스터(YSEL_e)가 오프 상태로 되고, 홀수 바이어스 트랜지스터(YSEL_o)가 온 상태로 되며, 홀수 비트선(GBL_o)에는 가상 전위(VIR)에 의해 GND 전위가 공급된다. 반대로, 홀수 비트선(GBL_o)이 선택되면, 짝수 바이어스 트랜지스터(YSEL_e)가 온 상태로 되고, 홀수 바이어스 트랜지스터(YSEL_o)가 오프 상태로 되며, 짝수 비트선(GBL_e)에는 가상 전위(VIR)에 의해 GND 전위가 공급된다. 이와 같이, 짝수 비트선의 독출을 행할 때, 홀수 비트선에 GND 전위를 공급하고, 홀수 비트선의 독출을 행할 때, 짝수 비트선에 GND 전위를 공급함으로써, 인접하는 비트선 간의 용량결합에 의한 노이즈를 저감시키는 비트선 실드(shield)가 특허문헌 1 등에 개시되어 있다.
JPH11-176177 A
도 1에 도시한 센스 회로(20)는, 소위 전압검출형의 센스 회로이며, 짝수 비트선(GBL_e) 또는 홀수 비트선(GBL_o)에 프리차지 트랜지스터(BLPRE) 등을 개재해서 프리차지 전위를 공급하고, 그 후, 선택된 메모리 셀의 기억 상태에 따라서 비트선을 방전시켜, 그 방전 상태를 센스 노드(SN)에서 검출한다.
그러나, 이러한 전압검출형의 센스 회로는, 비트선이 미세한 구성으로 되면, 센싱의 시간의 단축을 도모하는 것이 어렵게 된다고 하는 과제가 있다. 즉, 비트선의 선폭이나 비트선의 간격이 보다 미세해지면, 비트선의 저항이 커지고, 또한 비트선 간의 용량결합도 커지므로, 비트선을 일정 전압으로 프리차지하는데 시간이 걸려 버린다. 특히, 비트선 실드 독출에서는, 인접하는 비트선이 GND에 실드되므로, 선택 비트선에의 프리차지 시간이 길어져 버린다.
다른 한편, 소거된 메모리 셀의 역치에는 편차가 있어, 독출 동작 시, 비트선을 흐르는 전류는 반드시 일정하지는 않다. 따라서, 전압검출형의 센스 회로 대신에 전류검출형의 센스 회로를 이용한 경우더라도, 비트선을 흐르는 미소한 전류를 판정하는 능력이 요구된다.
본 발명은, 상기 종래의 과제를 해결하여, 미세한 비트선 구조를 흐르는 전류를 고속으로 검출할 수 있는 전류 검출회로를 제공하는 것을 목적으로 한다.
또한, 본 발명은, 전류검출형의 센스 회로를 구비하는 반도체 기억장치를 제공하는 것을 목적으로 한다.
본 발명에 따른 전류 검출회로는, 검출해야 할 전류값을 설정 가능하고, 설정된 전류값에 대응하는 정전류를 제1노드에 공급 가능한 제1공급 회로와, 제1노드와 비트선 사이에 접속되어, 상기 비트선의 전류가 방전되었을 때, 제1노드에 공급된 전류를 상기 비트선에 공급 가능한 제2공급 회로와, 제1노드에 접속되어, 제1공급 회로로부터 공급된 정전류보다도 큰 전류가 상기 비트선으로부터 방전된 것인지의 여부를 판정하는 판정 회로를 구비한다.
바람직하게는, 제1공급 회로는 또한 제1노드를 프리차지 가능하고, 제2공급 회로는 제1노드에 프리차지된 전압에 의해 상기 비트선을 프리차지한다. 바람직하게는 상기 판정 회로는 제1노드의 전압이 게이트에 접속된 감지 트랜지스터를 포함하고, 해당 감지 트랜지스터는 제1노드의 전압에 따른 전압을 제2노드에 생성한다. 바람직하게는, 제2공급 회로는, 제1노드와 상기 비트선 사이에 접속된 MOS 트랜지스터와, 상기 비트선의 전압을 감시하는 감시 회로를 포함하고, 상기 감시 회로는, 상기 비트선의 전압이 강하되었을 때, 상기 MOS 트랜지스터의 저항이 작게 한다. 바람직하게는, 제1공급 회로는 검출해야 할 전류값을 설정하기 위한 데이터를 프로그램 가능한 기억 회로를 포함하고, 제1공급 회로는 기억된 데이터에 의거해서 정전류를 제1노드에 공급한다. 바람직하게는, 제1공급 회로는 전원과 제1노드 사이에 접속된 MOS 트랜지스터를 포함하고, 해당 MOS 트랜지스터는 게이트에 인가되는 전압에 의해 제1노드에 정전류를 공급한다.
본 발명에 따른 반도체 기억장치는, 복수의 메모리 셀이 형성된 메모리 어레이와, 상기 메모리 어레이의 복수의 비트선에 접속된 센스 회로를 구비하고, 상기 센스 회로는, 상기 구성의 전류 검출회로를 복수개 포함하고, 복수의 전류 검출회로의 각각이 각 비트선에 접속된다.
바람직하게는 상기 메모리 어레이는, 메모리 셀이 직렬로 접속된 NAND 스트링을 지니고, 상기 복수의 전류 검출회로는, NAND 스트링이 접속된 비트선의 각각에 접속된다. 바람직하게는, 상기 복수의 전류 검출회로는, 선택된 페이지의 독출 동작 시에 있어서, 프리차지 기간 동안에, 제1노드에 프리차지 전압을 공급하고, 비트선의 방전 기간 동안에, 제1노드에 정전류를 공급한다. 바람직하게는, 상기 전류 검출회로의 정전류는 소거 셀을 흐르는 전류의 최소값보다도 작은 값으로 설정된다. 바람직하게는 상기 복수의 전류 검출회로는 선택된 페이지의 독출 결과를 유지하기 위한 래치 회로를 구비한다.
다른 바람직한 양상에서는, 상기 메모리 셀은 가역적이면서도 불휘발성인 데이터를 기억하는 가변 저항 소자이며, 상기 복수의 전류 검출회로는 상기 가변 저항 소자가 접속된 비트선의 각각에 접속된다. 바람직하게는, 상기 복수의 전류 검출회로의 정전류는, 세트된 가변 저항 소자가 흘리는 전류와 리셋된 가변 저항 소자가 흘리는 전류 사이에 설정된다.
본 발명에 따르면, 미세한 비트선 구조에 흐르는 전류를 고속으로 검출할 수 있다. 또한, 전류 검출회로를 구비한 반도체 기억장치에 있어서, 데이터의 독출에 요하는 시간을 단축할 수 있다.
도 1은 종래의 플래시 메모리의 비트선 선택회로 및 페이지 버퍼/센스 회로의 일례를 도시한 도면;
도 2는 본 발명의 실시예에 따른 플래시 메모리의 일 구성예를 도시한 블록도;
도 3은 본 발명의 실시예에 따른 플래시 메모리의 NAND 스트링의 구성을 나타낸 회로도;
도 4는 본 발명의 실시예에 따른 플래시 메모리의 각 동작 시 각 부에 인가되는 전압의 일례를 도시한 테이블;
도 5는 본 발명의 실시예에 따른 페이지 버퍼/센스 회로의 구성을 나타낸 회로도;
도 6은 본 발명의 실시예에 따른 페이지 버퍼/센스 회로의 동작을 설명하기 위한 타이밍 차트;
도 7은 선택 메모리 셀이 소거 셀일 때의 전류(ICELL)와 타겟의 관계를 설명하는 도면;
도 8(A)는 소거 셀과 프로그램 셀의 비트선 간의 방전 시의 용량결합을 설명하는 도면이고, 도 8(B)는 소거 셀과 프로그램 셀의 비트선의 전압의 강하를 나타내는 그래프;
도 9는 본 발명의 제2실시예에 따른 페이지 버퍼/센스 회로의 구성을 나타낸 회로도;
도 10은 본 발명의 제3실시예에 따른 저항 변화형 메모리의 어레이의 일례를 도시한 도면;
도 11은 저항 변화형 메모리의 가변 저항 소자의 세트(SET)/리셋(RESET) 때 흐르는 전류와 분포의 관계를 나타낸 그래프;
도 12는 본 발명의 제3실시예에 따른 저항 변화형 메모리의 센스 회로를 나타낸 도면.
이하, 본 발명의 바람직한 실시형태로서, 전류검출형의 센스 회로를 이용한 반도체 기억장치로서, 플래시 메모리 및 저항 변화형 메모리를 예시하고, 이들을 설명한다.
[실시예]
도 2에 본 발명의 실시예에 따른 플래시 메모리의 구성예를 도시한다. 단, 여기에 나타낸 플래시 메모리는 예시이며, 본 발명은, 반드시 이러한 구성으로 한정되는 것은 아니다. 본 실시예의 플래시 메모리(100)는, 행렬 형상으로 배열된 복수의 메모리 셀이 형성된 메모리 어레이(110)와, 외부 입출력 단자(I/O)에 접속되어 입출력 데이터를 유지하는 입출력 버퍼(120)와, 입출력 버퍼(120)로부터의 어드레스 데이터를 수취하는 어드레스 레지스터(130)와, 입출력되는 데이터를 유지하는 데이터 레지스터(140), 입출력 버퍼(120)로부터의 커맨드 데이터 및 외부 제어 신호(도시하지 않은 칩 인에이블(chip enable)이나 어드레스 래치 인에이블(address latch enable) 등)에 의거해서 각 부를 제어하는 제어 신호(C1, C2, C3 등)를 공급하는 제어기(150)와, 어드레스 레지스터(130)로부터의 행 어드레스 정보(Ax)를 디코딩하고 디코딩 결과에 의거해서 블록의 선택 및 워드선의 선택 등을 행하는 워드선 선택회로(160)와, 워드선 선택회로(160)에 의해 선택된 페이지로부터 독출된 데이터를 유지하거나, 선택된 페이지에의 기입(즉, 써넣기) 데이터를 유지하는 페이지 버퍼/센스 회로(170)와, 어드레스 레지스터(130)로부터의 열 어드레스 정보(Ay)를 디코딩하고 해당 디코딩 결과에 의거해서 페이지 버퍼(170) 내의 열 데이터를 선택하는 열선택 회로(180)와, 데이터의 독출, 프로그램 및 소거 등을 위하여 필요한 전압(프로그램 전압(Vpgm), 패스 전압(Vpass), 독출 패스 전압(Vread), 소거 전압(Vers) 등)을 생성하는 내부전압 발생회로(190)를 포함해서 구성된다.
메모리 어레이(110)는, 열 방향에 배치된 복수의 블록(BLK(0), BLK(1), …, BLK(m))을 구비한다. 블록의 한쪽 단부에는 페이지 버퍼/센스 회로(170)가 배치된다. 단, 페이지 버퍼/센스 회로(170)는 블록의 다른 쪽 단부 혹은 양쪽 단부에 배치되는 것이어도 된다.
1개의 메모리 블록에는, 도 3에 나타낸 바와 같이, 복수의 메모리 셀을 직렬로 접속한 NAND 스트링 유닛(NU)이 복수개 형성되고, 1개의 메모리 블록 내에 n+1개의 스트링 유닛(NU)가 행 방향에 배열되어 있다. 셀 유닛(NU)은, 직렬로 접속된 복수의 메모리 셀(MCi)(i= 0, 1, …, 31)과, 한쪽 단부인 메모리 셀(MC31)의 드레인 측에 접속된 선택 트랜지스터(TD)와, 다른 쪽 단부인 메모리 셀(MC0)의 소스 측에 접속된 선택 트랜지스터(TS)를 포함하고, 선택 트랜지스터(TD)의 드레인은 대응하는 1개의 비트선(GBL)에 접속되며, 선택 트랜지스터(TS)의 소스는 공통 소스선(SL)에 접속된다.
메모리 셀(MCi)의 컨트롤 게이트는 워드선(WLi)에 접속되고, 선택 트랜지스터(TD, TS)의 게이트는, 워드선(WL)과 병행하는 선택 게이트선(SGD, SGS)에 접속된다. 워드선 선택회로(160)는, 행 어드레스(Ax)에 의거해서 메모리 블록을 선택할 때, 해당 메모리 블록의 선택 게이트 신호(SGS, SGD)를 개재해서 선택 트랜지스터(TD, TS)를 선택적으로 구동한다.
메모리 셀은, 전형적으로, P웰 내에 형성된 N형의 확산 영역인 소스/드레인과, 소스/드레인 간의 채널 위로 형성된 터널 산화막과, 터널 산화막 상에 형성된 플로팅 게이트(floating gate)(전하 축적층)와, 플로팅 게이트 상에 유전체 막을 개재해서 형성된 컨트롤 게이트를 포함하는 MOS 구조를 지닌다. 플로팅 게이트에 전하가 축적되어 있지 않을 때, 즉, 데이터 「1」이 기입되어 있을 때, 역치는 음(負) 상태에 있고, 메모리 셀은 통상 온 상태이다. 플로팅 게이트에 전자가 축적되었을 때, 즉 데이터 「0」이 기입되어 있을 때, 역치는 양(正)으로 시프트하고, 메모리 셀은 통상 오프 상태이다.
도 4는 플래시 메모리의 각 동작 시에 인가되는 바이어스 전압의 일례를 나타낸 테이블이다. 독출 동작에서는, 비트선에 어떤 양의 전압을 인가하고, 선택된 워드선에 어떤 전압(예를 들면 0V)을 인가하며, 비선택 워드선에 패스 전압(Vpass)(예를 들면 4.5V)을 인가하고, 선택 게이트선(SGD, SGS)에 양의 전압(예를 들면 4.5V)을 인가하며, 비트선 선택 트랜지스터(TD), 소스선 선택 트랜지스터(TS)를 온 상태로 하고, 공통 소스선에 0V를 인가한다. 프로그램(기입) 동작에서는, 선택된 워드선에 고전압의 프로그램 전압(Vprog)(15 내지 20V)을 인가하고, 비선택의 워드선에 중간 전위(예를 들면 10V)를 인가하며, 비트선 선택 트랜지스터(TD)를 온시키고, 소스선 선택 트랜지스터(TS)를 오프시켜, 「0」 또는 「1」의 데이터에 따른 전위를 비트선(GBL)에 공급한다. 소거 동작에서는, 블록 내의 선택된 워드선에 0V를 인가하고, P웰에 고전압(예를 들면 20V)을 인가하며, 플로팅 게이트의 전자를 기판에 인출해냄으로써, 블록 단위로 데이터를 소거한다.
본 실시예의 바람직한 형태에서는, 플래시 메모리(100)는, 도 1에 나타낸 종래의 플래시 메모리와 같은 비트선 선택회로(10)를 구비하고 있지 않다. 즉, 본 실시예의 플래시 메모리(100)는, 독출 동작에 있어서 짝수 비트선과 홀수 비트선의 선택을 행하지 않고, 모든 비트선(올(all) 비트선)을 동시에 선택한다. 그 때문에, 본 실시예의 페이지 버퍼/센스 회로(170)는 모든 비트선에 대하여 1 대 1의 관계로 준비되며, 도 3에 나타낸 바와 같이, 1개의 블록에 n+1개의 비트선이 있을 때, 페이지 버퍼/센스 회로(170)는 n+1개의 비트선에 접속된 ｎ+1개의 센스 증폭기를 구비한다.
도 5에, 본 실시예의 페이지 버퍼/센스 회로(170)를 나타낸다. 이 페이지 버퍼/센스 회로(170)는, 1개의 비트선에 접속된 것이다. 페이지 버퍼/센스 회로(170)는, VDD 전원(예를 들어, 2V)과 기준전위(GND) 사이에 직렬로 접속된 Ｐ형의 MOS 트랜지스터(TP1)와, N형의 MOS 트랜지스터(TN1)와, VDD 전원(예를 들어, 2V)과 기준전위(GND) 사이에 직렬로 접속된 Ｐ형의 MOS 트랜지스터(TP2)와, N형의 MOS 트랜지스터(TN2)와, VDD 전원(예를 들어, 2V)과 노드(SNS) 사이에 접속된 Ｐ형의 MOS 트랜지스터(TP3)와, 센스 노드(SNS)와 노드(TOBL) 사이에 접속된 N형의 MOS 트랜지스터(TN3)와, 노드(SENSE)에 접속된 전송 트랜지스터(TN4)와, 전송 트랜지스터(TN4)에 접속된 래치 회로(172)를 포함해서 구성된다.
트랜지스터(TP1, TN2, TP3, TN4)의 각 게이트에는, 제어기(150)로부터 공급되는 구동 신호(IREFA, IREFB, IREFC, BLCD)가 접속되어, 트랜지스터(TP1, TN2, TP3, TN4)의 동작이 제어된다. 트랜지스터(TP1)와 트랜지스터(TN1)를 접속하는 노드(N1)가 트랜지스터(TN3)의 게이트에 접속된다. 비트선(GBL)에 접속된 노드(TOBL)가 트랜지스터(TN1)의 게이트에 피드백 접속된다.
트랜지스터(TP1)는, 구동 신호(IREFB)에 따라서 노드(N1)에 일정한 전류를 공급하는 전류원으로서 작용한다. 바람직하게는, 트랜지스터(TP1)는, 프리차지 기간 동안, 트랜지스터(TN3)의 역치(VTHTN3)보다도 약간 큰 값(VTHTN3 + α(α = 0.1 내지 0.2V))이 노드(TOBL) 또는 비트선(GBL)에 프리차지되도록 게이트 전압(CAS)을 설정하고, 또한, 방전 기간 동안, 전류원으로서 기능하는 트랜지스터(TP3)로부터 공급되는 전류(ITP3)을 흐르게 할 수 있도록 게이트 전압(CAS)을 설정한다. 트랜지스터(TN3)는, 프리차지 기간 동안, 게이트 전압(CAS)을 따라 노드(TOBL) 또는 비트선(GBL)의 프리차지 전압을 설정한다.
올 비트선 방식의 독출에서는, 모든 비트선이 거의 동시에 거의 동일 전위로 프리차지되므로, 비트선 실드 방식 시에 일어나는, 비트선 간의 용량결합에 의한 부하를 대부분 무시할 수 있다. 즉, 비트선 실드 방식에서는, 선택된 비트선에 프리차지된 전압이, 인접하는 비선택의 비트선의 GND 전위에 의해 상승되기 어렵게 되어 버린다. 그 때문에, 본 실시예의 센스 회로는, 비트선 실드 방식 또는 전압검출형과 비교해서, 프리차지 전압을 작게 하는 것이 가능하여, 프리차지 전압을 작게 함으로써, 비트선에의 프리차지 시간을 단축시킬 수 있다.
트랜지스터(TP3)는, 구동 신호(IREFA)에 의해 제어되어, 프리차지 기간 동안, 노드(SNS)에 VDD 전압을 프리차지하고, 방전 기간 동안, 노드(SNS)에 미소한 전류(ITP3)를 공급하는 전류원으로서 기능한다. 이 전류(ITP3)는, 나중에 설명되는 바와 같이, 센스 회로가 검출하는 타겟의 전류를 결정한다.
트랜지스터(TP2)의 게이트는, 노드(SNS)에 접속된다. 프리차지 기간 동안, 노드(SNS)가 VDD 전압이 되고, 트랜지스터(TP2)가 오프 상태로 된다. 또, 방전 기간 동안, 선택 메모리 셀의 기억 상태에 따라서 변화되는 비트선(GBL) 또는 노드(TOBL)의 전위에 대응한 전위가 노드(SNS)에 나타나고, 이 전위에 의해서 트랜지스터(TP2)가 온 또는 오프 상태로 된다. 이것에 의해, 노드(SENSE)에는, 데이터 「0」 또는 「1」에 따른 전압이 생성된다. 또한, 트랜지스터(TP2)와 접지 사이에는 트랜지스터(TN2)가 접속되고, 그 게이트에는 구동 신호(IREFC)가 공급된다. 방전 기간 동안, 트랜지스터(TN2)는 구동 신호(IREFC)에 의해서 온 상태로 된다.
노드(SENSE)는 또한, 트랜지스터(TN4)에 접속된다. 트랜지스터(TN4)의 게이트에는, 구동 신호(BLCD)가 접속되고, 센싱 기간에, 구동 신호(BLCD)가 고 레벨로 전이되며, 노드(SENSE)의 전위가 래치 회로(172)에 전송된다. 래치 회로(172)는, 노드(SENSE)로부터 받은 전위에 의거해서 데이터 「0」 또는 「1」을 보유하고, 이것을 데이터 선(DL, /DL)에 출력한다.
트랜지스터(TN1)의 게이트에는, 노드(TOBL)가 피드백 접속된다. 트랜지스터(TN1)는, 노드(TOBL)의 전압을 감시하고, 노드(TOBL)의 전압에 따라서 온 또는 오프 상태로 된다. 구체적으로는, 방전 기간 동안에, 프로그램된 메모리 셀의 비트선의 전압이, 소거된 메모리 셀의 비트선의 전압강하에 용량결합되어서 일시적으로 강하되며, 그 때, 트랜지스터(TN1)가 오프 상태로 된다. 트랜지스터(TN1)가 오프 상태로 됨으로써, 노드(N1)의 게이트 전압(CAS)이 상승되어, 트랜지스터(TN3)의 컨덕턴스가 저감된다. 프로그램된 메모리 셀의 비트선의 전압이 원래의 전압으로 회복될 때까지, 실질적으로 비트선의 센싱을 행할 수 없지만, 이러한 피드백 접속은, 프로그램된 메모리 셀의 비트선의 강하한 전압이 회복하는 시간을 단축시켜, 그 결과, 센싱할 때까지의 시간이 단축된다.
다음에, 본 실시예의 페이지 버퍼/센스 회로의 동작을 도 6에 나타낸 타이밍 차트를 참조해서 설명한다. 제어기(150)는, 입출력 버퍼를 개재해서 독출 동작의 커맨드나 어드레스 정보를 받으면, 독출 동작을 위하여 각 부를 제어한다.
시각(T1 내지 T2)은 프리차지 기간이다. 소스선(SL)에는 0V가 공급된다. 구동 신호(IREFA)가 VDD로부터 0V로 전이되고, 트랜지스터(TP3)가 풀로 온 상태가 되며, 노드(SNS)에는 VDD 전압이 프리차지된다. 구동 신호(IREFB)는, 시각(T1에 있어서 0V로부터 일정한 바이어스 전압으로 전이되어, 트랜지스터(TP1)를 전류원으로서 기능시킨다.
바람직한 양상에서는, 트랜지스터(TP1)로부터 공급되는 전류는, 트랜지스터(TP3)가 전류원으로서 기능할 때에 거기에서 공급되는 전류(ITP3)와 거의 동등한 전류이다. 시각(T1)에서, 노드(TOBL)는 0V이며, 트랜지스터(TN1)는 오프 상태이다. 이 때, 트랜지스터(TN3)의 게이트에 공급되는 CAS 전압은, 노드(TOBL) 또는 비트선(GBL)에 VTHTN3 + α(α = 0.1 내지 0.2V)의 프리차지 전압을 설정하는 바와 같은 크기이다. 즉, CAS 전압은, 2VTHTN3 + α로 설정된다. 트랜지스터(TN3)의 게이트·소스간 전압이 트랜지스터(TN3)의 역치(VTHTN3)보다도 높은 동안, 트랜지스터(TN3)가 도통하여, 노드(SNS)에 프리차지된 전하가 노드(TOBL)에 전송된다. 이와 같이 해서, 노드(TOBL) 및 비트선(GBL)은, VTHTN3 + α의 전압으로 프리차지된다
노드(TOBL)가 프리차지 전압에 도달하면, 트랜지스터(TN1)가 온 상태로 되고, 이것에 의해 게이트 전압(CAS)이 강하된다. 예를 들어, 역치(VTHTN1) = 역치(VTHTN3)일 때, 게이트 전압(CAS)은, VTHTN3 + α로 된다. 또한, 트랜지스터(TN3)가 비도통 상태가 되고, 비트선(GBL)이 플로팅 상태가 된다. 프리차지 기간 동안, 구동 신호(IREFC, BLCD)는 0V이며, 트랜지스터(TN2, TN4)는 오프 상태이다.
시각(T2)으로부터 시각(T3)이 방전 기간이다. 시각(T2)에서, 구동 신호(IREFA)가 0V로부터 소정의 바이어스 전압으로 전이된다. 방전 기간 동안, 트랜지스터(TP3)는 전류원으로서 기능하고, 전류(ITP3)를 공급한다. 전류(ITP3)는, 센스 회로가 검출하는 타겟 전류를 결정한다. 바꿔 말하면, 플래시 메모리의 독출 동작 시 NAND 스트링(선택 메모리 셀이 소거 셀)을 흐르는 전류를 (ICELL)이라고 했을 때, (ITP3)은, (ICELL)의 전류를 검출할 수 있는 크기로 설정된다. 예를 들면, 선택 메모리 셀이 소거 셀인 NAND 스트링을 흐르는 전류가 약 0.2㎂이면, ITP3 = 0.1㎂로 설정된다. 단, 소거 셀의 역치에는 편차가 있어, 깊게 소거된 메모리 셀에서는 큰 전류가 흐르고, 얕게 소거된 메모리 셀에서는 작은 전류가 흐르므로, (ITP3)은, 얕게 소거된 메모리 셀의 전류를 검출할 수 있는 크기로 설정된다.
한편, 워드선 선택회로(160)는, 선택된 블록의 선택된 워드선에 0V를 인가하고, 비선택의 워드선에 패스 전압(예를 들어, 4.5V)을 인가한다. 선택 메모리 셀이 프로그램 셀(데이터 「0」)이면, 선택 메모리 셀은, 선택 워드선에 인가된 0V에서는 온 상태로 되지 않는다. 이 때문에, NAND 스트링은 도통시킬 수 없고, 비트선(GBL), 노드(TOBL)의 전압은 변화되지 않는다. 그 때문에, 트랜지스터(TN3)는 도통시킬 수 없고, 노드(SNS)의 전압도 변화되지 않아, 트랜지스터(TP2)는 오프 상태 그대로이다. 또한, 시각(T2)에서, 구동 신호(IREFC)가 0V로부터 소정의 전압(V1)(V1 > VTHTN2)으로 전이되고, 트랜지스터(TN2)가 일정한 바이어스 전류를 흘려보내도록, 트랜지스터(TN2)를 온시킨다. 예를 들면, 트랜지스터(TN2)는, 트랜지스터(TP3)의 전류(ITP3)와 동등한 바이어스 전류를 흘려보내도록 설정된다. 이렇게 해서, 노드(SENSE)가 GND에 끌린다. 따라서, 트랜지스터(TP2)가 오프 상태이면, 노드(SENSE)는 저 레벨인 채로 있다.
선택 메모리 셀이 소거 셀(데이터 「1」)이면, 선택 메모리 셀은, 선택 워드선에 인가된 패스 전압에 의해서 온 상태로 되고, NAND 스트링이 도통된다. 이 때문에, 비트선(GBL)/노드(TOBL)의 전하가 소스선(SL)에 방전된다. 노드(TOBL)의 전압강하에 응답해서, 트랜지스터(TN3)의 게이트·소스간 전압이 역치(VTHTN3)보다도 커지면, 트랜지스터(TN3)가 도통되고, 노드(SNS)의 전압이 강하하지만, 동시에, 노드(SNS)에는 트랜지스터(TP3)로부터 전류(ITP3)가 공급된다. 즉, 트랜지스터(TP3)의 전류(ITP3)보다도 큰 전류가 소스선(SL)에 방전되었을 경우, 노드(SNS)의 전압이 강하된다. 트랜지스터(TP3)의 전류(ITP3)와 동등하거나 그것보다도 작은 전류가 소스선(SL)에 방전되었을 경우, 노드(SNS)의 전압이 변화되지 않는다. 노드(SNS)가 역치 전압(VTHTP2) 이하로 되었을 때, 트랜지스터(TP2)가 온 상태로 되고, 노드(SENSE)의 전압이 고 레벨로 상승된다. 노드(SENSE)의 전압은 트랜지스터(TP2)와 트랜지스터(TN2)의 비에 의해서 결정된다.
도 7에, 소거 셀(데이터 「1」)의 전류(ICELL)의 분포를 나타낸다. 메모리 셀에는, 제조 시의 편차 등이 있으므로, 소거 셀의 역치에도 폭이 있다. 깊게 소거된 메모리 셀의 역치가 크고, 전류(ICELL)가 커지고, 반대로 얕게 소거된 메모리 셀의 역치는 작고, 전류(ICELL)가 작아진다. 한편, 프로그램 셀에서는, 전류(ICELL)는 흐르지 않는다. 도 7에 나타낸 바와 같이, 소거 셀에 흐르는 최대를 Imax, 최소를 Imin이라고 했을 때, 센스 회로에 있어서 검출해야 할 이상적인 타겟의 전류는, Imin을 검지하는 것이다. 즉, ITP3 = Imin이다. 이것에 의해, 프로그램 셀과의 마진(margin)을 최대한으로 하는 것이 가능하게 된다.
도 6에는, NAND 스트링에 흐르는 전류(ICELL)가 0.1㎂ 미만, ∼0.2㎂ 미만, ∼0.4㎂ 미만인 예가 도시되어 있다. 전류원 트랜지스터(TP3)의 전류를 ITP3 = 0.1㎂, Imin > 0.1㎂, Imax = 0.4㎂라고 가정한다. 선택 메모리 셀이 프로그램 셀(데이터 「0」)일 때, NAND 스트링은 도통시킬 수 없고, 노드(TOBL, SNS)는 변화되지 않는다. 즉, 전류(ICELL)가 0.1㎂ 미만인 파형이 이것에 해당한다. 선택 메모리 셀이 소거 셀이며, 0.1 < ICELL < 0.2㎂일 때, 트랜지스터(TP3)로부터 공급되는 전류(ITP3)보다도 큰 전류(ICELL)가 방전되므로, 노드(TOBL, SNS)의 전압이 완만하게 경사지면서 강하된다. 또한, 소거 셀이 0.2 ≤ ICELL < 0.4㎂일 때, 현저하게 큰 전류(ICELL)가 방전되므로, 노드(TOBL, SNS)의 전압은, 급격히 경사져서 0V로 강하된다. 이와 같이, 전류(ITP3) = 0.1㎂로 설정함으로써, 비트선에 흐르는 전류가 0.1㎂보다 큰지의 여부를 판정할 수 있다.
다음에, 트랜지스터(TN1)의 피드백 제어에 대해서 설명한다. 도 8(A)는, 방전 시의 프로그램 셀과 소거 셀의 비트선 간에 생기는 용량결합을 설명하는 도면이다. 예를 들면, 비트선(GBL5, GBL7)의 선택 메모리 셀이 소거 셀이며, 비트선(GBL6)의 선택 메모리 셀이 프로그램 셀일 때, 비트선(GBL5, GBL7)은 GND로 방전되고, 비트선(GBL6)은 GND에 방전되지 않는다. 그러나, 비트선 간격이 30㎚ 정도가 되면, 비트선 간의 용량결합(β)에 의해서 비트선(GBL5, GBL7)의 전압이 강하될 때에 비트선(GBL6)의 전위도 강하되어 버린다. 이 상태를 도 8(B)에 모식적으로 나타낸다. 시각(Ta)에서, 비트선(GBL5, GBL7)의 방전이 개시되고, 시각(Tｂ, Tc)에서 비트선(GBL5, GBL7)의 전위가 GND가 된다. 비트선(GBL6)의 전위도 또 일시적으로 강하되어, 시각(Td)에서 원래의 전위로 회복된다.
여기서 유의해야 할 점은, 프로그램 셀은 비도통이며, 비트선(GBL6)의 전압이 강하되는 것은 바람직하지는 않다는 것이다. 왜냐하면, 비트선(GBL6)의 전압이 강하되면, 노드(SNS)의 전압이 강하되고, 트랜지스터(TP2)가 온 상태로 되어 버릴 가능성이 있기 때문이다. 따라서, 비트선(GBL6)의 전압이 회복되는 시각(Td)까지, 노드(SENSE)의 센싱, 즉, 트랜지스터(TN4)에 의한 전하 전송하는 타이밍을 지연시키지 않으면 안 된다. 본 실시예의 센스 회로는, 이 지연 시간을 감소시키기 위하여, 노드(TOBL)의 전압을 트랜지스터(TN1)로 피드백하여, 노드(TOBL)의 전압을 감시하고 있다. 노드(TOBL)의 전압이 역치(VTHTN1)보다 저하되면, 트랜지스터(TN1)가 오프 상태로 되고, 게이트 전압(CAS)이 상승한다. 이것에 의해, 트랜지스터(TN3)의 저항이 작아지고, 노드(SNS)로부터 노드(TOBL)에 전류가 신속히 공급된다. 그 결과, 도 8(B)의 파선(FB)으로 나타낸 바와 같이, 비트선(GBL6)의 전위가 시각(Td)보다 앞의 시각(Te)으로 회복된다. 따라서, 센싱하는 타이밍을 시각(Te)으로 하는 것이 가능하다.
이와 같이 본 실시예에 따르면, 트랜지스터(TP3)를 미소전류원 제어로 전환시킴으로써, 미세한 비트선 구조에 흐르는 미소 전류의 유무를 검출할 수 있다. 또, 본 실시예에서는, 올 비트선 방식의 독출을 행함으로써, 종래와 같이 짝수 비트선 또는 홀수 비트선을 선택하기 위한 비트선 선택회로를 생략할 수 있다. 또한, 올 비트선 방식의 독출을 행함으로써, 비트선을 프리차지할 때의 비트선 간의 용량결합의 영향을 실질적으로 무시할 수 있으므로, 프리차지 전압을 작게 하여, 프리차지 기간을 단축시킬 수 있다.
다음에, 제2실시예에 대해서 설명한다. 트랜지스터(TP3), 트랜지스터(TP1)를 전류원으로서 동작시키기 위해서 구동 신호(IREFA), (IREFB)에 의해 바이어스 전압을 인가하고, 트랜지스터(TN2)에 일정한 바이어스 전류를 흐르게 하도록 구동 신호(IREFC)를 인가하는 예를 나타내었지만, 제2실시예에서는, 구동 신호(IREFA), (IREFB), (IREFC)가 공급하는 바이어스 전압을 설정 가능한 프로그램 레지스터를 구비한다.
도 9에는 제2실시예에 따른 페이지 버퍼/센스 회로를 나타낸다. 도 5와 동일한 구성에 대해서는 동일한 참조 부호를 붙이고, 그 설명을 생략한다. 제2실시예에서는, 상기 도면에 나타낸 바와 같이, 바이어스 전압을 설정하기 위한 데이터를 기억하는 프로그래머블 레지스터(200)를 구비한다. 프로그래머블 레지스터는, 예를 들어, 퓨즈 레지스터 또는 퓨즈 ROM을 포함한다.
반도체 웨이퍼 내의 각 칩에는 편차가 있고, 그 때문에, 소거 셀을 흐르는 전류(ICELL)에도 편차가 생긴다. 이 때문에, 제조 단계에서, 선택된 칩 또는 테스트용 소자의 비트선을 흐르는 전류(ICELL)를 측정하고, 그 측정 결과에 의거해서 퓨즈를 트리밍하고, 프로그래머블 레지스터(200)에, 구동 신호(IREFA), (IREFB), (IREFC)의 바이어스 전압을 설정한다.
제어기(150)는, 미소 전류 제어로 전환할 때, 즉, 트랜지스터(TP3, TP1)를 전류원으로서 기능시킬 때, 프로그래머블 레지스터(200)에 설정된 바이어스 전압의 설정값을 판독하고, 해당 설정값에 의거해서 구동 신호(IREFA), (IREFB)를 트랜지스터(TP3, TP1)에 제공한다. 구동 신호(IREFC)에 대해서도 마찬가지이다. 이것에 의해, 칩마다 최적인 타겟의 전류(ITP3)를 설정할 수 있고, 동시에, 트랜지스터(TP1) 및 트랜지스터(TN2)를 흐르는 전류에 대해서도 최적화를 도모할 수 있다.
다음에, 본 발명의 제3실시예에 대해서 설명한다. 제3실시예는, 저항 변화형 메모리의 센스 회로에 관한 것이다. 도 10은 저항 변화형 메모리의 메모리 어레이의 전형적인 구성을 나타낸 회로도이다. 1개의 메모리 셀 유닛은, 가변 저항 소자와 이것에 직렬로 접속된 액세스용의 트랜지스터로부터 구성된다. m×n(m 및 n은 각각 1 이상의 정수)개의 셀 유닛이 2차원 어레이 형상으로 형성되고, 트랜지스터의 게이트가 워드선에 접속되며, 드레인 영역이 가변 저항 소자의 한쪽 전극에 접속되고, 소스 영역이 소스선에 접속된다. 가변 저항 소자의 다른 쪽 전극이 비트선에 접속된다.
가변 저항 소자는, 산화 하프늄(HfOx) 등의 금속산화물의 박막으로 구성되어, 인가되는 펄스 전압의 크기 및 극성에 의해서 저항치를 저저항 상태 또는 고저항 상태로 가역적으로 또한 불휘발성으로 설정할 수 있다. 가변 저항 소자를 고저항 상태로 설정(또는 기입)하는 것을 세트(SET), 저저항 상태로 설정(기입)하는 것을 리셋(RESET)이라 한다.
셀 유닛은, 워드선, 비트선 및 소스선에 의해서 비트 단위로 선택할 수 있다. 예를 들어, 셀 유닛(M11)에 기입을 행할 경우에는, 워드선(WL1)에 의해서 트랜지스터가 온 상태로 되어, 비트선(BL1), 소스선(SL1)에는 세트 또는 리셋에 따른 전압이 인가된다. 이것에 의해, 가변 저항 소자가 세트 또는 리셋된다. 셀 유닛(M11)의 독출을 행할 경우에는, 워드선(WL1)에 의해서 트랜지스터가 온 상태로 되어, 비트선(BL1), 소스선(SL1)에는 독출을 위한 전압이 인가된다. 비트선(BL1)에는 가변 저항 소자의 세트 또는 리셋에 따른 전압 또는 전류가 나타나고, 이것이 센스 회로에 의해서 검출된다.
도 11은, 세트, 리셋 시 가변 저항 소자에 흐르는 셀 전류와 분포수의 관계를 나타내고 있다. 가변 저항 소자의 편차에 의해서, 세트, 리셋 시 가변 저항 소자를 흐르는 전류에도 폭이 생긴다. 상기 도면에 나타낸 바와 같이, 가변 저항 소자가 세트되었을 때, 가변 저항 소자는 고저항 상태이며, 그곳을 흐르는 전류는, 약 1㎂ 이하이다. 한편, 가변 저항 소자가 리셋되었을 때, 가변 저항 소자는 저저항 상태이며, 그곳을 흐르는 전류는 약 10㎂보다도 크다.
도 12는, 제3실시예에 따른 저항 변화형 메모리의 센스 회로를 나타낸 도면으로, 도 5의 구성과 동일한 것에 대해서는 동일 참조 부호를 붙이고 있다. 제1실시예의 때와 마찬가지로, 시각(T1 내지 T2) 사이에, 노드(SNS), 노드(TOBL), 선택된 비트선(GBL0)이 프리차지된다.
다음에, 시각(T2 내지 T3)에 있어서 비트선의 방전이 행해진다. 트랜지스터(TP3)는, 구동 신호(IREFA)에 의해서 전류원으로서 기능되어, 전류(ITP3)를 공급한다. 도 11에 나타낸 바와 같이, 가변 저항 소자의 세트 또는 리셋을 판정하기 위해서는, 가변 저항 소자를 흐르는 전류가 1㎂ 이상인지의 여부를 판정할 수 있으면 된다. 따라서, 전류(ITP3)는, 예를 들면, 대략 1㎂로 설정된다.
한편, 선택된 워드선(WL)에 일정 전압이 인가되어, 액세스용 트랜지스터가 온 상태로 된다. 가변 저항 소자가 리셋이면, 가변 저항 소자를 개재해서 비트선(GBL1)으로부터 소스선(SL)으로 방전되는 전류는 약 10㎂이다. 트랜지스터(TP3)로부터 1㎂의 전류가 노드(SNS)에 공급되지만, 이것보다도 큰 전류가 소스선(SL)으로 방전되므로, 노드(SNS)의 전압이 급격히 저 레벨로 되고, 트랜지스터(TP2)가 온 상태로 되며, 노드(SENSE)의 전위가 고 레벨로 상승된다. 센싱에 있어서, 트랜지스터(TN4)가 온 상태로 되어, 노드(SENSE)의 전위가 래치 회로(172)에 전송되고, 리셋에 따른 데이터가 출력된다.
가변 저항 소자가 세트이면, 비트선(GBL0)으로부터 소스선(SL)으로 흐르는 전류는, 약 1㎂ 이하이다. 이 때, 트랜지스터(TP3)로부터 약 1㎂의 전류(ITP3)가 노드(SNS)에 공급되므로, 공급하는 전류와 방전하는 전류가 균형을 이루어, 노드(SNS)의 전압은 실질적으로 변화되지 않는다. 이 때문에, 노드(SENSE)의 전위는 저 레벨이다. 센싱에 있어서, 트랜지스터(TN4)가 온 상태로 되어, 노드(SENSE)의 전위가 래치 회로(172)에 전송되고, 세트에 따른 데이터가 출력된다.
본 발명의 바람직한 실시형태에 대해서 상세히 설명했지만, 본 발명은, 특정 실시형태로 한정되는 것은 아니고, 특허청구범위에 기재된 본 발명의 요지의 범위 내에 있어서, 각종 변형·변경이 가능하다.
100: 플래시 메모리 110: 메모리 어레이
120: 입출력 버퍼 130: 어드레스 레지스터
140: 데이터 레지스터 150: 제어기
160: 워드선 선택회로 170: 페이지 버퍼/센스 회로
172: 래치 회로 180: 열 선택회로
190: 내부전압 발생회로 200: 프로그래머블 레지스터

Claims (13)

  1. 검출해야 할 전류값을 설정 가능하고, 설정된 전류값에 대응하는 정전류를 제1노드에 공급 가능한 제1공급 회로;
    제1노드와 비트선 사이에 접속되어, 상기 비트선의 전류가 방전되었을 때, 제1노드에 공급된 전류를 상기 비트선에 공급 가능한 제2공급 회로; 및
    제1노드에 접속되어, 제1공급 회로로부터 공급된 정전류보다도 큰 전류가 상기 비트선에서 방전된 것인지의 여부를 판정하는 판정 회로를 포함하며,
    상기 제2공급 회로는, 상기 제1노드와 상기 비트선 사이에 접속된 MOS 트랜지스터와, 상기 비트선의 전압을 감시하는 감시 회로를 포함하고, 상기 감시 회로는, 상기 비트선의 전압이 강하되었을 때, 상기 MOS 트랜지스터의 저항을 작게 하는 것인 전류 검출회로.
  2. 제1항에 있어서, 제1공급 회로는 또한 제1노드를 프리차지 가능하고, 제2공급 회로는 제1노드에 프리차지된 전압에 의해 상기 비트선을 프리차지하는 것인 전류 검출회로.
  3. 제1항 또는 제2항에 있어서, 상기 판정 회로는 제1노드의 전압이 게이트에 접속된 감지 트랜지스터를 포함하고, 해당 감지 트랜지스터는 제1노드의 전압에 따른 전압을 제2노드에 생성하는 것인 전류 검출회로.
  4. 삭제
  5. 제1항에 있어서, 제1공급 회로는 검출해야 할 전류값을 설정하기 위한 데이터를 프로그램 가능한 기억 회로를 포함하고, 제1공급 회로는 기억된 데이터에 의거해서 정전류를 제1노드에 공급하는 것인 전류 검출회로.
  6. 제1항에 있어서, 제1공급 회로는 전원과 제1노드 사이에 접속된 MOS 트랜지스터를 포함하고, 해당 MOS 트랜지스터는 게이트에 인가되는 전압에 의해 제1노드에 정전류를 공급하는 것인 전류 검출회로.
  7. 복수의 메모리 셀이 형성된 메모리 어레이; 및
    상기 메모리 어레이의 복수의 비트선에 접속된 센스 회로를 포함하되,
    상기 센스 회로는, 제1항에 기재된 전류 검출회로를 복수개 포함하고, 복수의 전류 검출회로의 각각이 각 비트선에 접속되는 것인, 반도체 기억장치.
  8. 제7항에 있어서, 상기 메모리 어레이는, 메모리 셀이 직렬로 접속된 NAND 스트링을 구비하고,
    상기 복수의 전류 검출회로는, NAND 스트링이 접속된 비트선의 각각에 접속된 것인 반도체 기억장치.
  9. 제8항에 있어서, 상기 복수의 전류 검출회로는, 선택된 페이지의 독출 동작 시에 있어서, 프리차지 기간 동안에, 제1노드에 프리차지 전압을 공급하고, 비트선의 방전 기간 동안에, 제1노드에 정전류를 공급하는 것인 반도체 기억장치.
  10. 제8항에 있어서, 상기 전류 검출회로의 정전류는 소거 셀을 흐르는 전류의 최소값보다도 작은 값으로 설정되는 것인 반도체 기억장치.
  11. 제8항에 있어서, 상기 복수의 전류 검출회로는 선택된 페이지의 독출 결과를 유지하기 위한 래치 회로를 구비하는 것인 반도체 기억장치.
  12. 제7항에 있어서, 상기 메모리 셀은 가역적이면서도 불휘발성인 데이터를 기억하는 가변 저항 소자이며,
    상기 복수의 전류 검출회로는 상기 가변 저항 소자가 접속된 비트선의 각각에 접속되는 것인 반도체 기억장치.
  13. 제12항에 있어서, 상기 복수의 전류 검출회로의 정전류는, 세트된 가변 저항 소자가 흘리는 전류와 리셋된 가변 저항 소자가 흘리는 전류 사이에 설정되는 것인 반도체 기억장치.
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