JP7292874B2 - 電流検出回路 - Google Patents

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Description

本実施形態は、電流検出回路に関する。
従来、ノーマリオン型のスイッチング素子とノーマリオフ型のスイッチング素子をカスコード接続した半導体装置が開示されている。例えば、ノーマリオン型のスイッチング素子は、ＧａＮ（ガリュームナイトライド）やＳｉＣ（シリコンカーバイド）を材料とするトランジスタで構成される。ＧａＮやＳｉＣで構成されるノーマリオン型のスイッチング素子を用いることで、高耐圧で低損失の半導体装置が提供される。一方、ノーマリオン型のスイッチン素子を備える為、例えば、ノーマリオン型のスイッチング素子の漏れ電流に応答して、半導体装置の出力電流が正確に検出できない場合がある。ノーマリオン型のスイッチング素子を備える半導体装置の特性を活かしつつ、且つ、出力電流を正確に検出することができる信頼性の高い電流検出回路が望まれる。
国際公開第２０１５／１６６５２３号 特許第５８００９８６号公報
一つの実施形態は、ノーマリオン型のスイッチング素子とノーマリオフ型のスイッチング素子のカスコード接続を備えた半導体装置の出力電流を正確に検出することができる、信頼性の高い電流検出回路を提供することを目的とする。
一つの実施形態によれば、電流検出回路は、ソース、ドレイン、及びゲートを有するノーマリオン型の第１のスイッチング素子と、前記第１のスイッチング素子のソースに接続されたドレインと、前記第１のスイッチング素子のゲートに接続されたソースと、ゲートを有するノーマリオフ型の第２のスイッチング素子と、前記第２のスイッチング素子のドレインとソース間の電圧に基づいて前記第２のスイッチング素子を線形領域で動作させるための電圧を出力する差動増幅回路と、前記第２のスイッチング素子のドレイン電圧に応じた電圧と所定の参照電圧を比較する比較回路と、前記第２のスイッチング素子のドレインと前記差動増幅回路の入力端子との間に設けられ、前記第２のスイッチング素子のドレイン電圧を調整して前記差動増幅回路に供給する調整回路と、を備え、比較回路の出力信号に基づいて、ドレイン電圧に応じた電圧が参照電圧を超えた場合に、第２のスイッチング素子のゲートへの駆動信号の印加を停止させ第２のスイッチング素子をオフ状態とする。
図１は、第１の実施形態の電流検出回路を示す図である。 図２は、ノーマリオン型のスイッチング素子の特性を示す図である。 図３は、第２の実施形態の電流検出回路を示す図である。 図４は、第３の実施形態の電流検出回路を示す図である。 図５は、調整回路の構成例を示す図である。 図６は、第４の実施形態の電流検出回路を示す図である。 図７は、調整回路の他の構成例を示す図である。 図８は、調整回路の他の構成例を示す図である。 図９は、調整回路の他の構成例を示す図である。 図１０は、調整回路の他の構成例を示す図である。 図１１は、第５の実施形態の電流検出回路を示す図である。 図１２は、第６の実施形態の電流検出回路を示す図である。 図１３は、第７の実施形態の電流検出回路を示す図である。 図１４は、第８の実施形態の電流検出回路を示す図である。 図１５は、第９の実施形態の電流検出回路を示す図である。
以下に添付図面を参照して、実施形態にかかる電流検出回路を詳細に説明する。なお、これらの実施形態により本発明が限定されるものではない。
（第１の実施形態）
図１は、第１の実施形態の電流検出回路を示す図である。本実施形態の電流検出回路はノーマリオン型のスイッチング素子Ｑ１を有する。スイッチング素子Ｑ１は、例えば、ＧａＮを材料とするＮチャネル型のＭＯＳトランジスタで構成される。例えば、ＧａＮを材料とするＭＯＳトランジスタは、ドレイン・ソース間の主電流路がＧａＮで構成される。以降、ＧａＮトランジスタと呼ぶ場合がある。
ノーマリオフ型のスイッチング素子Ｑ２は、例えば、Ｓｉを材料とするＮチャネル型のＭＯＳトランジスタで構成される。例えば、Ｓｉを材料とするＭＯＳトランジスタは、ドレイン・ソース間の主電流路がＳｉで構成される。以降、Ｓｉトランジスタと呼ぶ場合がある。スイッチング素子Ｑ１のドレインは、端子１１に接続される。端子１１は、例えば、６００Ｖの電圧が印加される電源ライン（図示せず）に接続される。スイッチング素子Ｑ１のソースは、スイッチング素子Ｑ２のドレインに接続される。
スイッチング素子Ｑ２のソースは、端子１２に接続される。端子１２には、例えば、接地電位が供給される。スイッチング素子Ｑ２のゲートは、端子１０に接続される。端子１０には、駆動信号ＶＧが印加される。
スイッチング素子Ｑ２のドレインは、差動増幅回路Ａ１の非反転入力端（＋）に接続され、ソースは、差動増幅回路Ａ１の反転入力端（－）に接続される。差動増幅回路Ａ１は、出力電圧ＶＣを端子１３に出力する。
本実施形態の電流検出動作は、以下の様になる。スイッチング素子Ｑ２のゲートに印加される駆動信号ＶＧをＨｉｇｈにすることで、スイッチング素子Ｑ２がオンする。この時のスイッチング素子Ｑ２のドレイン・ソース間電圧ＶＤＳは、式（１）で示される。
ＶＤＳ＝ＲＯＮ×ＩＤ ・・・ （１）
ここで、ＲＯＮはスイッチング素子Ｑ２のオン抵抗、ＩＤは、スイッチング素子Ｑ１を流れる出力電流ＩＤを示す。スイッチング素子Ｑ２を流れる電流は、スイッチング素子Ｑ１を流れる電流に略等しい為、スイッチング素子Ｑ２を流れる電流は、出力電流ＩＤに略等しい電流となる。尚、以降、スイッチング素子Ｑ１のドレイン電流ＩＤを、便宜的に、出力電流ＩＤとして用いる場合がある。
また、差動増幅回路Ａ１の出力電圧ＶＣは、次の式（２）で示すことができる。
ＶＣ＝Ａ×ＲＯＮ×ＩＤ ・・・ （２）
ここで、Ａは差動増幅回路Ａ１の電圧利得である。
例えば、スイッチング素子Ｑ２のゲートに印加する駆動信号ＶＧの電圧を、スイッチング素子Ｑ２のゲート・ソース間電圧ＶＧＳとドレイン・ソース間電圧ＶＤＳの関係が、ＶＧＳ＞＞ＶＤＳになる様に設定してスイッチング素子Ｑ２に供給してオンさせることにより、スイッチング素子Ｑ２を線形領域で動作させることができる。スイッチング素子Ｑ２を線形領域で動作させることで、スイッチング素子Ｑ２のドレイン・ソース間電圧ＶＤＳは出力電流ＩＤに比例する電圧となる為、結果として、出力電流ＩＤに比例した出力電圧ＶＣを差動増幅回路Ａ１から出力させることができる。これにより、スイッチング素子Ｑ２を駆動させた時の出力電流ＩＤを、正確に検出することができる。
本実施形態によれば、線形領域で動作するスイッチング素子Ｑ２のドレイン・ソース間電圧ＶＤＳに応じた電圧を差動増幅回路Ａ１によって出力することにより、スイッチング素子Ｑ２を駆動した時にノーマリオンのスイッチング素子Ｑ１に流れる出力電流ＩＤを正確に検出することができる。
図２は、ノーマリオン型のスイッチング素子の特性を示す図である。すなわち、既述した第１の実施形態のスイッチング素子Ｑ１の特性を示す。横軸にゲート・ソース間電圧ＶＧＳ、縦軸にドレイン電流ＩＤを示す。ゲート・ソース間電圧ＶＧＳがゼロ（０）Ｖの時もドレイン電流ＩＤが流れ、ゲート・ソース間電圧ＶＧＳがマイナスのしきい値電圧ＶＴＨになった時に、ドレイン電流ＩＤが略ゼロ（０）Ａとなる特性曲線１００で示される。
（第２の実施形態）
図３は、第２の実施形態の電流検出回路を示す図である。既述した実施形態に対応する構成には、同一符号を付し、重複した記載は必要な場合にのみ行う。以降、同様である。本実施形態は、スイッチング素子Ｑ２のゲートに印加される駆動信号ＶＧによってオン／オフが制御される差動増幅回路Ａ１１を具備する。
具体的には、差動増幅回路Ａ１１は、スイッチング素子Ｑ２のゲートに印加される駆動信号ＶＧがＨｉｇｈの時、動作状態（オン）となり、駆動信号ＶＧがＬｏｗの時には非動作状態（オフ）となる。例えば、駆動信号ＶＧがＬｏｗの時、差動増幅回路Ａ１１のバイアス回路（図示せず）をオフにする制御が行われる。
スイッチング素子Ｑ１は、ノーマリオンの特性を有する為、そのゲートに端子１２に印加される接地電位が供給された状態の時にもドレイン電流ＩＤが流れる。この為、スイッチング素子Ｑ２のゲートに印加される駆動信号ＶＧがＬｏｗの時、すなわち、スイッチング素子Ｑ２がオフの時、スイッチング素子Ｑ２のドレイン電圧ＶＸが上昇する。
本実施形態によれば、スイッチング素子Ｑ２のゲートに印加される駆動信号ＶＧがＬｏｗの時、差動増幅回路Ａ１１の動作をオフにする制御が行われる。従って、駆動信号ＶＧがＬｏｗの時、スイッチング素子Ｑ２のドレイン電圧ＶＸが上昇しても差動増幅回路Ａ１１はオフである為、例えば、０Ｖを出力する。従って、ノーマリオン型のスイッチング素子Ｑ１の漏れ電流に応答して過電流状態であるとの誤検出が行われることを回避することができる。また、スイッチング素子Ｑ２が駆動状態の時だけ差動増幅回路Ａ１１を動作させる制御を行う為、消費電力を軽減することができる。
（第３の実施形態）
図４は、第３の実施形態の電流検出回路を示す図である。本実施形態は、スイッチング素子Ｑ２のドレインとソース間の電圧を調整して差動増幅回路Ａ１１に供給する調整回路２０を備える。調整回路２０は、例えば、スイッチング素子Ｑ２のドレイン電圧ＶＸを分圧して、差動増幅回路Ａ１１に供給する。
スイッチング素子Ｑ１はノーマリオンの特性を有する為、スイッチング素子Ｑ２がオフの時、スイッチング素子Ｑ２のドレイン電圧ＶＸが上昇する。ノーマリオン型のスイッチング素子Ｑ１の特性を活かし、例えば、端子１１には、６００Ｖの高電圧が印加される場合がある。この為、スイッチング素子Ｑ２がオフの時に、スイッチング素子Ｑ２のドレイン電圧ＶＸが高電圧になる場合がある。
本実施形態によれば、スイッチング素子Ｑ２のドレイン電圧ＶＸが調整されて差動増幅回路Ａ１１に供給される。これにより、差動増幅回路Ａ１１に過電圧が印加されることを回避することができる為、差動増幅回路Ａ１１が過電圧の印加によって破壊する事態を回避することができ、信頼性が向上する。また、スイッチング素子Ｑ２のドレイン電圧ＶＸが調整されて差動増幅回路Ａ１１に供給される構成で有る為、差動増幅回路Ａ１１を耐圧の低い構成とすることが可能となる為、回路構成や製造プロセスを簡略することが可能となる。
図５は、調整回路２０の構成例を示す図である。本構成例の調整回路２０は、一端にスイッチング素子Ｑ２のドレイン電圧ＶＸが印加され、他端が差動増幅回路Ａ１１の非反転入力端（＋）に接続される固定抵抗Ｒ１と、一端が差動増幅回路Ａ１１の非反転入力端（＋）に接続され、他端が端子１２に接続される固定抵抗Ｒ２を有する。
スイッチング素子Ｑ２のドレイン電圧ＶＸが固定抵抗Ｒ１と固定抵抗Ｒ２の直列回路によって分圧によって調整され、差動増幅回路Ａ１１の非反転入力端（＋）に供給される。従って、固定抵抗Ｒ１と固定抵抗Ｒ２の抵抗値を所望の値にして分圧比を調整することで、差動増幅回路Ａ１１の非反転入力端（＋）に過電圧が印加される事態を回避することができる。
（第４の実施形態）
図６は、第４の実施形態の電流検出回路を示す図である。本実施形態は、スイッチング素子Ｑ２のゲートに印加される駆動信号ＶＧに応じてスイッチング素子Ｑ２のドレイン電圧ＶＸを調整して差動増幅回路Ａ１１に供給する調整回路３０を有する。
調整回路３０は、スイッチング素子Ｑ２のゲートに印加される駆動信号ＶＧがＨｉｇｈの時、すなわち、スイッチング素子Ｑ２がオンする駆動状態の時には、差動増幅回路Ａ１１に供給するドレイン電圧ＶＸの減衰量を減らし、スイッチング素子Ｑ２のゲートに印加される駆動信号ＶＧがＬｏｗの時、すなわち、スイッチング素子Ｑ２がオフの時には、差動増幅回路Ａ１１に供給するドレイン電圧ＶＸの減衰量を増やす調整を行う。
スイッチング素子Ｑ２のゲートに印加される駆動信号ＶＧに応じて調整回路３０を制御し、スイッチング素子Ｑ２のドレイン電圧ＶＸを調整して差動増幅回路Ａ１１に供給することによりスイッチング素子Ｑ２をオンさせた駆動状態における出力電流ＩＤを、適切に検出を行うことができる。以下、具体的な構成例を説明する。
図７は、調整回路３０の構成例を示す図である。本構成例は、駆動信号ＶＧによって抵抗値が調整される可変抵抗ＶＲ１と、固定抵抗Ｒ２を有する。可変抵抗ＶＲ１は、駆動信号ＶＧがＨｉｇｈの時に抵抗値が減少し、駆動信号ＶＧがＬｏｗの時に抵抗値が増加する。これにより、駆動信号ＶＧがＨｉｇｈで、スイッチング素子Ｑ２の駆動状態の時には、ドレイン電圧ＶＸの減衰量を減らす制御が行われ、駆動信号ＶＧがＬｏｗの時には、可変抵抗ＶＲ１の抵抗値を増加させてドレイン電圧ＶＸを減衰させて差動増幅回路Ａ１１に供給することで、過電圧が差動増幅回路Ａ１１に供給される事態を回避することができる。
駆動信号ＶＧがＨｉｇｈの時、すなわち、スイッチング素子Ｑ２をオンさせた駆動状態の時に、ドレイン電圧ＶＸの減衰量を減らす制御が行われる。すなわち、可変抵抗ＶＲ１の抵抗値をＶＲ１とし、固定抵抗Ｒ２の抵抗値をＲ２とした時の分圧比（＝固定抵抗Ｒ２の抵抗値／（可変抵抗ＶＲ１の抵抗値＋固定抵抗Ｒ２の抵抗値））の比が大きくなる為、ドレイン電圧ＶＸの減衰量を減らして差動増幅回路Ａ１１に供給することができる。これにより、出力電流ＩＤに比例して生じるスイッチング素子Ｑ２のドレイン・ソース間電圧ＶＤＳが正確に反映された出力電圧ＶＣを出力することができる。従って、スイッチング素子Ｑ２を駆動状態にした時の出力電流ＩＤを正確に検出することができる。
また、可変抵抗ＶＲ１の抵抗値を減らすことで、ドレイン電圧ＶＸの変化を迅速に差動増幅回路Ａ１１に伝達することができる為、差動増幅回路Ａ１１の応答速度を高めることができ、出力電流ＩＤの変化を迅速に検出することができる。
また、駆動信号ＶＧがＬｏｗの時に可変抵抗ＶＲ１の抵抗値を増加させることで、可変抵抗ＶＲ１と固定抵抗Ｒ２による分圧比が小さくなる為、ドレイン電圧ＶＸが減衰されて差動増幅回路Ａ１１に供給される。これにより、スイッチング素子Ｑ２がオフの時に、過電圧が差動増幅回路Ａ１１に供給される事態を回避することができる。
例えば、抵抗にスイッチ（図示せず）を並列に接続し、駆動信号ＶＧがＨｉｇｈの時にスイッチをオンさせることで、駆動信号ＶＧがＨｉｇｈの時に可変抵抗ＶＲ１の抵抗値を減少させる構成とすることができる。
図８は、調整回路３０の他の構成例を示す図である。本構成例は、固定抵抗Ｒ１と、駆動信号ＶＧによって抵抗値が調整される可変抵抗ＶＲ２を有する。可変抵抗ＶＲ２は、駆動信号ＶＧがＨｉｇｈの時に抵抗値が増加し、駆動信号ＶＧがＬｏｗの時に抵抗値が減少する。
すなわち、駆動信号ＶＧをＨｉｇｈにしてスイッチング素子Ｑ２を駆動させる時には、可変抵抗ＶＲ２の抵抗値を増加させることで、固定抵抗Ｒ１と可変抵抗ＶＲ２の分圧比（＝可変抵抗ＶＲ２の抵抗値／（固定抵抗Ｒ１の抵抗値＋可変抵抗ＶＲ２の抵抗値））が大きくなる為、ドレイン電圧ＶＸの減衰量を減らして差動増幅回路Ａ１１に供給される。これにより、出力電流ＩＤに比例して生じるスイッチング素子Ｑ２のドレイン・ソース間電圧ＶＤＳが正確に反映された出力電圧ＶＣを出力することができる。従って、スイッチング素子Ｑ２を駆動状態にした時の出力電流ＩＤを正確に検出することができる。
また、駆動信号ＶＧがＬｏｗの時に可変抵抗ＶＲ２の抵抗値を減少させることで、固定抵抗Ｒ１と可変抵抗ＶＲ２による分圧比が小さくなる為、ドレイン電圧ＶＸが大きく減衰されて差動増幅回路Ａ１１に供給される。これにより、スイッチング素子Ｑ２がオフの時に過電圧が差動増幅回路Ａ１１に供給される事態を回避することができる。
図９は、調整回路３０の他の構成例を示す図である。本構成例は、駆動信号ＶＧによって抵抗値が調整される可変抵抗ＶＲ１と可変抵抗ＶＲ２を有する。可変抵抗ＶＲ１は、駆動信号ＶＧがＨｉｇｈの時に抵抗値が減少し、駆動信号ＶＧがＬｏｗの時に抵抗値が増加する。可変抵抗ＶＲ２は、駆動信号ＶＧがＨｉｇｈの時に抵抗値が増加し、駆動信号ＶＧがＬｏｗの時に抵抗値が減少する。
かかる構成により、駆動信号ＶＧをＨｉｇｈにしてスイッチング素子Ｑ２を駆動させる時には、可変抵抗ＶＲ１の抵抗値を減少させると共に可変抵抗ＶＲ２の抵抗値を増加させ、可変抵抗ＶＲ１と可変抵抗ＶＲ２による分圧比（＝可変抵抗ＶＲ２の抵抗値／（可変抵抗１の抵抗値＋可変抵抗ＶＲ２の抵抗値））を大きくしてドレイン電圧ＶＸの減衰量を減らす制御が行われ、駆動信号ＶＧがＬｏｗの時には、可変抵抗ＶＲ１の抵抗値を増加させると共に可変抵抗ＶＲ２の抵抗値を減少させて可変抵抗ＶＲ１とＶＲ２による分圧比を小さくして、ドレイン電圧ＶＸの減衰量を増加さて差動増幅回路Ａ１１に供給する制御が行われる。
駆動信号ＶＧに応じた調整回路３０によるドレイン電圧ＶＸの減衰量の調整により、駆動信号ＶＧがＨｉｇｈでスイッチング素子Ｑ２を駆動させた状態の時には、出力電流ＩＤに比例して生じるスイッチング素子Ｑ２のドレイン・ソース間電圧ＶＤＳが正確に反映された出力電圧ＶＣを出力することができる。また、駆動信号ＶＧがＬｏｗの時には、ドレイン電圧ＶＸが大きく減衰されて差動増幅回路Ａ１１に供給される為、スイッチング素子Ｑ２がオフの時に過電圧が差動増幅回路Ａ１１に供給される事態を回避することができる。
例えば、可変抵抗ＶＲ１は、固定抵抗とスイッチ（図示せず）の並列回路を有する構成とし、可変抵抗ＶＲ２は固定抵抗とスイッチ（図示せず）の並列回路を有する構成とすることができる。駆動信号ＶＧがＨｉｇｈの時には、可変抵抗ＶＲ１を構成するスイッチがオンすることで可変抵抗ＶＲ１の抵抗値が減少し、駆動信号ＶＧがＬｏｗの時には可変抵抗ＶＲ２を構成するスイッチがオンすることで可変抵抗ＶＲ２の抵抗値を減少させる構成とすることができる。
図１０は、調整回路３０の他の構成例を示す図である。本構成例は、駆動信号ＶＧによってオン／オフが制御されるスイッチＳ１、Ｓ２を有する。スイッチＳ１は、駆動信号ＶＧがＨｉｇｈの時にオンとなり、スイッチＳ２は、駆動信号ＶＧがＬｏｗの時にオンとなる。
かかる構成により、駆動信号ＶＧをＨｉｇｈにしてスイッチング素子Ｑ２を駆動させる時には、スイッチＳ１がオンとなり、スイッチＳ２がオフとなる。スイッチＳ１がオンの時、スイッチＳ１の抵抗値は無視することができ、また、スイッチＳ２がオフの時、スイッチＳ２の抵抗値は無限大となる為、駆動信号ＶＧをＨｉｇｈにしてスイッチング素子Ｑ２を駆動させる時には、ドレイン電圧ＶＸを減衰させることなく、直接、差動増幅回路Ａ１１の非反転入力端子（＋）に供給することができる。
これにより、駆動信号ＶＧをＨｉｇｈにしてスイッチング素子Ｑ２を駆動させた時に、ドレイン電圧ＶＸがそのまま差動増幅回路Ａ１１の非反転入力端子（＋）に印加される為、出力電流ＩＤに応じて生じるドレイン電圧ＶＸを差動増幅回路Ａ１１により検出することで、スイッチング素子Ｑ２を駆動させた時の出力電流ＩＤを正確に検出することができる。
また、スイッチＳ１がオンの時の抵抗値は無視できる為、スイッチング素子Ｑ２が駆動状態にある時のドレイン電圧ＶＸの変化を迅速に差動増幅回路Ａ１１に伝達することができ、これにより、出力電流ＩＤの変化を迅速に検出することができる。
更に、駆動信号ＶＧがＬｏｗの状態の時にはスイッチＳ１がオフになる為、差動増幅回路Ａ１１へのドレイン電圧ＶＸの供給路が遮断される。この為、スイッチング素子Ｑ２がオフの時に、過電圧が差動増幅回路Ａ１１に印加される事態を回避することができる。
スイッチＳ１、Ｓ２は、例えば、ＭＯＳトランジスタ、あるいはバイポーラトランジスタ等のスイッチング素子で構成し、駆動信号ＶＧによってオン／オフが制御される構成とすることができる。
（第５の実施形態）
図１１は、第５の実施形態の電流検出回路を示す図である。本実施形態は、ドレイン電圧ＶＸを所定の参照電圧ＶＲＥＦと比較する比較回路Ｃ１１を有する。比較回路Ｃ１１は、例えば、差動増幅回路Ａ１１よりも利得が高く、応答速度の速い構成を有する。例えば、比較回路Ｃ１１は、フィードバックループを有しない構成とすることができる。
比較回路Ｃ１１の反転入力端（－）には、参照電圧ＶＲＥＦが印加される。比較回路Ｃ１１の非反転入力端（＋）には、調整回路３０－１を介して、ドレイン電圧ＶＸが供給される。調整回路３０－１は調整回路３０と同じ構成を有し、既述した図７から図１０のいずれかの構成とすることができる。
駆動信号ＶＧがＨｉｇｈになり、調整回路３０－１を介して供給された電圧が参照電圧ＶＲＥＦより高くなると、比較回路Ｃ１１は、Ｈｉｇｈの出力信号ＶＦを端子１４に供給する。すなわち、出力電流ＩＤに応じて生じるドレイン電圧ＶＸに応じた電圧が参照電圧ＶＲＥＦよりも高くなった時に、比較回路Ｃ１１はＨｉｇｈの出力信号ＶＦを出力する。
ドレイン電圧ＶＸは、出力電流ＩＤに比例する。従って、ドレイン電圧ＶＸに応じた電圧と過電流検出の為のしきい値として設定した参照電圧ＶＲＥＦとを比較回路Ｃ１１により比較することで過電流検出を行うことができる。
また、ドレイン電圧ＶＸを調整回路３０―１を介して比較回路Ｃ１１に供給する構成とすることで、駆動信号ＶＧがＨｉｇｈでスイッチング素子Ｑ２が駆動状態の時にドレイン電圧ＶＸの減衰量を減らして比較回路Ｃ１１に供給することでスイッチング素子Ｑ２が駆動状態の時の出力電流ＩＤを正確に検出し、駆動信号ＶＧがＬｏｗでスイッチング素子Ｑ２がオフの時には比較回路Ｃ１１に過電圧が印加される状態を回避する構成とすることができる。尚、比較回路Ｃ１１が出力する出力信号ＶＦを制御回路（図示せず）に供給し、過電流状態を示す出力信号ＶＦに応答して、例えば、駆動信号ＶＧの印加を停止させる制御を行う構成とすることができる。
（第６の実施形態）
図１２は、第６の実施形態の電流検出回路を示す図である。本実施形態は、電源端子１５に接続された定電流源１６と、定電流源１６の定電流ＩＲＥＦが供給されるスイッチング素子Ｑ３を有する。定電流源１６は、例えば、バンドギャップ回路（図示せず）を用いて構成される。スイッチング素子Ｑ３のドレインは、比較回路Ｃ１１の反転入力端（－）に接続され、ソースは端子１２に接続され、ゲートには駆動信号ＶＧが印加される。
スイッチング素子Ｑ３は、スイッチング素子Ｑ２が形成される半導体基板（図示せず）に形成される。スイッチング素子Ｑ２とＱ３を同じ半導体基板に形成することで、両方のスイッチング素子Ｑ２、Ｑ３の特性を揃えることができる為、例えば、特性のバラツキを相殺させることができる。
スイッチング素子Ｑ３のゲート幅の寸法は、例えば、スイッチング素子Ｑ２のゲート幅の寸法の１／Ｎ（Ｎは任意の正数）に設定される。かかる設定の場合、スイッチング素子Ｑ２のドレイン電流がスイッチング素子Ｑ３のドレイン電流のＮ倍の時に両方のスイッチング素子Ｑ２、Ｑ３のドレイン・ソース間電圧ＶＤＳが等しくなる。従って、スイッチング素子Ｑ３のドレイン電圧を参照電圧ＶＲＥＦとして比較回路Ｃ１１に供給することで、スイッチング素子Ｑ２に流れるドレイン電流が定電流ＩＲＥＦのＮ倍の値を超えた時に比較回路Ｃ１１がＨｉｇｈの出力信号ＶＦを出力する構成とすることができる。
本実施形態によれば、差動増幅回路Ａ１１の出力電圧ＶＣによって、駆動信号ＶＧがＨｉｇｈでスイッチング素子Ｑ２が動作状態の時の出力電流ＩＤを検出することができると同時に、定電流ＩＲＥＦの値を、例えば、過電流検出の為のしきい値電流として設定することにより、比較回路Ｃ１１の出力信号ＶＦによって出力電流ＩＤが定電流ＩＲＥＦのＮ倍の電流値を超えた過電流状態を検出することができる。
（第７の実施形態）
図１３は、第７の実施形態の電流検出回路を示す図である。本実施形態は、調整回路３０を、差動増幅回路Ａ１と比較回路Ｃ１に対して共用する構成である。調整回路３０としては、既述した図７から図１０のいずれかの構成とすることができる。調整回路３０を共有することで、回路素子を削減し、コスト低減を図ることができる。
本実施形態においては、駆動信号ＶＧによる差動増幅回路Ａ１と比較回路Ｃ１に対するオン／オフの制御は行われない。既述した様に、調整回路３０を介してドレイン電圧ＶＸを差動増幅回路Ａ１、比較回路Ｃ１に供給する構成にすることで、駆動信号ＶＧがＨｉｇｈの時にドレイン電圧ＶＸの減衰を抑制して差動増幅回路Ａ１と比較回路Ｃ１に供給し、駆動信号ＶＧがＬｏｗの時に、ドレイン電圧ＶＸの減衰量を増大させ、あるいは、差動増幅回路Ａ１と比較回路Ｃ１への供給路を遮断することで、過電圧が差動増幅回路Ａ１と比較回路Ｃ１に印加される事態を回避することができる。
（第８の実施形態）
図１４は、第８の実施形態の電流検出回路を示す図である。本実施形態は、調整回路３０－１を介して供給されるドレイン電圧ＶＸと参照電圧ＶＲＥＦ１とを比較する比較回路Ｃ１１と、調整回路３０－２を介して供給されるドレイン電圧ＶＸと参照電圧ＶＲＥＦ２とを比較する比較回路Ｃ１２を有する。
比較回路Ｃ１２の反転入力端（－）には、調整回路３０－２を介してドレイン電圧ＶＸが供給され、非反転入力端（＋）には、参照電圧ＶＲＥＦ２が供給される。従って、調整回路３０－１を介して供給されるドレイン電圧ＶＸが、参照電圧ＶＲＥＦ２より低下した時に、比較回路Ｃ１２はＨｉｇｈレベルの信号ＶＦ２を端子１７に供給する。これにより、スイッチング素子Ｑ２に逆方向のドレイン電流が流れ、スイッチング素子Ｑ２によって生じる電圧降下によってドレイン電圧ＶＸが参照電圧ＶＲＥＦ２より低下した状態、すなわち、逆方向の過電流状態を検出することができる。参照電圧ＶＲＥＦ２は、過電流状態として設定する電流値のしきい値に応じて、任意の負電圧とすることができる。
本実施形態によれば、駆動信号ＶＧがＨｉｇｈでスイッチング素子Ｑ２が駆動状態の時の出力電流ＩＤを差動増幅回路Ａ１１によって正確に検出することができると同時に、出力電流ＩＤの順方向の過電流状態と逆方向の過電流状態を検出することができる。また、本実施形態においては、差動増幅回路Ａ１１、比較回路Ｃ１１、Ｃ１２の動作状態が駆動信号ＶＧによって制御される構成を有する。従って、駆動信号ＶＧがＨｉｇｈの状態の時だけ差動増幅回路Ａ１１、比較回路Ｃ１１、Ｃ１２が動作する構成である為、消費電力の低減を図ることができる。尚、差動増幅回路Ａ１１、比較回路Ｃ１１、Ｃ１２に対しては、駆動信号ＶＧによるオン／オフの制御を行わない構成としてもよい。
（第９の実施形態）
図１５は、第９の実施形態の電流検出回路を示す図である。本実施形態は、ドレイン電圧ＶＸが調整回路３０－１を介して非反転入力端（＋）に供給され、反転入力端（－）が端子１２に接続された比較回路Ｃ１１を有する。調整回路３０－１は、既述した図７から１０に示すいずれかの調整回路の構成とすることができる。
比較回路Ｃ１１は、非反転入力端（＋）に供給される電圧が反転入力端（－）に供給される電圧よりも高い時にＨｉｇｈの出力信号ＶＰを端子１４に出力し、非反転入力端（＋）に供給される電圧が反転入力端（－）に供給される電圧よりも低い時にＬｏｗレベルの出力信号ＶＰを出力する。スイッチング素子Ｑ２のドレイン電流の向きが順方向の時には比較回路Ｃ１１の非反転入力端（＋）の電圧が反転入力端（－）の電圧よりも高くなり、スイッチング素子Ｑ２のドレイン電流の向きが逆方向の時には比較回路Ｃ１１の非反転入力端（＋）の電圧が反転入力端（－）の電圧よりも低くなる。従って、比較回路Ｃ１１の出力信号ＶＰのレベルによってドレイン電流の向きを判別することができる為、比較回路Ｃ１１をゼロクロス検出回路として用いることができる。
本実施形態によれば、駆動信号ＶＧがＨｉｇｈでスイッチング素子Ｑ２が駆動状態の時の出力電流ＩＤを差動増幅回路Ａ１１の出力電圧ＶＣによって正確に検出することができると同時に、比較回路Ｃ１１の出力信号ＶＰによってゼロクロス検出を行うことができる。
尚、既述した実施形態においては、スイッチング素子Ｑ２のドレイン・ソース間電圧ＶＤＳに応じた電圧を出力する差動増幅回路Ａ１、Ａ１１は、ひとつの出力電圧ＶＣを出力する構成としたが、正側、負側の差動信号を出力する構成としてもよい。
また、ノーマリオン型のスイッチング素子Ｑ１は、ＪＦＥＴ（Ｊｕｎｃｔｉｏｎ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｉｓｔｏｒ）で構成してもよい。
なお、以下の付記に記載されているような構成が考えられる。
（付記１）
定電流がドレインに供給され、ソースが前記第２のスイッチング素子のソースに接続され、ゲートが前記第２のスイッチング素子のゲートに接続された第３のスイッチング素子を備え、前記第３のスイッチング素子のドレインの電圧が前記所定の参照電圧として前記比較回路に供給されることを特徴とする請求項２に記載の電流検出回路。
（付記２）
前記調整回路は、前記第２のスイッチング素子のドレインと前記差動増幅回路の入力端子に接続され、前記第２のスイッチング素子のゲートに印加される駆動信号によって抵抗値が変更される可変抵抗を有することを特徴とする請求項４に記載の電流検出回路。
（付記３）
前記調整回路は、前記差動増幅回路の入力端子と前記第２のスイッチング素子のソースとの間に接続され、前記第２のスイッチング素子のゲートに印加される駆動信号によって抵抗値が変更される可変抵抗を有することを特徴とする請求項４に記載の電流検出回路。
（付記４）
前記調整回路は、
前記差動増幅回路の入力端子と前記第２のスイッチング素子のドレインとの間に接続され、前記第２のスイッチング素子のゲートに印加される駆動信号によって抵抗値が変更される第１の可変抵抗と、
前記差動増幅回路の入力端子と前記第２のスイッチング素子のソースとの間に接続され、前記第２のスイッチング素子のゲートに印加される駆動信号によって抵抗値が変更される第２の可変抵抗を備え、
前記第１の可変抵抗の抵抗値を減少させる時には前記第２の可変抵抗の抵抗値を増加させることを特徴とする請求項４に記載の電流検出回路。
（付記５）
前記調整回路は、
前記差動増幅回路の入力端子と前記第２のスイッチング素子のドレインとの間に接続され、前記第２のスイッチング素子のゲートに印加される駆動信号によってオン／オフが制御される第１のスイッチと、
前記差動増幅回路の入力端と前記第２のスイッチング素子のソースとの間に接続され、前記第２のスイッチング素子のゲートに印加される駆動信号によってオン／オフが制御される第２のスイッチを備え、
前記第１のスイッチをオンさせる時には前記第２のスイッチをオフさせることを特徴とする請求項４に記載の電流検出回路。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
Ｑ１～Ｑ３ スイッチング素子、Ａ１ 差動増幅回路、Ｃ１ 比較回路、２０及び３０ 調整回路、Ａ１１ 差動増幅回路、Ｃ１１ 比較回路。

Claims (6)

  1. ソース、ドレイン、及びゲートを有するノーマリオン型の第１のスイッチング素子と、
    前記第１のスイッチング素子のソースに接続されたドレインと、前記第１のスイッチング素子のゲートに接続されたソースと、ゲートを有するノーマリオフ型の第２のスイッチング素子と、
    前記第２のスイッチング素子のドレインとソース間の電圧に基づいて前記第２のスイッチング素子を線形領域で動作させるための電圧を出力する差動増幅回路と、
    前記第２のスイッチング素子のドレイン電圧に応じた電圧と所定の参照電圧を比較する比較回路と、
    前記第２のスイッチング素子のドレインと前記差動増幅回路の入力端子との間に設けられ、前記第２のスイッチング素子のドレイン電圧を調整して前記差動増幅回路に供給する調整回路と、を備え、
    前記比較回路の出力信号に基づいて、前記ドレイン電圧に応じた電圧が前記参照電圧を超えた場合に、前記第２のスイッチング素子のゲートへの駆動信号の印加を停止させ前記第２のスイッチング素子をオフ状態とする、
    ことを特徴とする電流検出回路。
  2. 前記第２のスイッチング素子のソース電圧が前記所定の参照電圧として前記比較回路に供給されることを特徴とする請求項１に記載の電流検出回路。
  3. 定電流源と、
    前記定電流源にドレインが接続され、低電位側の電源端子にソースが接続され、ゲートに前記駆動信号が印加され、前記参照電圧を設定し、前記比較回路に供給する第３のスイッチング素子と、
    を備えたことを特徴とする請求項１に記載の電流検出回路。
  4. 前記調整回路は、前記第２のスイッチング素子のゲートに印加される駆動信号によって抵抗値が変更される可変抵抗を具備することを特徴とする請求項１に記載の電流検出回路。
  5. 前記調整回路は、前記第２のスイッチング素子のゲートに印加される駆動信号に応答するスイッチを具備することを特徴とする請求項１に記載の電流検出回路。
  6. 前記差動増幅回路のオン／オフを、前記第２のスイッチング素子のゲートに印加される駆動信号によって制御することを特徴とする請求項１から５のいずれか一項に記載の電流検出回路。
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