JP2020107966A - 電流検出回路 - Google Patents
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Abstract
Description
図1は、第1の実施形態の電流検出回路を示す図である。本実施形態の電流検出回路はノーマリオン型のスイッチング素子Q1を有する。スイッチング素子Q1は、例えば、GaNを材料とするNチャネル型のMOSトランジスタで構成される。例えば、GaNを材料とするMOSトランジスタは、ドレイン・ソース間の主電流路がGaNで構成される。以降、GaNトランジスタと呼ぶ場合がある。
ここで、RONはスイッチング素子Q2のオン抵抗、IDは、スイッチング素子Q1を流れる出力電流IDを示す。スイッチング素子Q2を流れる電流は、スイッチング素子Q1を流れる電流に略等しい為、スイッチング素子Q2を流れる電流は、出力電流IDに略等しい電流となる。尚、以降、スイッチング素子Q1のドレイン電流IDを、便宜的に、出力電流IDとして用いる場合がある。
VC=A×RON×ID ・・・ (2)
ここで、Aは差動増幅回路A1の電圧利得である。
図3は、第2の実施形態の電流検出回路を示す図である。既述した実施形態に対応する構成には、同一符号を付し、重複した記載は必要な場合にのみ行う。以降、同様である。本実施形態は、スイッチング素子Q2のゲートに印加される駆動信号VGによってオン/オフが制御される差動増幅回路A11を具備する。
図4は、第3の実施形態の電流検出回路を示す図である。本実施形態は、スイッチング素子Q2のドレインとソース間の電圧を調整して差動増幅回路A11に供給する調整回路20を備える。調整回路20は、例えば、スイッチング素子Q2のドレイン電圧VXを分圧して、差動増幅回路A11に供給する。
図6は、第4の実施形態の電流検出回路を示す図である。本実施形態は、スイッチング素子Q2のゲートに印加される駆動信号VGに応じてスイッチング素子Q2のドレイン電圧VXを調整して差動増幅回路A11に供給する調整回路30を有する。
図11は、第5の実施形態の電流検出回路を示す図である。本実施形態は、ドレイン電圧VXを所定の参照電圧VREFと比較する比較回路C11を有する。比較回路C11は、例えば、差動増幅回路A11よりも利得が高く、応答速度の速い構成を有する。例えば、比較回路C11は、フィードバックループを有しない構成とすることができる。
図12は、第6の実施形態の電流検出回路を示す図である。本実施形態は、電源端子15に接続された定電流源16と、定電流源16の定電流IREFが供給されるスイッチング素子Q3を有する。定電流源16は、例えば、バンドギャップ回路(図示せず)を用いて構成される。スイッチング素子Q3のドレインは、比較回路C11の反転入力端(−)に接続され、ソースは端子12に接続され、ゲートには駆動信号VGが印加される。
図13は、第7の実施形態の電流検出回路を示す図である。本実施形態は、調整回路30を、差動増幅回路A1と比較回路C1に対して共用する構成である。調整回路30としては、既述した図7から図10のいずれかの構成とすることができる。調整回路30を共有することで、回路素子を削減し、コスト低減を図ることができる。
図14は、第8の実施形態の電流検出回路を示す図である。本実施形態は、調整回路30−1を介して供給されるドレイン電圧VXと参照電圧VREF1とを比較する比較回路C11と、調整回路30−2を介して供給されるドレイン電圧VXと参照電圧VREF2とを比較する比較回路C12を有する。
図15は、第9の実施形態の電流検出回路を示す図である。本実施形態は、ドレイン電圧VXが調整回路30−1を介して非反転入力端(+)に供給され、反転入力端(−)が端子12に接続された比較回路C11を有する。調整回路30−1は、既述した図7から10に示すいずれかの調整回路の構成とすることができる。
定電流がドレインに供給され、ソースが前記第2のスイッチング素子のソースに接続され、ゲートが前記第2のスイッチング素子のゲートに接続された第3のスイッチング素子を備え、前記第3のスイッチング素子のドレインの電圧が前記所定の参照電圧として前記比較回路に供給されることを特徴とする請求項2に記載の電流検出回路。
前記調整回路は、前記第2のスイッチング素子のドレインと前記差動増幅回路の入力端子に接続され、前記第2のスイッチング素子のゲートに印加される駆動信号によって抵抗値が変更される可変抵抗を有することを特徴とする請求項4に記載の電流検出回路。
前記調整回路は、前記差動増幅回路の入力端子と前記第2のスイッチング素子のソースとの間に接続され、前記第2のスイッチング素子のゲートに印加される駆動信号によって抵抗値が変更される可変抵抗を有することを特徴とする請求項4に記載の電流検出回路。
前記調整回路は、
前記差動増幅回路の入力端子と前記第2のスイッチング素子のドレインとの間に接続され、前記第2のスイッチング素子のゲートに印加される駆動信号によって抵抗値が変更される第1の可変抵抗と、
前記差動増幅回路の入力端子と前記第2のスイッチング素子のソースとの間に接続され、前記第2のスイッチング素子のゲートに印加される駆動信号によって抵抗値が変更される第2の可変抵抗を備え、
前記第1の可変抵抗の抵抗値を減少させる時には前記第2の可変抵抗の抵抗値を増加させることを特徴とする請求項4に記載の電流検出回路。
前記調整回路は、
前記差動増幅回路の入力端子と前記第2のスイッチング素子のドレインとの間に接続され、前記第2のスイッチング素子のゲートに印加される駆動信号によってオン/オフが制御される第1のスイッチと、
前記差動増幅回路の入力端と前記第2のスイッチング素子のソースとの間に接続され、前記第2のスイッチング素子のゲートに印加される駆動信号によってオン/オフが制御される第2のスイッチを備え、
前記第1のスイッチをオンさせる時には前記第2のスイッチをオフさせることを特徴とする請求項4に記載の電流検出回路。
Claims (7)
- ソース、ドレイン、及びゲートを有するノーマリオン型の第1のスイッチング素子と、
前記第1のスイッチング素子のソースに接続されたドレインと、前記第1のスイッチング素子のゲートに接続されたソースと、ゲートを有するノーマリオフ型の第2のスイッチング素子と、
前記第2のスイッチング素子のドレインとソース間の電圧に応じた電圧を出力する差動増幅回路と
を具備することを特徴とする電流検出回路。 - 前記第2のスイッチング素子のドレイン電圧に応じた電圧と所定の参照電圧を比較する比較回路を具備することを特徴とする請求項1に記載の電流検出回路。
- 前記第2のスイッチング素子のソース電圧が前記所定の参照電圧として前記比較回路に供給されることを特徴とする請求項2に記載の電流検出回路。
- 前記第2のスイッチング素子のドレインと前記差動増幅回路の入力端子との間に設けられ、前記第2のスイッチング素子のドレイン電圧を調整して前記差動増幅回路に供給する調整回路を備えることを特徴とする請求項1から3のいずれか一項に記載の電流検出回路。
- 前記調整回路は、前記第2のスイッチング素子のゲートに印加される駆動信号によって抵抗値が変更される可変抵抗を具備することを特徴とする請求項4に記載の電流検出回路。
- 前記調整回路は、前記第2のスイッチング素子のゲートに印加される駆動信号に応答するスイッチを具備することを特徴とする請求項4に記載の電流検出回路。
- 前記差動増幅回路のオン/オフを、前記第2のスイッチング素子のゲートに印加される駆動信号によって制御することを特徴とする請求項1から6のいずれか一項に記載の電流検出回路。
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