JP6164429B2 - 過電流保護電源装置 - Google Patents
過電流保護電源装置 Download PDFInfo
- Publication number
- JP6164429B2 JP6164429B2 JP2014513401A JP2014513401A JP6164429B2 JP 6164429 B2 JP6164429 B2 JP 6164429B2 JP 2014513401 A JP2014513401 A JP 2014513401A JP 2014513401 A JP2014513401 A JP 2014513401A JP 6164429 B2 JP6164429 B2 JP 6164429B2
- Authority
- JP
- Japan
- Prior art keywords
- drain
- fet
- circuit
- source voltage
- overcurrent protection
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
Images
Classifications
-
- H—ELECTRICITY
- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
- H02M1/00—Details of apparatus for conversion
- H02M1/32—Means for protecting converters other than automatic disconnection
-
- H—ELECTRICITY
- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
- H02M3/00—Conversion of dc power input into dc power output
- H02M3/02—Conversion of dc power input into dc power output without intermediate conversion into ac
- H02M3/04—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters
- H02M3/10—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode
- H02M3/145—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal
- H02M3/155—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only
- H02M3/156—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only with automatic control of output voltage or current, e.g. switching regulators
- H02M3/158—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only with automatic control of output voltage or current, e.g. switching regulators including plural semiconductor devices as final control devices for a single load
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/08—Modifications for protecting switching circuit against overcurrent or overvoltage
- H03K17/082—Modifications for protecting switching circuit against overcurrent or overvoltage by feedback from the output to the control circuit
- H03K17/0822—Modifications for protecting switching circuit against overcurrent or overvoltage by feedback from the output to the control circuit in field-effect transistor switches
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K2217/00—Indexing scheme related to electronic switching or gating, i.e. not by contact-making or -breaking covered by H03K17/00
- H03K2217/0027—Measuring means of, e.g. currents through or voltages across the switch
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K2217/00—Indexing scheme related to electronic switching or gating, i.e. not by contact-making or -breaking covered by H03K17/00
- H03K2217/0063—High side switches, i.e. the higher potential [DC] or life wire [AC] being directly connected to the switch and not via the load
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Emergency Protection Circuit Devices (AREA)
- Electronic Switches (AREA)
- Dc-Dc Converters (AREA)
- Control Of Voltage And Current In General (AREA)
Description
図5に示されている過電流保護電源装置101は、スイッチ部102、制御回路105、過電流検出回路108、マルチソースFET109、温度センサ112により構成されている。マルチソースFET109は、N型金属酸化膜半導体電界効果トランジスタ(Metal Oxide Semiconductor Field Effect Transistor:MOSFET)111と110を有している。温度センサ112は、MOSFET111の温度を検出する。
このような過電流保護電源装置101は、比較的低い電圧の直流電源117(例えば、車両に搭載されている12Vまたは24Vの直流電源)から負荷116に電力を供給する電源装置として用いられている。
スイッチ103がオン操作されると、制御回路105は、MOSFET110および111をオンし、直流電源117から負荷116への電力の供給を開始する。
MOSFET111を流れる電流IDが過電流になると、MOSFET111のドレイン・ソース間電圧VDSが増大して電流検出電圧VBが低下し、基準電圧VAより小さくなる(VA>VB)。これにより、コンパレータ107の出力がHレベルとなる。すなわち、コンパレータ107から過電流検出信号が出力される。制御回路105は、過電流検出回路108から過電流検出信号が出力されると、MOSFET111および110をオフする。
また、制御回路105は、温度センサ112からの温度検出信号によりMOSFET111の温度が所定温度以上であることを検出すると、MOSFET111および110をオフする。
温度センサ112は、このような過熱に対して構成要素を保護するために設けられている。
接地事故が発生したときの接地抵抗は、20〜50mmΩである。また、従来の過電流保護電源装置では、接地事故が発生してからMOSFET111がオフされる迄に要する時間(保護動作時間)は約10μsである。このため、直流電源の電圧が12Vである場合(「12V系電源」という)には、保護動作時間(約10μs)の間に、電流(接地電流)は約100Aに達する。一方、直流電源の電圧が500Vである場合(「500V系電源」という)には、保護動作時間(約10μs)の間に、電流(接地電流)は約1500Aに達する。すなわち、500V系電源では、12V系電源と比較して、約15倍の過電流が流れる。
このため、高電圧(例えば、12Vや24Vに比べて高い500V)の直流電源から負荷に電力を供給する電源装置では、パワースイッチング素子として、MOSFETのような半導体素子はほとんど使用されてなく、依然として機械式スイッチング素子が使用されている。
本発明は、このような問題点を解決することを課題とするものである。
ドレイン・ソース間電圧検出回路は、FETにドレイン電流が流れることによってドレイン・ソース間に発生するドレイン・ソース間電圧を検出する。なお、「ドレイン・ソース間電圧」という記載は、特に断りがある場合を除いて、「ドレイン・ソース間電圧の大きさ」を意味する。また、「ドレイン・ソース間電圧を検出する」という記載は、ドレイン・ソース間電圧の大きさあるいはドレイン・ソース間電圧の大きさに対応する値を検出することを意味する。また、「ドレイン・ソース間電圧を検出する」構成には、ドレイン・ソース間電圧(大きさ)を出力する態様やドレイン・ソース間電圧(大きさ)と閾値との比較結果を出力する態様が含まれる。
ドレイン・ソース間電圧検出開始回路は、負荷への電力供給を開始するためにFETをオンさせる時に、FETが、ドレイン電流の大きさの増大に応じてドレイン・ソース間電圧の大きさが増大する状態になってから、ドレイン・ソース間電圧回路によるドレイン・ソース間電圧の検出動作を開始させる。なお、FETのドレイン電流は、ソース電流に略等しい。このため、本明細書では、FETのドレイン電流およびソース電流を総称して「ドレイン電流」という。ドレイン・ソース間電圧検出開始回路を用いることにより、FETがオンした時の突入電流によってFETが誤遮断されるのを防止することができる。
第1過電流保護信号生成回路は、ドレイン・ソース間電圧に基づいて第1過電流保護信号を出力する。典型的には、ドレイン・ソース間電圧が増大したことにより第1過電流保護信号を出力する。
第2過電流保護信号生成回路は、ドレイン・ソース間電圧の増加率に基づいて第2過電流保護信号を出力する。典型的には、ドレイン・ソース間電圧の増加率が増大したことにより第2過電流保護信号を出力する。
制御回路は、第1過電流保護信号あるいは第2過電流保護信号が出力されたことによりFETをオフする過電流保護動作を行う。
本発明では、第1の過電流保護信号によってFETのドレイン・ソース間電圧に基づいた過電流保護を行い、第2の過電流保護信号によってドレイン・ソース間電圧の増加率に基づいて過電流保護を行うため、FET等を過電流から確実に保護することができる。これにより、500V等の高電圧の直流電源から負荷に電力を供給する場合でも、パワースイッチング素子としてFETを使用することができる。
ドレイン・ソース間電圧検出回路は、閾値を用いた大きさ判定によってドレイン・ソース間電圧を検出するように構成されている。「閾値を用いた大きさ判定によってドレイン・ソース間電圧を検出する」構成としては、典型的には、ドレイン・ソース間電圧と閾値との比較結果を出力し、ドレイン・ソース間電圧の存在範囲を検出する態様が用いられる。
また、ドレイン・ソース間電圧検出回路は、閾値がFETの直流電源側の電極の電位に連動するように構成されている。「FETの直流電源側の電極」は、FETの主電極(ドレイン、ソース)のうち、直流電源側(直流電源の正極に接続される側)の電極を意味する。「連動する」という記載は、比例あるいは略比例することを意味する。
FETと負荷との間の箇所に接地事故が発生した場合には、FETに流れる電流(接地電流)は、当初は急激に増大し、次第に緩やかとなり、やがて飽和する。この飽和時の電流(到達電流値)が大きいほど、電流の増加率が増大する。
ここで、閾値をFETの直流電源側の電極の電位に連動させることにより、FETを流れる電流の飽和時に閾値に等しいドレイン・ソース間電圧を発生させるFETと接地間の抵抗値を特定することができる。そして、閾値とFETの直流電源側の電極の電位との連動関係を、FETと接地間の抵抗値が、過電流として判別される電流値範囲に対応する抵抗値範囲のうちの上限の抵抗値である場合における電流の飽和時に、ドレイン・ソース間電圧が前記閾値に等しくなり、上限の抵抗値以下の抵抗値である場合における電流の飽和時に、ドレイン・ソース間電圧が前記閾値より大きくなるように設定する。
これにより、第1過電流保護信号生成回路から第1過電流保護信号が出力される時点(過電流保護が行われる時点)が、飽和時の到達電流値が大きいほど(増加率が大きいほど)早められる。すなわち、第一の発明で用いている、ドレイン・ソース間電圧の増加率に基づいて2の過電流保護信号を出力する第2過電流保護信号生成回路が不要となる。
なお、FETのチャンネル温度が変化すると、FETのオン抵抗が変化し、FETを流れる電流の飽和時に閾値に等しいドレイン・ソース間電圧を発生させる、接地間の抵抗値が変化する。このため、FETのチャンネル温度が変化しても、前記設定した閾値とFETの直流電源側の電極の電位との連動関係が変化しないように構成するのが好ましい。例えば、任意のFETの動作周囲温度におけるオン抵抗を用いて閾値とFETの直流電源側の電極の電位との連動関係を設定し、FETの動作周囲温度の変化によるオン抵抗の変化に基づいて補正が行われるように構成する。
本発明は、過電流の原因となるFETと接地間の抵抗値を直接、閾値を用いて判別するところに特徴を有し、第一の発明と同様に、FET等を過電流から確実に保護することができる。これにより、500V等の高電圧の直流電源から負荷に電力を供給する場合でも、パワースイッチング素子としてFETを使用することができる。特に、第1過電流保護信号生成回路のみでドレイン・ソース間電圧およびドレイン・ソース間電圧の増加率に基づいた過電流保護を行うことができるため、回路構成を簡略化することができる。
本形態では、大過電流が流れた場合および小過電流が流れた場合における過電流保護を確実に行うことができる。
本形態では、FETがオンする時の突入電流によってFETがオフされるのを防止しながら、大過電流が流れることを確実に防止することができる。
本形態の第2過電流保護信号生成回路を前述した形態の第1過電流保護信号生成回路と共に用いる場合には、第4の閾値を第2の閾値以下に設定するのが好ましい。
第1のソースフォロア回路の第1のP型MOSFETは、ソースが第1の抵抗を介してFETの負荷側の電極に接続され、ゲートに共通ゲート電位が印加されている。「FETの負荷側の電極」は、FETの主電極(ドレイン、ソース)のうち、負荷に接続されている側(直流電源の負極に接続される側)の電極を意味する。
第2のソースフォロア回路の第2のP型MOSFETは、ソースが第1の抵抗の抵抗値と等しい抵抗値を有する第2の抵抗を介してFETの直流電源側の電極に接続され、第2のソースフォロア回路は、ゲートに前記共通ゲート電位が印加されている。第2のP型MOSFETのドレイン電流は、FETのドレイン・ソース間電圧からその時点で使用される閾値を差し引いた値に対応する値の電流となるように構成されている。
閾値設定回路は、FETの直流電源側の電位に連動する電流を第2のP型MOSFETのソースから引き出すことによって第2のP型MOSFETのドレイン電流を変更可能に構成されている。
比較回路は、第2のP型MOSFETのドレイン電流が第1のP型MOSFETのドレイン電流より大きくなることを検出する。
本形態では、ドレイン・ソース間電圧の増加率を考慮してドレイン・ソース間電圧を検出することができる。本形態のドレイン・ソース間電圧検出回路は、第二発明に用いることで好適な効果を有する。
あるいは、第一および第の二発明の他の異なる形態では、FETとしてP型MOSFETが用いられている。そして、ドレイン・ソース間電圧検出開始回路は、P型MOSFETのゲート電位がドレイン電位より小さくなったことによりドレイン・ソース間電圧検出回路による検出動作を開始させる。
本形態では、パワースイッチング素子としてMOSFETを用いて過電流保護電源装置を構成することができる。
本形態では、高電圧の直流電源から負荷に電力を供給する場合でも、低電圧用のFETを使用することができる。これにより、回路をIC化するときにチップ面積が増大するのを抑制することができる。
本発明の過電流保護電源装置は、パワースイッチング素子として用いられているFETを流れる電流を、FETのドレイン電流(ID)とFETの抵抗値(RON)により定まるFETのドレイン・ソース間電圧VDS(VDS=ID×RON)より検出し、検出したドレイン・ソース間電圧VDSが閾値より大きくなった時に、FETをオフして過電流保護を行う。
一方、接地事故(デッドショート)が発生した時には、電流(接地電流)は、極めて大きい電流値(到達電流値)に到達する。このため、FETのドレイン・ソース間電圧VDSが閾値より大きくなってから保護動作を開始したのでは、充分に過電流保護を行うことができない可能性がある。
ここで、接地事故が発生した時には、電流(接地電流)が大きくなる前に、FETのドレイン・ソース間電圧VDSの増加率(増加勾配)が大きくなるという現象があることが分かった。すなわち、FETのドレイン・ソース間電圧VDSの増加率が大きくなったことを検出して保護動作を行うことによって、速やかに過電流保護を行うことができる。
したがって、本発明の過電流保護電源装置は、パワースイッチング素子として用いられているFETのドレイン・ソース間電圧VDSの増加率(増加勾配)が閾値より大きくなった時にも、FETをオフして過電流保護を行う。
なお、以下で説明する第1〜第4の実施形態は、本発明の第1類型の過電流保護電源装置に属し、第5の実施形態は、本発明の第2類型の過電流保護電源装置に属する。
第1類型の過電流保護電源装置は、ドレイン・ソース間電圧VDSに基づいて、ドレイン・ソース間電圧VDSが大きくなったこと、あるいは、ドレイン・ソース間電圧VDSの増加率に基づいて、ドレイン・ソース間電圧VDSの増加率が大きくなったことを検出することによって過電流保護を行うものである。
また、第2類型の過電流保護電源装置は、ドレイン・ソース間電圧VDSのみに基づいて、ドレイン・ソース間電圧VDSが大きくなったことあるいはドレイン・ソース間電圧VDSの増加率が大きくなったことを検出することによって過電流保護を行うものである。
また、「電圧」、「電流」という記載は、特に断りがない限り、それぞれ「電圧の大きさ(値)」、「電流の大きさ(値)」を意味するものとして用いている。
図1は、本発明の過電流保護電源装置の第1の実施形態を示す図である。第1の実施形態の過電流保護電源装置1は、ドレイン・ソース間電圧検出回路2、ドレイン・ソース間電圧検出開始回路4、電力供給回路6、第1過電流保護信号生成回路7、第2過電流保護信号生成回路8、スイッチ部10、チャージポンプ回路13、駆動回路14、制御回路16、OR回路17等により構成されている。
電力供給回路6は、負荷66に電力を供給する回路であり、直流電源63、パワースイッチング素子であるN型MOSFET60(以下、「FET60」という)を有している。抵抗61、インダクタンス62、64、65は、配線の抵抗やインダクタンスである。
なお、FET60と負荷66を接続する配線の途中の点Pは、接地事故(デッドショート)が発生した箇所を例示したものである。接地事故が発生すると、直流電源63からFET60、接地抵抗67を介してアースへ電流(接地電流)が流れる。接地抵抗67の抵抗値が小さいため、接地電流は大電流となる。
駆動回路14は、ドレイン同士が接続されたP型MOSFET141(以下、「FET141」という)とN型MOSFET142(以下、「FET142」という)を有している。FET141のソースには、チャージポンプ回路13からの電圧が印加される。FET141のドレインは、抵抗15を有する配線を介して電力供給回路6のFET60のゲートに接続される。FET60のゲートに接続される配線を「VGライン」という。また、FET142のソースは、FET60のソースに接続される。FET60のソースに接続される配線を「V2ライン」という。
FET60のオン抵抗(オン抵抗値)をRON、ドレイン・ソース間電圧をVDSとすると、FET60がオーミック領域で動作している時には、(1)式が成り立つ。
ID×RON=VDS (1)式
RONが一定である動作領域ではIDはVDSと比例するから、IDは、VDSを検出することによって検出することができ、また、IDの増加率はVDSの増加率を検出することによって検出することができる。
FET60がオン状態で安定している時は、RONは一定である。したがって、この状態では、VDSの増加率からIDの増加率を検出することによって接地事故が発生したことを検出することができる。
なお、FET60のドレイン・ソース間電圧VDSは、FET60がオフ状態からオン状態に移行した時、最初は急速に減少し、その後増加に転じる。
従って、確実に過電流保護を行うには、上記(1)式が成立しない過渡期間を考慮しつつ、できるだけ早くVDSの検出を開始する必要がある。
V1…FET60の主電極のうち直流電源63(直流電源63の正極)に接続されている主電極(図1では、ドレイン)の電圧(以下、「ドレイン電圧V1」という)
VG…FET60のゲート電圧(以下、「ゲート電圧VG」という)
V2…FET60の主電極のうち負荷66(負荷66を介して直流電源63の負極)に接続されている主電極(図1では、ソース)の電圧(以下、「ソース電圧V2」という)
なお、[VDS=V1−V2]である。
また、本実施形態では、チャージポンプ回路13の電圧が[V1+15V]に設定されている。
FET60がオフの状態では、V1≫VG(=V2)となっている。そして、スイッチ11がオン操作されると、チャージポンプ回路13からの電圧がFET60のゲートに印加され、VGが上昇する。すなわち、電源投入時には、FET60のゲート電圧VGは、ドレイン電圧V1より低い値から上昇してゆき、ドレイン電圧V1を越え、最終的には[V1+15V]となる。
[VG>V1]となった直後のタイミングでは、FET60のゲート・ソース間電圧(VG−V2)は、FET60のスレッショルド電圧(3〜4V)を若干上回っている。しかしながら、この時点では、オン抵抗RON(抵抗値)は、飽和値に向かって減少している過程にあり、まだ安定した値になっていない。オン抵抗RONが飽和値に達するには、(VG−V2)が10V以上となる必要がある。オン抵抗RONの減少率は、約−36%/μsである。
なお、オン抵抗RONが安定した値になっていないため、FET60のドレイン・ソース間電圧VDSは、ドレイン電流IDに比例していない。
[VG>V1]となった直後のタイミングでは、FET60のドレイン電流IDは、増加過程にあり、まだ最終到達値に達していない。増加率は、約+166%/μsである。IDの増加率は、[VG>V1]となった直後に最大となる。
ゲート・ソース間電圧VDSは、[VDS=RON×ID]で表される。前述したように、[VG>V1]となった直後のタイミングでは、RONは、減少過程にあり、IDは、RONの減少率より大きな増加率での増加過程にある。この場合、IDの増加率によってRONの減少率が打ち消されるため、それらの積であるVDSは、増加過程にある。
そこで、本実施形態では、ドレイン・ソース間電圧検出開始回路4を設け、FET60をオンさせる時に、FET60のゲート電圧VGがドレイン電圧V1より大きくなる([VG>V1])タイミング)でドレイン・ソース間電圧VDSの検出を開始するように構成している。そして、VDSの増加率が閾値より大きくなった時に過電流保護動作を行う。なお、この閾値は、過電流(遮断すべき電流)が流れた場合のVDSの増加率より小さく、正常電流が流れた場合のVDSの増加率より大きくなるように設定される。
これにより、FET60がオフ状態からオン状態に移行する過渡期間において、過電流の検出開始(VDSの検出開始)までの時間を短くすることができ、確実に過電流保護を行うことができる。
P型MOSFET40(以下、「FET40」という)のドレインは、ドレイン・ソース間電圧検出回路2のd点に接続され、ソースは、FET60の主電極のうち直流電源63の正極に接続される電極(ドレイン)に配線を介して接続される。FET40のソースに接続される配線を「V1ライン」という。FET40のゲートは、抵抗41とツェナーダイオード42の並列回路を介してFET40のソースに接続されているとともに、抵抗43とN型MOSFET44(以下、「FET44」という)のドレイン、ソースを介して接地されている。ツェナーダイオード42は、アノードがFET40のゲートに接続されている。
ダイオード45のアノードは、VGラインに接続され、カソードは、P型MOSFET48(以下、「FET48」という)のゲートに接続されているとともに、抵抗49を介して接地されている。ダイオード46のアノードは、V1ラインに接続され、カソードは、FET48のソースに接続されている。ダイオード45と46のカソード間には、抵抗47が接続されている。
FET48のドレインは、抵抗50および抵抗51とツェナーダイオード52との並列回路を介して接地されているとともに、抵抗50を介してコンパレータ53の反転入力端子に接続されている。コンパレータ53の非反転入力端子には、直流電源54が接続されている。コンパレータ53の出力端子は、FET44のゲートに接続されているとともに、第1過電流保護信号生成回路7及び第2過電流保護信号生成回路8に接続されている。
(VG<V1の状態)
この時、ダイオード45はオフであり、ダイオード46から抵抗47および抵抗49に電流が流れる。これにより、FET48がオンとなり、ツェナーダイオード52の両端に発生するツェナー電圧がコンパレータ53の反転入力端子に入力される。直流電源54の電圧がこのツェナー電圧より小さく設定されているため、コンパレータ53の出力はLレベル(以下、単に「L」という)となる。コンパレータ53の出力がLであるため、FET44及び40はオフである。
この時、ダイオード45がオンとなり、FET48のゲートにVGラインから電圧(VG)が印加されるので、FET48はオフとなる。FET48がオフとなると、ツェナーダイオード52の両端電圧がゼロとなり、コンパレータ53の出力がHレベル(以下、単に「H」という)となる。
コンパレータ53の出力がHになると、FET44及び40がオンとなる。FET40のオンにより、V1ラインの電圧(V1)がドレイン・ソース間電圧検出回路2のd点に印加される。これにより、ドレイン・ソース間電圧検出開始回路4が動作を開始する。
ドレイン・ソース間電圧検出回路2は、FET60のドレイン・ソース間電圧VDSが閾値以上であるか否かを検出する。すなわち、VDSと閾値との比較結果を出力する。
V1ラインは、抵抗23、P型MOSFET26(以下、「FET26」という)のソース、ドレイン及び抵抗29を介して接地されている。抵抗23とFET26との接続点cは、検出電圧引下回路120を介して接地されている。
検出電圧引下回路120は、定電流I5の定電流源21(定電流回路)とN型MOSFET22(以下、「FET22」という)との直列回路に定電流I4の定電流源20(定電流回路)が並列に接続されて構成されている。FET22のゲートは、第1過電流保護信号生成回路7に接続されている。
FET26を流れる電流I3によって抵抗29の両端に電圧VYが発生する。電圧VYは、FET60のドレイン・ソース間電圧VDSに応じて変化する。ドレイン・ソース間電圧VDSはドレイン電流IDに応じて変化するため、電圧VYは、ドレイン電流IDに応じて変化する。この電圧VYは、ドレイン・ソース間電圧VDSに対応する検出電圧として用いられる。
本実施形態では、FET60のドレインが、本発明の「FETの直流電源側の電極」に対応する。また、検出電圧VYが、本発明の「ドレイン・ソース間電圧に対応する検出信号(検出電圧)」に対応する。また、抵抗23、FET26、抵抗29によって、「第2のソースフォロア回路」が形成されている。この第2のソースフォロア回路と検出電圧引下回路120によって、本発明の「ドレイン・ソース間電圧に対応する検出信号を発生する検出信号発生回路」が形成されている。
また、V2ラインは、抵抗25、P型MOSFET28(以下、「FET28」という)のソース、ドレイン、抵抗31、抵抗32を介して接地されている。FET28を流れる電流I2によって抵抗31と32との直列回路の両端に発生する電圧VX、抵抗32の両端に発生する電圧VX1は、電圧VYと比較する基準電圧として用いられる。
本実施形態では、FET60のソースが、本発明の「FETの負荷側の電極」に対応する。基準電圧VX、VX1が、本発明の「基準信号(基準電圧)」に対応する。また、抵抗25、FET28、抵抗31、32によって、「第1のソースフォロア回路」が形成されている。この第1のソースフォロア回路が、本発明の「基準信号を発生する基準信号発生回路」に対応する。
抵抗29の抵抗値R29,抵抗31の抵抗値R31,抵抗32の抵抗値R32は、[R29=R31+R32]を満足するように設定されている。
また、抵抗23の抵抗値R23、抵抗24の抵抗値R24、抵抗25の抵抗値R25は、同じ値に設定されている(R23=R24=R25)。
接続点cから定電流源20、21側へ電流を引き出している(I4≠0、I5≠0)状態で、[VY=VX]である場合には、[V1>V2]となる。すなわち、VDSは、ゼロでなく、プラスの値である。
検出電圧引下回路120により引き出す電流を増大させると、電流I3が減少し、検出電圧VYも小さくなる。すなわち、検出電圧VYは、引き出し電流を増大させることにより引き下げられる。逆に言えば、基準電圧VX,VX1が、相対的に引き上げられる。
コンパレータ34は、検出電圧VYと基準電圧(基準信号)VX1を比較するものであり、反転入力端子にVY、非反転入力端子にVX1が入力される。コンパレータ34の出力端子は、第2過電流保護信号生成回路8(AND回路84)に接続されている。コンパレータ34の出力は、[VY<VX1]である場合にH、[VY>VX1]である場合にLとなる。
([VG<V1]の時:FET40オフ)
FET60オンによりソース電圧V2が上昇し、V2ラインに接続されている第1のソースフォロア回路に電流I2が流れる。これにより、基準電圧VX、VX1が正の値となる。
一方、FET40はオフであるため、第2のソースフォロア回路にドレイン電圧V1が印加されず、電流I3はゼロである。これにより、検出電圧VYはゼロである。
従って、[VX>VY]であり、コンパレータ33の出力はLである。
ゲート電圧VGが増大して[VG>V1]となると、コンパレータ53の出力がHとなり、FET44及び40がオンする。これにより、V1ラインから第2のソースフォロア回路にドレイン電圧V1が印加され、電流I3が流れる。電流I4を適切に設定しておくことにより、VDSが小さい間はVYも小さく、[VX>VY]である。これにより、VDSが小さい間は、コンパレータ33の出力はLである。コンパレータ33の出力がLであると、後述するように、FET22はオフである。
FET60のドレイン電流IDが正常範囲で定常的に流れているときは、コンパレータ33の出力はLである。コンパレータ33の出力がLである間、FET22はオフである。
FET22がオフの状態で、VY(VDS)が増大して[VY>VX]となると、コンパレータ33の出力がHとなる。コンパレータ33の出力がHとなる時のVDSの値VDSAは、以下のようにして求めることができる。なお、Va、Vb、Vcは、それぞれ図1のa点、b点、c点の電圧である。
I2は、(2)式で表される。
I2=(V2−Vb)/R25 (2)式
[R23(I3+I4)=V1−VC]および[V1=V2+VDS]であるから、I3は、(3)式で表される。
I3=(V2+VDS−R23・I4−Vc)/R23 (3)式
VXは、(4)式で表される。
VX=(R31+R32)・I2=(R31+R32)(V2−Vb)/R25
(4)式
VYは、(5)式で表される。
VY=R29・I3=R29(V2+VDS−R23・I4−Vc)/R23
(5)式
VDSA=R23・I4 (6)式
なお、(4)式から、VXは、VDSによって変化しない電圧であることが分かる。
(5)式から、VYは、VDSに応じて変化する電圧であることが分かる。すなわち、VDSが小さいときはVYも小さく、[VY<VX]である。そして、VDSが増大するとともにVYも増大し、[VY=VX]となった後、[VY>VX]となる。[VY>VX]となると、コンパレータ33の出力がHとなる。
(6)式から、FET22がオフである状態において、コンパレータ33の出力がHになる時のVDSの値VDSAは、定電流源20の電流I4を調整することによって任意に設定することができることがわかる。定電流源20の電流I4は正確に一定に設定可能であるから、VDSAは、正確に一定に設定可能である。
詳しくは後述するが、コンパレータ33の出力がHになると、FET22はオンとなる。
FET22がオンとなると、電流I5が流れるため、点cから分流する電流は(I4+I5)となる。FET22がオンとなっている状態で、コンパレータ33の出力がHとなるときのVDSの値をVDSBとすると、VDSBは(6)式のI4を(I4+I5)に置換した(7)式によって表される。
VDSB=R23×(I4+I5) (7)式
(I4+I5)は正確に一定に設定可能であるから、VDSBは、正確に一定に設定可能である。
VX1は、(8)式で表される。
VX1=R32×I2=R32(V2−Vb)/R25 (8)式
VYは、(9)式で表される。
VY=R29・I3
=R29(V2+VDSC−R23(I4+I5)−Vc)/R23
(9)式
[VX1=VY]となった時のVDSが、コンパレータ33の出力がHからL変化する時のVDSの値VDSCであるから、VDSCは、VX1を表す(8)式とVYを表す(9)式から得た(10)式で表される。
VDSC={(R32−R29)(V2−Vb)/R29}
+R23(I4+I5)+(Vc−Vb) (10)式
(Vc−Vb)=
RON1{VDSC−R23(I4+I5)}/(RON1+R25)
(11)式
(11)式を(10)式に代入すると、(12)式が得られる。
VDSC={(R32−R29)/R29}{1+(RON1/R25)}(V2−Vb)
+R23(I4+I5) (12)式
VDSCは、第1項の分だけVDSBより小であるから、[VDSC<VDSB]である。しかし、[VDSC<VDSB]であることは、回路構成から直観的に知ることもできる。即ち、回路構成より、[VX1<VX]であることが直ちに理解される。そして、VYがVX1を超える時のVDSがVDSCであり、VYがVXを超える時のVDSがVDSBであるから、[VDSC<VDSB]であることが直ちに理解される。
なお、(12)式は、正確に一定になるとは言えないRON1を含んでいるため、VDSCを正確に一定に設定することができない。
大きさは、[VDSA<VDSC<VDSB]の関係にある。
VDSA…FET22がオフの状態で、コンパレータ33の出力がHとなるVDSの値である。
VDSB…FET22がオンの状態で、コンパレータ33の出力がHとなるVDSの値である。
VDSC…FET22がオンの状態で、コンパレータ34の出力がLとなるVDSの値である。
なお、VDSA,VDSB,VDSCは、本発明の「閾値」に対応する。
第1過電流保護信号生成回路7は、FET60のドレイン・ソース間電圧VDSが閾値より大きくなった時(検出電圧が基準電圧より大きくなった時)に過電流保護信号(第1過電流保護信号)を生成するものである。
AND回路74には、コンパレータ53の出力とコンパレータ33の出力が入力される。AND回路74の出力は、タイマー73とAND回路72に入力されると共に、第2過電流保護信号生成回路8のDフリップフロップ80に入力される。
タイマー73の出力は、AND回路72とカウンタ部70に入力されると共に、ドレイン・ソース間電圧検出回路2のFET22のゲートおよび第2過電流保護信号生成回路8のAND回路86に入力される。
カウンタ部70のQ出力は、OR回路17に入力される。AND回路72の出力は、ディジタルフィルター71を経てOR回路17に入力される。
(IDが正常である時)
FET60がオンし、[VG>V1]となると、コンパレータ53の出力がHとなり、FET44及び40がオンとなる。FET40がオンとなると、d点にドレイン電圧V1が現われ、I3が流れてVYが発生する。
正常な電流が流れている時は、FET60のVDSは小さく、また、VYはVXより小さい[VX>VY]。これにより、コンパレータ33の出力はLである。したがって、AND回路74の出力及びタイマー73の出力はLであり、FET22はオフのままである。この状態を「Iモード」という。
ID(VDS)が増大して[VX<VY]となると、コンパレータ33の出力がHとなる。これにより、AND回路74の両入力(コンパレータ33、53の出力)がHとなり、AND回路74の出力がHとなる。
AND回路74の出力がHとなると、タイマー設定時間TSの間タイマー74の出力がHとなる。なお、タイマー設定時間TS内にAND回路74の出力がHとならない場合には、タイマー73の出力はLに戻る。
タイマー73の出力がHとなると、FET22がオンし、I5が流れ始める。この状態を「Tモード」という。
I5が流れ始めると、接続点cからの引き出し電流が増大し、その分だけI3が減少し、検出電圧VYが引き下げられる(低下する)。言い換えれば、基準電圧VXが引き上げられる(増大する)。これにより、[VX>VY]となり、コンパレータ33の出力がLに戻る。
過電流が流れてTモードになると、I3が減少してVYが引き下げられ、[VY<VX]となる。その後、[VY>VX]となるまでVYが増大することがない過電流、すなわち、小過電流が流れる場合には、Tモード(VYが低下)となった後、[VX>VY]の状態がタイマー設定時間TS維持される。その後、タイマー73の出力が「L」に戻り、FET22がオフする。FET22がオフすると、I5がゼロとなり、検出電圧VYの引き下げ(基準電圧VXの引き上げ)が停止される。すなわち、「Iモード」となる。
「Iモード」の状態で[VX<VY]となると、再び「Tモード」となる。小過電流が流れる続ける間、「Iモード」と「Tモード」の切り替えが繰り返される。
小過電流が流れる期間が短い(例えば、1回あるいは2回繰り返すのみ)場合には過電流保護動作を行う必要はないが、多い場合には過電流保護動作を行う必要がある。このために、カウンタ部70が設けられている。
カウンタ部70は、タイマー73の出力がHとなる毎(Tモードになる毎)にカウント値をカウントアップする。
カウンタ部70のカウント値(カウント数)が設定値(設定回数)Nに達すると、カウンタ部70の出力端子QがHとなる。カウンタ部70の出力端子Qの出力Hは、OR回路17を介して制御回路16に入力される。制御回路16は、OR回路17の出力がHとなると、FET60をオフして過電流保護動作を行う。なお、カウンタ部70は、一定時間内のカウント値(カウント数)が設定値(設定回数)Nに達した時に出力端子QをHとする。
カウンタ部70の出力端子Qの出力Hが、本発明の「第1過電流保護信号」に対応する。
なお、小過電流の検出が、タイマー設定時間TSの間隔で連続してN回発生する場合には、期間[TS×N]経過後にFET60がオフとなる。この期間[TS×N]は、1秒以下とするのが望ましい。
このように、小過電流が検出される回数が設定回数に達すると、FET60をオフして過電流保護動作を行う。
大過電流が流れる場合には、Tモードになった後もVDSが増大し続けるため、引き下げられた検出電圧VYは直ぐに増大する。そして、タイマー設定時間TSが経過する前にVDS(引き下げられたVDS)がVDSBまで上昇し、[VX<VY]となってコンパレータ33の出力がHとなる。これにより、AND回路74の出力がHとなる。AND回路74の出力がHとなった時、タイマー設定時間TS内であり、タイマー73の出力がHに維持されているため、AND回路72の出力がHとなる。
AND回路72の出力Hは、ディジタルフィルター71に入力される。AND回路72の出力Hが所定時間維持されると、ディジタルフィルター71の出力がHとなる。ディジタルフィルター71の出力Hは、OR回路17を介して制御回路16に入力される。制御回路16は、OR回路17の出力がHとなると、FET60をオフして過電流保護動作を行う。
なお、ディジタルフィルター71は、ノイズ等によってAND回路72の出力が短時間だけHになった時にFET60がオフされるのを防止する、すなわち、ノイズによるFET60の誤遮断を防止するためのものである。
第2過電流保護信号生成回路8は、FET60のドレイン・ソース間電圧VDSの増加率が閾値より大きくなった時に過電流保護信号(第2過電流保護信号)を生成するものである。
AND回路84の入力には、コンパレータ34、AND回路86及び時計回路85の出力が入力される。AND回路84の出力は、カウンタ部83のカウント入力端子に入力される。時計回路85の出力は、カウンタ部82のカウント入力端子にも入力される。
カウンタ部83の出力は、カウンタ部82のセット入力端子に入力される。カウンタ部82のQバー出力端子は、Dフリップフロップ80のリセット端子Rバーに接続されている。Dフリップフロップ80のQ出力端子からの出力は、OR回路17に入力される。
カウンタ部82は、カウンタ部82から入力された第1カウント値N83を用いて、(13)式により時間T82を算出し、算出したT82を増加率検出時間として設定する。
T82=K・N83・TC+α (13)式
なお、Kは定数、TCは時計回路85のクロック周期、αは定数、(N83・TC)はN83をカウントする迄に要した時間(T83)である。
増加率検出時間T82が、本発明の「基準時間」に対応する。
カウンタ部82のQバー出力端子は、カウンタ部82がカウントを開始してから増加率検出時間T82経過するまでHとなり、増加率検出時間T82経過した後はLとなる。
Dフリップフロップ80のリセット端子Rバーへの入力がLとなった後(増加率検出時間T82経過後)は、クロック端子CLKがLからHに立ち上がってもQ出力端子はHとならない。
過電流Iは、(14)式に示す指数関数波形で表される。
I=(VB/R){1−exp(−R・t/L)} (14)式
なお、VBは電源電圧、Rは経路抵抗(過電流が流れる経路全体の抵抗)、Lは経路インダクタンス(過電流が流れて経路全体のインダクタンス)、(L/R)は時定数、(VB/R)は過電流の到達電流値、tは時間である。
VDS=RON125(VB/R){1−exp(−R・t/L)}
(15)式
波形1は、接地抵抗が最も小さい場合のものであり、波形3は、接地抵抗が最も大きい場合のものである。図6から、接地抵抗が小さいほど急激に増大していることが分かる。
ここで、[t=tC]、[VDS=VDSC]の場合の(15)式は(16)式で表される。
VDSC=RON125(VB/R){1−exp(−R・tC/L)}
(16)式
(16)式から、tcは(17)式で表わされる。
tC=−(L/R)ln{1−R・VDSC/(RON125・VB)}
(17)式
同様に、[VDS=VDSB]となる時のtBは、(18)式で表される。
tB=−(L/R)ln{1−R・VDSB/(RON125・VB)}
(18)式
そして、(17)式と(18)式から、(tB/tC)は(19)式で表される。(tB/tC)は、VDSが閾値VDSB、VDSCに到達するまでの時間tB、tCの比であるから、「VDS閾値到達時間比」という。
(tB/tC)=ln{1−R・VDSB/(RON125・VB)}/
ln{1−R・VDSC/(RON125・VB)}
(19)式
経路抵抗Rは、図1の接地箇所Pまでの回路抵抗と接地抵抗R67との合計である。接地個所が同じ場合には、接地個所までの回路抵抗は同じである。したがって、(tB/tC)は、接地抵抗R67のみの関数である。
図7から、(tB/tC)は、接地抵抗R67が小さいほど小さくなることが分かる。一方、図6から、接地抵抗が小さいほど過電流の到達値(電流到達値)が大きくなり、過電流の増加率が大きくなることが分かる。すなわち、同一経路を過電流が流れる場合、接地抵抗R67が小さいほどあるいはVDSの増加率が大きいほど(tB/tC)が小さくなる。したがって、VDS閾値到達時間比(tB/tC)によって、過電流の程度(電流到達値および増加率)を判別することができることが分かる。
(tB0/tC0)=ln{1−R0・VDSB/(RON125・VB)}/
ln{1−R0・VDSC/(RON125・VB)}
(20)式
図7では、点P2、すなわち、図6の波形2の(tB2/tC2)を閾値(tB0/tC0)として設定している。
この場合、例えば、点P1のように、(tB/tC)が(tB0/tC0)より小さい場合[(tB/tC)<(tB0/tC0)]には、過電流保護を行い、例えば、点P3のように、(tB/tC)が(tB0/tC0)より大きい場合には過電流保護を行わない。
通常、N型MOSFETのRONの温度係数は5000ppm程度であるから、例えば、周囲温度が25℃の時のRONは、RON125の(1/1.5)となる。従って、周囲温度が25℃の場合に、VDSの増加率を検出することによって保護することができる過電流の下限値は、125℃の場合の1.5倍の大きさ(電流到達値)となる
VDSの増加率の検出によって保護することができない過電流は、VDS(大きさ)を検出することによって保護することになる。このため、周囲温度が低下するにしたがって、VDS(大きさ)を検出することによって保護する過電流の最大値が大となり、FET60をオフ(遮断)した時のFET60の温度上昇量(=FET60のチャンネル温度−周囲温度)が増大する。しかしながら、このFET60の温度上昇量の増大は、周囲温度の低下により相殺される。このため、周囲温度の上限値125℃において、VDSの大きさを検出することによってFET60を遮断した時のFET60のチャンネル温度の到達値を超えることがないように、閾値(tB0/tC0)を設定することができる。
従って、VDSの増加率によって過電流か否かを検出する際には、先ず、小さい方の閾値VDSCに達するまでの時間tCを計測し、計測したtcを基に、(21)式により時間T82を設定する。
T82=K・tC+α (21)式
なお、Kは、定数(=tB0/tC0)である、αは、[VG>V1]となった時点(tB、tCの計測開始時点)で、過電流が、ゼロでない有限な値となった場合に、それを補正するための定数である。
前述した(13)式の[T82=K・N83・TC+α]は、(21)式と同じことを表している。すなわち、(N83・TC)は時間tCに対応する。
なお、(21)式によりT82をその都度求める代わりに、tCに対応するT82を予め計算して対応表に書き込んでおき、対応表より読みだすようにしてもよい。
経路インダクタンスLは、約1μH/mで、配線長に比例する。配線長が長くなると、配線抵抗が大きくなり、その分(19)式のRが大きくなる。即ち、Rが一定という条件は、Lが変化すると完全には成立せず、(21)式のKが厳密には定数とならない。そのズレが問題となるような場合には、ズレを修正する必要がある。例えば、ズレを考慮した対応表を作成しておき、この対応表を用いることによって、適切なT82を設定することができる。
([VDS≦VDSC]の時)
スイッチ11をオン操作した後(FET60をオンさせる時)、[VG>V1]となると、コンパレータ53の出力がHとなる。この時点をt0とし、検出動作に関する時間の計測の起点とする。
コンパレータ53の出力及びタイマー73の出力がH(「Tモード」)となると、AND回路86の出力Hが時計回路85、カウンタ部83、82にリセット解除信号として入力される。これにより、時計回路85はクロックを出力し、カウンタ部82はそのクロックをカウントする。
[VG=V1]となる時点を時刻t0としているが、t0におけるドレイン・ソース間電圧VDSの値をVDSt0とし、FET60のスレッショルド電圧をVthとすると、[VG−V2≒Vth]となる。時刻t0では[VG=V1]であるから、[VDSt0=V1−V2≒Vth]となる。Vthの大きさは3〜4Vであるから、VDSt0は3〜4Vとなる。
時刻t0を過ぎるとVDSは急速に縮小し、且つ「Tモード」になって電流I5が流れ始めるため、VYが引き下げられ(低下し)、コンパレータ33の出力はLに復帰する。
時刻t0以降で、[VDS≦VDSC]である間は、コンパレータ34の出力がHとなり、AND回路84の出力は、時計回路85からのクロックに応じたクロック出力となる。この出力はカウンタ部83へ入力されてカウントされる。
なお、[VX1>VY]であるから、[VX>VY]である。このため、コンパレータ33の出力はLであり、AND回路74の出力はLである。
この時点は、図6の波形1〜3がVDSCに達した時点である。この時点に到達するまでの時間tCは、波形の増加率により異なる。図6から、VDCの増加率が大きいほど、VDSCに達するまでの時間tCが短いことが分かる(tC1<tC2<tC3)。
カウントが停止した時のカウント値が第1カウント値N83である。各波形1、2、3のN83をN831、N832、N833、クロック周期をTCとすると、tC1、tC2、tC3は、次のように表される。
tC1=N831・TC
tC2=N832・TC
tC3=N833・TC
カウンタ部83は、カウントを停止するまでの時間tC(=N83・TC)を、カウンタ部82に出力する。
この時点は、図6の波形1〜3がVDSBに達した時点である。この時のカウンタ部82のカウント値(以下、「第2カウント値」という)を、波形1、2、3毎にNB1、NB2、NB3とすると、各波形1、2、3がVDSBに達した時刻tB1、tB2、tB3は、次のように表される、
tB1=NB1・TC (22)式
tB2=NB2・TC (23)式
tB3=NB3・TC (24)式
波形2は閾値(tB0/tC0)に対応する波形であるから、[T822=tB2]である。従って、[T821>tB1]、[T823<tB3]となる。
VDSがVDSBに達すると、コンパレータ33の出力がHとなるので、AND回路74の出力がLからHに立ち上がる。このHの出力は、Dフリップフロップ80のCLK端子へ入力される。
図6の波形1は、カウンタ部82で設定された増加率検出時間T821に達する前の時刻tB1(=NB1・TC)に[VDS>VDSB]となっているため、この場合に該当する。
Dフリップフロップ80のRバー端子にLが入力されている時(時間T82経過後)に、CLK端子にHが入力されても、Dフリップフロップ80のQ出力端子はLのままである。即ち、増加率が検出基準値より小さいため、過電流保護動作が行われない。
図6の波形3の場合は、増加率検出時間T823経過後の時刻tB3(=NB3・TC)に[VDS>VDSB]となっている。このため、その増加率は、閾値(tB0/tC0=T821/tC1=T822/tC2=T823/tC3)より小であり、この場合に該当する。
図2は、本発明の過電流保護電源装置の第2の実施形態を示す図である。図1の構成要素と同じ構成要素には、同じ符号を付している。
図1に示されている第1の実施形態との第1の相違点は、FET60としてP型MOSFETを用いている点である。
第2の相違点は、FET60のゲート・ソース間に、ツェナーダイオード150が接続されている点である。これにより、ゲート・ソース間電圧が、ツェナーダイオード150のツェナー電圧(例えば、15V)より大きくなるのが防止される。
第3の相違点は、コンパレータ53の入力端子の接続を入れ換えた点である。即ち、反転入力端子を直流電源54に接続し、非反転入力端子をツェナーダイオード52と抵抗50との接続点に接続している。
第4の相違点は、FET60としてP型MOSFETを用いたことに伴い、図1のチャージポンプ回路13を削除した点である。
第5の相違点は、ダイオード46のアノードの接続先がV1ラインからV2ラインに変更されている点である。
その他は図1と同じである。本実施形態では、V1はFET60のソース電圧であり、V2はドレイン電圧である。
また、FET60のソースが、本発明の「FETの直流電源側の端子」に対応し、FET60のドレインが、本発明の「FETの負荷側の端子」に対応する、
FET48のゲート電圧は、VGよりダイオード45の順方向電圧(0.6V)だけ低い電圧となる。一方、[VG>V2]であるから、ダイオード46が逆バイアスされて抵抗47に電位差が発生せず、FET48はオフしている。これにより、コンパレータ53の出力はLとなる。
駆動回路14のFET142がオン(141がオフ)すると、FET60のゲートが抵抗15を介して接地され、ゲート電圧VGは、ソース電圧V1より低い電圧(例えば、15V低い電圧)に向かって低下して行く。(V1−VG)がFET60のスレッショルド電圧を超えたところでFET60がオンし、ドレイン電圧V2が上昇する。
V2が上昇してV1に近づくと、[VG<V2]となり、FET48のゲートに、ドレイン電圧V2を抵抗47、49で分圧した電圧が印加されるので、FET48はオンする。これにより、コンパレータ53の出力がHとなる。以後の動作は、第1の実施形態と同様である。
図3は、本発明の過電流保護電源装置の第3の実施形態を示す図である。図1の構成要素と同じ構成要素には、同じ符号を付している。
第1の実施形態では、ドレイン・ソース間電圧検出回路2やドレイン・ソース間電圧検出開始回路4の正極端子及び負極端子は、電力供給回路6の正極端子及び負極端子に接続されている。このため、ドレイン・ソース間電圧検出回路2やドレイン・ソース間電圧検出開始回路4を構成するFETとして、耐圧(ドレイン・ソース間絶対最大定格電圧)が電力供給回路6の電源電圧より大きいものを用いる必要がある。例えば、直流電源63の電圧が500Vである場合には、耐圧が500V以上のFETを使用する必要がある。しかしながら、このようなFETは、大きい形状を有しているため、回路をIC化する際にチップ面積(チップサイズ)が大きくなる。この場合、FETの寄生容量が増大して応答性が低下すると共に、コストが高くなる。
第3の実施形態では、電力供給回路6の電源電圧より低い定電圧を供給する定電圧回路9を設けている。これにより、ドレイン・ソース間電圧検出回路2やドレイン・ソース間電圧検出開始回路4で使用するFETとして耐圧が小さいFETを使用することができる。
そして、ツェナーダイオード90の両端間に生ずるツェナー電圧が、ドレイン・ソース間電圧検出回路2やドレイン・ソース間電圧検出開始回路4へ印加される。ドレイン・ソース間電圧検出回路2やドレイン・ソース間電圧検出開始回路4の負極端子ライン152は、ツェナーダイオード90と抵抗92との接続点に接続されている。
過電流保護動作は、第1および第2の実施形態と同様である。
また、フォトカプラ151は、スイッチ部10と制御回路16とを電気的に切離すためのものであり、必要に応じて設けられる。
また、図3では、FET60としてN型MOSFETを用いたが、P型MOSFETを用いた場合も同様に構成することができる。
図4は、本発明の過電流保護電源装置の第4の実施形態を示す図である。図3の構成要素と同じ構成要素には、同じ符号を付している。
本実施の形態のドレイン・ソース間電圧検出回路2は、図3に示した第3の実施の形態のものと以下の点で相違している。
(1)2つの抵抗31、32を廃し、1つの抵抗35を用いた。
(2)コンパレータ34を廃した。
(3)コンパレータ33の出力を処理するDフリップフロップ122、123を設けた。
(4)検出電圧引下回路120を構成する定電流回路の並列数を増やした。
コンパレータ33は、VXとVYを比較するためのものであり、反転入力端子にVXが入力され、非反転入力端子にVYが入力される。コンパレータ33の出力端子は、Dフリップフロップ122、123のクロック端子CLKに接続されると共に、第1過電流保護信号生成回路7のAND回路75の入力端子と接続されている。
Dフリップフロップ122のD端子には、負極が負極端子ライン152に接続された直流電源121の正極が接続される。Dフリップフロップ122のQ出力端子は、Dフリップフロップ123のD端子に接続されると共に、FET38のゲートに接続されている。Dフリップフロップ123のQ出力端子は、FET39のゲートと接続されていると共に、AND回路76の入力端子に接続されている。
(1)AND回路74を廃し、2つのAND回路75,76を設けた。
(2)タイマー73の出力端子を、Dフリップフロップ122、123のリセット端子Rバーにも接続した。
AND回路76には、Dフリップフロップ123のQ出力端子の出力とコンパレータ53の出力が入力される。AND回路76の出力は、Dフリップフロップ80のクロック端子CLKに入力される。
([VG<V1]である時)
FET60がオフのときや、オンしてもまだ[VG<V1]であるときは、コンパレータ53の出力はLである。これにより、タイマー73の出力がLであり、FET22がオフしている。また,Dフリップフロップ122、123がリセットされ、FET38、39がオフしている。また,I1、I2は流れているが、FET40がオフしているのでI3〜I7は流れていない。
[VG>V1]となると、コンパレータ53の出力がHとなり、FET40がオンする。これにより、電流I4が流れ、「Iモード」となる。
また、[VG>V1]となった直後のVDSは、飽和前の大きな値となり、VDSAより大きい。このため、[VY>VX]となり、コンパレータ33の出力はHとなる。
コンパレータ53および33の出力がHとなることにより、AND回路75の出力,タイマー73の出力及びAND回路86の出力がHとなり、カウンタ部82、83及び時計回路85のリセットが解除される。これにより、時計回路85は、クロックをAND回路84とカウンタ部82に出力する。
また、タイマー73の出力がHとなることにより、「Tモード」となるとともに,Dフリップフロップ122及び123のリセットが解除される。「Tモード」になると、FET22がオンして電流I5が流れ始める。これにより、電流I1,I4,I5が流れ、電流I6,I7が流れないという状態になる。この状態により、Tモードの閾値VDSCが設定される。
なお、電流I5が流れ始めると、その分電流I3が減少するため、VYが引き下げられる。これにより、[VY<VX]となり、コンパレータ33の出力がLに戻る。
Dフリップフロップ122のQバー出力はHのままであるため、AND回路84は、時計回路85から入力されたクロックをカウンタ部83に出力し、カウンタ部83は、入力されるクロックをカウントする。
ID(VDS)の増大によりVYが増大し、[VY>VX]([VDS>VDSC])となると、コンパレータ33の出力がHとなる。これにより、Dフリップフロップ122のQバー出力がLとなり、Q出力がHとなる。
Dフリップフロップ122のQバー出力がLとなると、AND回路84の出力がLとなり、カウンタ部83のカウントが停止する。この時、カウンタ部83は、それまでのカウント値にクロックの周期TCを乗じた値をtCとし、カウンタ部82へ出力する。カウンタ部82は、受け取ったtCに基づいて変化率検出時間T82を設定し、変化率検出時間T82が経過するまでQバー出力をHとする。
なお、電流I6が流れ始めると、その分電流I3が減少するため、VYが引き下げられ、[VY<VX]となってコンパレータ33の出力がLに戻る。
ID(VDS)の増大によりVYが増大し、[VY>VX]([VDS>VDSB])となると、コンパレータ33の出力がHとなる。これにより、Dフリップフロップ123のQバー出力がLとなり、Q出力がHとなる。
Dフリップフロップ123のQ出力がHとなると、AND回路76の出力がHとなると共に、FET39がオンする。
AND回路76の出力Hは、Dフリップフロップ80のクロック入力端子CLKに入力される。Dフリップフロップ80のリセット端子Rバーには、増加率検出時間T82が経過するまでカウンタ部82からHが入力されている。この増加率検出時間T82内にクロック入力端子CLKにHが入力された場合には、Dフリップフロップ80のQ出力端子がHとなる。この出力Hは、OR回路17を介して制御回路16に入力される。増加率検出時間T82経過後にクロック入力端子CLKにHが入力された場合には、Dフリップフロップ80のQ出力端子はLのままである。
なお、電流I7が流れ始めると、その分電流I3が減少するため、VYが引き下げられ、[VY<VX]となってコンパレータ33の出力がLに戻る。
ID(VDS)の増大によりVYが増大し、[VY>VX]([VDS>VDSD])となると、コンパレータ33の出力がHとなる。これにより、AND回路75の出力がHとなる。AND回路75の出力Hは、AND回路72の一方の入力端子に入力されると共に、タイマー73に入力される。この場合、VYの引き下げ(低減)のため引出電流の追加が行われないから、コンパレータ33の出力はHを維持し、AND回路75および72の出力はHの状態を維持する。
AND回路72の出力Hは、ディジタルフィルター71に入力される。そして、AND回路72の出力Hが所定時間維持されると、ディジタルフィルター71の出力がHとなり、制御回路16に過電流保護信号が入力される。
本実施形態では、[VY=VX]となってコンパレータ33の出力がHとなる時点の直前では、VY、VXを発生させるFET26、28の電流は等しくなっており、FET26、28のソース間に電位差はない。これにより、基準値を設定するに際し、(12)式中のRON1の影響を受けることがなくなるため、基準値の設定精度が良くなる。
図1〜3に示されている第1〜3の実施形態では、VX、VX1を、抵抗31、32を用いて設定したが、本実施形態では、接続点cから定電流を引き出す定電流回路を増やし、引き出し電流値を変えることによって設定している。このため、過電流保護電源装置をIC化する場合に、電流値をトリミングすることによって閾値を変更することができる。
ドレイン・ソース間電圧検出回路2の対称性が向上するため、高周波電磁波や高周波ノイズに対する耐性が向上する。
コンパレータの数を減少させ、減少した分をディジタル回路で補うようにしたので、チップ面積を小さくすることができる。
図8は、本発明の過電流保護電源装置の第5の実施形態を示す図である。図3、図4の構成要素と同じ構成要素には、同じ符号を付している。
なお、図8では、FET60としてN型MOSFETを用いた場合を示しているが、P型MOSFETを用いることもできる。この場合、必要に応じて他のFETの型も変更することができる。
ドレイン・ソース間電圧検出回路2の構成の変更内容は、以下のとおりである。
図4のドレイン・ソース間電圧検出回路2から、直流電源121、Dフリップフロップ122、123を除去した。
検出電圧引下回路120の代わりに、ドレイン・ソース間電圧閾値設定回路124を用いた。
d点と接地との間に、FET93のソース、ドレインと抵抗95が直列に接続されている。また、d点と負極端子ライン152との間に、FET93とカレントミラー接続されたFET94のソース、ドレインとFET96のドレイン、ソースが直列に接続されている。
FET97と98は、FET96とカレントミラー接続されている。FET97のドレインは、FET26のソース(c点)に接続され、ソースは、負極端子ライン152に接続されている。FET98のドレインは、FET26のソース(c点)に接続され、ソースは、FET39のドレインに接続されている。FET39のソースは、負極端子ライン152に接続されている。FET39のゲートは、タイマー73の出力端子に接続されている。
([VG<V1]である時]
FET60がオフの時や、オンしてもまだ[VG<V1]である時には、コンパレータ53の出力はLであり、FET40はオフとなっている。
また、コンパレータ53の出力がLであるため、AND回路75の出力及びタイマー73の出力がLであり、FET39はオフである(「Iモード」)。
[VG>V1]となると、コンパレータ53の出力がHとなる。これにより、FET40がオンとなって、電流I3、I4およびI8が流れ始める。この時、VDSは飽和前の大きな値となっており、閾値VDSAより大きい。このため、抵抗29を流れる電流I3は、抵抗35を流れる電流I2より大きい([I3>I2])。したがって、[VY>VX]となり、コンパレータ33の出力がHとなる。これにより、コンパレータ33、53の出力が共にHとなるため、AND回路75の出力がHとなり、タイマー73の出力がHとなる。タイマー73の出力がHとなると、FET39がオンする(「Tモード」)。
FET39がオンすることによって電流I7が流れ始めると、c点から引き出される電流は(I4+I7)となる。これにより、閾値[VDSD=R23(I4+I7)]が設定される。電流I4、I7は電流I8に比例している。FET93のスレッショルド電圧をVth、抵抗95の抵抗値をR95とすると、[I8=(V1−Vth)/R95]となる。[V1≫Vth]であるから、I8は、V1にほぼ比例するといえる。すなわち、電流I4、I7は、電圧V1に連動(ほぼ比例)して変わる。したがって、閾値VDSDも、電圧V1に連動(ほぼ比例)して変わる。
本明細書では、「連動する」という記載は、「比例する」あるいは「ほぼ比例する」ことを表している。
なお、電流I7が流れ始めると、その分だけ電流I3が減少するため、[I3<I2]となる。このため、[VY<VX]となってコンパレータ33の出力がLに戻る。
IDが増大してVDSが「Iモード」の閾値VDSAより大きくなり、[VX<VY]となると、コンパレータ33の出力がHとなって、AND回路75の出力がHとなる。これにより、タイマー設定時間TSの間タイマー73の出力がHとなり、FET39がオンする(「Tモード」)。
「Tモード」となって電流I7が流れ始めることにより電流I3(VY)が減少し、[VX>VY]となってコンパレータ33の出力がLに戻る。タイマー73の出力Hは、タイマー設定時間TSの間維持される。
小過電流が流れる場合には、VYが引き下げられたTモードとなった後、[VX>VY]の状態がタイマー設定時間TS維持される。このため、タイマー設定時間TSが経過した後、タイマー73の出力が「L」に戻り、FET39がオフしてVYの引き下げが停止される(「Iモード」)。カウンタ部70は、タイマー73の出力がHになる毎(「Tモード」になる毎)にカウント値をカウントアップする。
小電流が流れた場合の動作は、第1〜4の実施形態と同様である。
大過電流が流れる場合には、Tモードになった後もVDSが増大し続けるため、引き下げられた検出電圧VYは直ぐに増大する。そして、タイマー設定時間TSが経過する前に、VDSがVDSBまで上昇し、[VX<VY]となってコンパレータ33の出力がHとなる。これにより、AND回路72の出力Hがディジタルフィルター71に入力される。
大電流が流れた場合の動作は、第1〜4の実施形態と同様である。
通常、FET60がオンした時には、電力供給回路6に突入電流が流れる。従って、突入電流が流れた場合には過電流保護動作を行わないように構成する必要がある。言い換えれば、曲線1は、突入電流がゼロから飽和する迄の範囲内で曲線2を上回っている必要がある。曲線2が、どこかで曲線1と交差し、曲線1(閾値)を上回ると、そこで過電流であることが検出され、過電流保護動作が開始されてしまう。
閾値VDSAまたはVDSDは、c点から引出された電流により抵抗23(R23)に発生する電圧降下として設定される。従って、引出し電流がI4だけのときは[VDSA=R23・I4]であり、引出し電流が(I4+I7)のときは(25)式で表される。
VDSD=R23(I4+I7) (25)式
(I4+I7)=K1・V1 (26)式
(25)式と(26)式より、(27)式を得ることができる。
VDSD=R23・K1・V1 (27)式
飽和時のVDSDは、(27)式のV1に飽和時のV1を代入することによって得ることができる。飽和時のV1は、FET60のオン抵抗RONを無視すると、電源電圧VBを回路内の抵抗成分R61、R66により分圧した一定値として求められる。この飽和時のV1は、[V1=VB・R66/(R61+R66)]である。
従って、飽和時のVDSDは、(28)式により表される。
VDSD=R23・K1・VB・R66/(R61+R66) (28)式
突入電流IDの増加率は、当初は大きく、次第に小さくなるというように単調に変化する。このため、V1は、小さな値から次第に大きくなり、飽和時には一定値となるというように単調に増加する。従って、V1に連動して設定されるVDSDも、単調に増加する。
VDS=RON・ID (29)式
突入電流IDの飽和値は、(30)式で表される。
ID=VB/(R61+R66) (30)式
従って、飽和時のVDSは、(31)式で表される。
VDS=RON・ID
=RON・VB/(R61+R66) (31)式
先ず、最大値となる飽和時において、[VDSD>VDS]となるように設定することを考える。
(28)式と(31)式を用いて[VDSD>VDS]の演算を行うと、(32)式が得られる。
R23・K1・R66>RON (32)式。
(32)式を変形すると(33)式が得られる。
K1>RON/(R23・R66) (33)式
すなわち、突入電流IDが飽和するとV1も飽和し、突入電流IDに比例するVDSも飽和し、V1に比例するVDSDも飽和する。この時に、VDSの飽和値よりVDSDの飽和値が大きくなるようにするには、K1を、(33)式を満たす値に設定すればよいことが分かる。
従って、(34)式が成り立つ。
V1≧R66・ID (34)式
(27)式と(34)式とにより、(35)式が成り立つ。
VDSD=R23・K1・V1≧R23・K1・R66・ID (35)式
(32)式を考慮すると、(36)式を得ることができる。
VDSD>RON・ID (36)式
この時の電流IDは、突入電流のゼロから飽和値までを表し、右辺の値(RON・ID)は、VDSを表している。
従って、(36)式は、突入電流のゼロから飽和値に至るまで、[VDSD>VDS]であることを示している。それゆえ、K1を、(33)式を満たす値に設定すれば、突入電流が流れた場合には、過電流保護動作は行われない。
飽和時のVDS=RON・ID=RON・VB/(R61+RX)
飽和時のVDSDK1=R23・K1・V1
=R23・K1・VB・RX/(R61+RX)
飽和時のVDS=飽和時のVDSDK1であるから、RON、RXは、(37)式で表される。
RON=R23・K1・RX
RX=RON/(R23・K1) (37)
FET60のソースと接地との間の抵抗値がRXより小さいときは、過電流が飽和したときに[VDS>VDSD]となり、FET60が遮断される。
一方、FET60のソースと接地との間の抵抗値がRXより大きいときは、過電流IDがゼロから飽和に至るまでの間で[VDS<VDSD]となり、小過電流保護のメカニズム(図8のカウンタ部70の出力がHになる)が働くまでFET60は遮断されない。
RX=R66・R67/(R66+R67)
負荷66に突入電流IDが流れるときは、R66は、小さな値となるが、負荷66に定常負荷電流が流れているときは、R66は、R67に比べて大きな値となり、RX≒R67となる。
ここで注目すべきは、K1が決まるとそれに対応してRXが決まり、FET60のソースと接地との間の抵抗がRXより小さくなると、そのとき流れる過電流は、FET60のソースから接地抵抗67までの経路長および負荷までの経路長の如何に関わらず、飽和する前に全て遮断されることである。
FET60のソースと接地間の抵抗値がRXとなる時のFET60のドレイン電流をVDS変換した曲線は、図9(1)において、曲線1と2との中間に位置することになり、飽和時にはVDSDK1の曲線(図示せず)と一致することになる。
(1)FET60を流れる電流はFET60と接地(GND)間の抵抗に依存する。
(2)各電流に対して、過電流と判定する電流範囲内の下限値を設定し、そのときのFET60〜接地間の抵抗値RXを求める。
(3)RXに対して、[K1=RON/(R23・RX)]を満足するK1を求める。そして、求めたK1を用いて、VDS(大きさ)を判定する閾値VDSD[VDSD=K1・R23・V1]を設定する。すなわち、閾値VDSDは、V1に連動して変化する(この場合は、比例定数(K1・R23)に比例する)。
(4)このようにVDSDを設定すると、FET60〜接地間の抵抗値に依存して流れる電流のうち、過電流と判定する電流範囲内の下限値となる過電流(このときのFET60〜接地間の抵抗値はRXである)が流れて飽和したときには、VDSがVDSDと一致[VDS=VDSD]する。一方、FET60〜接地間の抵抗値がRXより小さい場合の過電流(下限値を上回る値を有する過電流)が流れて飽和したときには、[VDS>VDSD]となる。従って、VDSを閾値VDSDと比較することによって、FET60〜接地間の抵抗値がRXまたはそれ以下となる過電流を検出することが出来る。
(5)過電流と判定する範囲が変わり、FET60〜接地間の抵抗値RXが変化する場合には、それに応じてK1を変化させ、閾値(例えば、VDSA、VDSD等)を設定する。
(6)ここで、K1は、RXを用いて、式[K1=RON/(R23・RX)]((37)式参照)により決定される。この式は、RONを含んでいる。RONは、FET60のチャンネル温度に応じて変化する。このため、FET60のチャンネル温度が変化すると、RONが変化し、K1は定数にならない。一方、K1は、図8の抵抗95の値R95を用いて設定するため、RONの変化に追随できない。より確実に過電流保護を行うためには、FET60のチャンネル温度の変化を考慮する必要がある。
一つの対応策として、(RON/RX)が一定になるようにRXを設定する方法が考えられる。例えば、FET60の動作周囲温度の上限温度(例えば、125℃)の時のオン抵抗RON125を用いてK1を設定する。そして、FETの動作周囲温度が上限温度より低くなってRONがRON125より小さくなった場合は、RXも比例して小さくし、過電流と判定する電流範囲内の下限値をRONに反比例して大きくするように構成する。即ち、過電流と判定する電流範囲内の下限値よりRONの減少分に対応する値だけ大きい電流値を有する電流が流れた場合の飽和時に、VDSがVDSDと一致[VDS=VDSD]するように構成する。なお、K1を設定する際のFET60の動作周囲温度としては、FET60の動作が許容される温度範囲内の適宜の温度を選択することができる。
しかしながら、FET60〜接地間の抵抗の抵抗値が同じであっても、これらの抵抗を流れる電流は、直流電源の電圧、直流電源の内部抵抗、電源線の抵抗等の電源側の状態に依存して変化する。これに対して、過電流の発生原因となるFET60〜接地間の抵抗値は、電流のように電源側の状態によって変化することはない。従って、後者は、得られる結果は前者と等価であるが、過電流を検出する方法として、電流値を検出する方法ではなく、FET60〜接地間の抵抗値を検出する方法を用いているというのが適切である。
曲線3Aは、第1の接地事故により過電流が流れた時におけるFET60のドレイン・ソース間電圧VDSを示している(電流IDが大きいと、FET60での電圧降下であるVDSも大きい)。曲線4Aは、第1の接地事故により過電流が流れた時における閾値VDSDを示している。
図8では、電力供給回路6内のP点で接地事故が発生したものとしているが、接地事故により流れる過電流の大きさ(到達電流値あるいは飽和値:これが大きいほど増加率も大きい)は、接地箇所や接地抵抗67の値等によって異なる。
また、既に述べたように、過電流の到達電流値が大きいほど電圧V1の飽和値が小さくなり、V1に連動するVDSDも小さくなる。従って、過電流の到達電流値が大きい場合のVDSD(曲線4B)の方が、過電流の到達電流値が小さい場合のVDSD(曲線4A)より小さい(曲線4Bが曲線4Aの下側に位置している)。
過電流IDはゼロからスタートするから、VDS(=RON・ID)の初期値はゼロである。V1の初期値は、FET60から接地箇所P点までの経路長がゼロという特殊な場合を除くと、経路長に付随するインダクタンスに増加状態の電流が流れて逆起電力が発生するので、ゼロではない。従って、V1に連動して定められるVDSDの初期値もゼロではない。
その時点は、曲線3Aと曲線4Aとが交差する交点C1の時点t1である。この時、[VDS=VDSD]となるため、コンパレータ33の出力がHとなり、前記したような動作を経てディジタルフィルター71の出力がHとなる。これにより、FET60がオフされ、過電流保護が行われる。
時点t1とt2とを比べると、時点t2の方が早い。その理由は、曲線3Bと曲線4Bとの交点C2が、増加率が曲線3Aより大きい(3Aより上側に位置する)曲線3Bと、閾値VDSDが曲線4Aより小さい(4Aより下側に位置する)曲線4Bとの交点であるため、曲線3Aと曲線4Aとの交点C1より早い時点で発生する(交点C1より左側に位置する)からである。
請求項には、電源投入時の誤動作を防止するためのドレイン・ソース間電圧検出開始回路を備える過電流保護電源装置を記載したが、本発明は、ドレイン・ソース間電圧検出開始回路を備えていない過電流保護電源装置として構成することもできる。
パワースイッチング素子としては、MOSFETに限定されず、種々の構成のFETを用いることができる。
[VDSが閾値(例えば、VDSA、VDSB、VDSC、VDSD)より大きくなった場合]([VDS>閾値])という条件としては、[VDSが閾値以上となった場合]([VDS≧閾値])という条件を用いることもできる。
本発明の過電流保護電源装置は、高電圧の直流電源から負荷に電力を供給する際に好適に用いられるが、種々の電圧の直流電源から負荷に供給する際に用いることができる。
電力供給回路、ドレイン・ソース間電圧検出回路、ドレイン・ソース電圧検出開始回路、第1過電流保護信号生成回路、第2過電流保護信号生成回路としては、本発明の要旨を変更しない範囲内で種々の構成のものを用いることができる。
実施の形態では、ドレイン・ソース間電圧に対する異なる閾値を設定するために、検出電圧(検出信号)の大きさを引き下げる(低下させる)引下回路を投入/切り離し可能に設けたが、基準電圧(基準信号)の大きさ(基準値)を引き上げる(増加させる)引上回路を投入/切り離し可能に設けることもできる。
実施の形態で説明した各構成は、単独で用いることもできるし、適宜選択した複数の構成を組み合わせて用いることもできる。
「直流電源からFETを介して負荷に電力を供給する電力供給回路と、前記FETを制御する制御回路を備え、前記制御回路は、前記FETをオフすることによって前記電力供給回路を過電流から保護する過電流保護電源装置であって、
前記FETにドレイン電流が流れることによってドレイン・ソース間に発生するドレイン・ソース間電圧を検出するドレイン・ソース間電圧検出回路と、
前記FETをオンさせるときに、前記ドレイン・ソース間電圧検出回路によるドレイン・ソース間電圧の検出動作を、前記FETが、ドレイン電流の増大に応じてドレイン・ソース間電圧が増大する状態になってから開始させるドレイン・ソース間電圧検出開始回路と、
前記ドレイン・ソース間電圧に基づいて第1過電流保護信号を出力する第1過電流保護信号生成回路を備え、
前記制御回路は、前記第1過電流保護信号生成回路から前記第1過電流保護信号が出力されたことにより前記FETをオフするように構成されており、
前記ドレイン・ソース間電圧検出回路は、閾値を用いた大きさ判定によって前記ドレイン・ソース間電圧を検出するように構成されており、前記閾値を前記FETの直流電源側の電極の電位に連動させ、前記閾値と前記FETの直流電源側の電極の電位との連動関係を、前記FETと接地間の抵抗値が、過電流として判別される電流値範囲に対応する抵抗値範囲のうちの上限の抵抗値である場合における電流の飽和時に、ドレイン・ソース間電圧が前記FETの動作周囲温度が所定温度である場合の前記FETのオン抵抗のときに前記閾値に等しくなり、前記上限の抵抗値以下の抵抗値である場合における電流の飽和時に、ドレイン・ソース間電圧が前記閾値より大きくなるように設定し、前記FETの動作周囲温度が前記所定温度より低下して前記オン抵抗が減少したときには、過電流として判別される電流値範囲に対応する抵抗値範囲のうちの上限の抵抗値を前記オン抵抗の減少分だけ下回る抵抗値に電流が流れた場合の飽和時におけるドレイン・ソース間電圧が前記閾値と等しくなり、前記FETの動作周囲温度が前記所定温度より上昇して前記オン抵抗が増加したときには、過電流として判別される電流値範囲に対応する抵抗値範囲のうちの上限の抵抗値を前記オン抵抗の増加分だけ上回る抵抗値に電流が流れた場合の飽和時におけるドレイン・ソース間電圧が前記閾値と等しくなるように設定したことを特徴とする過電流保護装置。」として構成することができる。
「所定温度」としては、例えば、FETの許容動作周囲温度の上限温度、上限温度と下限温度の範囲内の任意の温度等を設定することができる。
Claims (8)
- 直流電源からFETを介して負荷に電力を供給する電力供給回路と、前記FETを制御する制御回路を備え、前記制御回路は、前記FETをオフすることによって前記電力供給回路を過電流から保護する過電流保護電源装置であって、
前記FETにドレイン電流が流れることによってドレイン・ソース間に発生するドレイン・ソース間電圧を検出するドレイン・ソース間電圧検出回路と、
前記FETをオンさせるときに、前記ドレイン・ソース間電圧検出回路によるドレイン・ソース間電圧の検出動作を、前記FETが、ドレイン電流の増大に応じてドレイン・ソース間電圧が増大する状態になってから開始させるドレイン・ソース間電圧検出開始回路と、
前記ドレイン・ソース間電圧に基づいて第1過電流保護信号を出力する第1過電流保護信号生成回路と、
前記ドレイン・ソース間電圧の増加率に基づいて第2過電流保護信号を出力する第2過電流保護信号生成回路を備え、
前記制御回路は、前記第1過電流保護信号生成回路から前記第1過電流保護信号が出力されたことによりあるいは前記第2過電流保護信号生成回路から前記第2過電流保護信号が出力されたことにより前記FETをオフするように構成されていることを特徴とする過電流保護電源装置。 - 直流電源からFETを介して負荷に電力を供給する電力供給回路と、前記FETを制御する制御回路を備え、前記制御回路は、前記FETをオフすることによって前記電力供給回路を過電流から保護する過電流保護電源装置であって、
前記FETにドレイン電流が流れることによってドレイン・ソース間に発生するドレイン・ソース間電圧を検出するドレイン・ソース間電圧検出回路と、
前記FETをオンさせるときに、前記ドレイン・ソース間電圧検出回路によるドレイン・ソース間電圧の検出動作を、前記FETが、ドレイン電流の増大に応じてドレイン・ソース間電圧が増大する状態になってから開始させるドレイン・ソース間電圧検出開始回路と、
前記ドレイン・ソース間電圧に基づいて第1過電流保護信号を出力する第1過電流保護信号生成回路を備え、
前記制御回路は、前記第1過電流保護信号生成回路から前記第1過電流保護信号が出力されたことにより前記FETをオフするように構成されており、
前記ドレイン・ソース間電圧検出回路は、閾値を用いた大きさ判定によって前記ドレイン・ソース間電圧を検出するように構成されており、前記閾値を前記FETの直流電源側の電極の電位に連動させ、前記閾値と前記FETの直流電源側の電極の電位との連動関係を、前記FETと接地間の抵抗値が、過電流として判別される電流値範囲に対応する抵抗値範囲のうちの上限の抵抗値である場合における電流の飽和時に、ドレイン・ソース間電圧が前記閾値に等しくなり、前記上限の抵抗値以下の抵抗値である場合における電流の飽和時に、ドレイン・ソース間電圧が前記閾値より大きくなるように設定することを特徴とする過電流保護装置。 - 請求項1または2に記載の過電流保護電源装置であって、
前記第1過電流保護信号生成回路は、前記FETのドレイン・ソース間電圧が第1の閾値より大きくなると、タイマー設定時間の間タイマー信号を出力するタイマーを有し、前記タイマー設定時間内に、前記ドレイン・ソース間電圧が第2の閾値(第2の閾値>第1の閾値)より大きい状態が一定時間継続した場合、または、前記タイマー信号が出力された回数が所定回数に達した場合に前記第1過電流保護信号を出力するように構成されていることを特徴とする過電流保護電源装置。 - 請求項1に記載の過電流保護電源装置であって、
前記第2過電流保護信号生成回路は、前記ドレイン・ソース間電圧が第1の閾値より大きくなってから前記ドレイン・ソース間電圧が第3の閾値(第3の閾値>第1の閾値)より大きくなるまでの時間を計測するとともに、当該計測した時間に基づいて当該計測した時間より長い基準時間を設定し、前記ドレイン・ソース間電圧が前記第1の閾値より大きくなってから前記基準時間が経過するまでの間に前記ドレイン・ソース間電圧が第4の閾値(第4の閾値>第3の閾値)より大きくなることにより前記第2過電流保護信号を出力するように構成されていることを特徴とする過電流保護電源装置。 - 請求項1ないし4のうちのいずれか1項に記載の過電流保護電源装置であって、
前記ドレイン・ソース間電圧検出回路は、第1のソースフォロア回路と、第2のソースフォロア回路と、閾値設定回路と、比較回路を有し、
前記第1のソースフォロア回路は、ソースが第1の抵抗を介して前記FETの負荷側の電極に接続され、ゲートに共通ゲート電位が印加される第1のP型MOSFETを有し、
前記第2のソースフォロア回路は、ソースが前記第1の抵抗の抵抗値と等しい抵抗値を有する第2の抵抗を介して前記FETの直流電源側の電極に接続され、ゲートに前記共通ゲート電位が印加される第2のP型MOSFETを有し、前記第2のP型MOSFETのドレイン電流が、前記FETのドレイン・ソース間電圧からその時点で使用される閾値を差し引いた値に対応する値の電流となるように構成されており、
前記閾値設定回路は、前記FETの直流電源側の電位に連動する電流を前記第2のP型MOSFETのソースから引き出すことによって前記第2のP型MOSFETのドレイン電流を変更可能に構成されており、
前記比較回路は、前記第2のP型MOSFETのドレイン電流が前記第1のP型MOSFETのドレイン電流より大きくなることを検出するように構成されていることを特徴とする過電流保護電源装置。 - 請求項1ないし5のうちのいずれか1項に記載の過電流保護電源装置であって、
前記FETとして、N型MOSFETが用いられており、
前記ドレイン・ソース間電圧検出開始回路は、前記N型MOSFETのゲート電位がドレイン電位より大きくなったことにより前記ドレイン・ソース間電圧検出回路による検出動作を開始させることを特徴とする過電流保護電源装置。 - 請求項1ないし5のうちのいずれか1項に記載の過電流保護電源装置であって、
前記FETとして、P型MOSFETが用いられており、
前記ドレイン・ソース間電圧検出開始回路は、前記P型MOSFETのゲート電位がドレイン電位より小さくなったことにより前記ドレイン・ソース間電圧検出回路による検出動作を開始させることを特徴とする過電流保護電源装置。 - 請求項1ないし7のうちのいずれか1項に記載の過電流保護電源装置であって、
前記ドレイン・ソース間電圧検出回路および前記ドレイン・ソース間電圧検出開始回路に印加する電圧を前記直流電源の電圧より低い定電圧に保持する定電圧回路を備えていることを特徴とする過電流保護電源装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2014513401A JP6164429B2 (ja) | 2012-05-01 | 2013-04-30 | 過電流保護電源装置 |
Applications Claiming Priority (6)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2012104973 | 2012-05-01 | ||
JP2012104973 | 2012-05-01 | ||
JP2013044793 | 2013-03-06 | ||
JP2013044793 | 2013-03-06 | ||
PCT/JP2013/062661 WO2013165004A1 (ja) | 2012-05-01 | 2013-04-30 | 過電流保護電源装置 |
JP2014513401A JP6164429B2 (ja) | 2012-05-01 | 2013-04-30 | 過電流保護電源装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPWO2013165004A1 JPWO2013165004A1 (ja) | 2015-12-24 |
JP6164429B2 true JP6164429B2 (ja) | 2017-07-19 |
Family
ID=49514403
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2014513401A Active JP6164429B2 (ja) | 2012-05-01 | 2013-04-30 | 過電流保護電源装置 |
Country Status (5)
Country | Link |
---|---|
US (1) | US9705394B2 (ja) |
EP (1) | EP2846464B1 (ja) |
JP (1) | JP6164429B2 (ja) |
CN (1) | CN104272594B (ja) |
WO (1) | WO2013165004A1 (ja) |
Families Citing this family (18)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE102014012828A1 (de) * | 2014-08-28 | 2016-03-03 | Ellenberger & Poensgen Gmbh | Elektronischer Schutzschalter |
US9559682B2 (en) * | 2015-01-12 | 2017-01-31 | Infineon Technologies Ag | Protected switching element |
US10312804B2 (en) | 2016-02-05 | 2019-06-04 | Shunzou Ohshima | Power supply apparatus with power factor correction using fixed on and off periods |
DE102016203421A1 (de) * | 2016-03-02 | 2017-09-07 | Robert Bosch Gmbh | Verfahren und Anordnung zum Überstromschutz eines elektronischen Schalters |
US10094863B2 (en) * | 2016-03-02 | 2018-10-09 | Texas Instruments Incorporated | High-resolution power electronics measurements |
CN105811359B (zh) * | 2016-04-22 | 2018-03-06 | 浙江科能达电气有限公司 | 一种智能控制器 |
JP6708003B2 (ja) * | 2016-06-16 | 2020-06-10 | 株式会社オートネットワーク技術研究所 | 給電制御装置 |
JP6820171B2 (ja) * | 2016-09-15 | 2021-01-27 | ローム株式会社 | D級アンプ回路、その制御方法、オーディオ出力装置、電子機器 |
JP6601372B2 (ja) * | 2016-11-25 | 2019-11-06 | 株式会社デンソー | ゲート駆動装置 |
US10263412B2 (en) * | 2016-12-22 | 2019-04-16 | Infineon Technologies Austria Ag | System and method for desaturation detection |
US10432175B2 (en) * | 2018-01-10 | 2019-10-01 | Texas Instruments Incorporated | Low quiescent current load switch |
DE102019119972B3 (de) * | 2019-07-24 | 2021-01-21 | Infineon Technologies Ag | Intelligenter elektronischer schalter |
WO2022000250A1 (zh) * | 2020-06-30 | 2022-01-06 | 华为技术有限公司 | 一种电压调节装置和过流保护的方法 |
CN111884639B (zh) * | 2020-08-10 | 2023-11-03 | 上海川土微电子有限公司 | 一种rs-485芯片驱动器的反向电压保护电路 |
DE102020122571B4 (de) | 2020-08-28 | 2023-03-30 | Infineon Technologies Ag | Intelligenter elektronischer schalter |
DE102020123149A1 (de) | 2020-09-04 | 2022-03-10 | Infineon Technologies Ag | Ansteuerschaltung für elektronischen schalter |
CN112350268B (zh) * | 2020-09-25 | 2022-12-23 | 北京智科车联科技有限公司 | 车辆电源控制装置及车辆 |
CN113978256B (zh) * | 2021-11-10 | 2023-10-20 | 华人运通(江苏)技术有限公司 | 一种电动汽车双dcdc的控制方法、装置、设备及存储介质 |
Family Cites Families (48)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4430608A (en) | 1981-12-22 | 1984-02-07 | Hughes Aircraft Company | Base drive circuit |
US4890009A (en) | 1987-04-30 | 1989-12-26 | Hitachi, Ltd. | Monolithic integrated circuit device |
GB2207315B (en) | 1987-06-08 | 1991-08-07 | Philips Electronic Associated | High voltage semiconductor with integrated low voltage circuitry |
US4937697A (en) | 1989-05-22 | 1990-06-26 | Motorola, Inc. | Semiconductor device protection circuit |
US5783915A (en) | 1995-01-20 | 1998-07-21 | Matsushita Electric Industrial Co., Ltd. | Linear actuating apparatus |
CN1080941C (zh) | 1996-08-29 | 2002-03-13 | 罗姆股份有限公司 | 供电装置 |
IT1286047B1 (it) | 1996-10-25 | 1998-07-07 | Abb Research Ltd | Sistema di distribuzione dell'energia elettrica con interruttori automatici di protezione e relativo procedimento |
US5998981A (en) | 1997-06-03 | 1999-12-07 | International Business Machines Corporation | Weak inversion NMOS regulator with boosted gate |
JP3706515B2 (ja) | 1998-12-28 | 2005-10-12 | 矢崎総業株式会社 | 電源供給制御装置および電源供給制御方法 |
JP2001216033A (ja) | 2000-02-02 | 2001-08-10 | Yazaki Corp | 電源供給制御装置および電源供給制御方法 |
US6441679B1 (en) * | 2000-02-14 | 2002-08-27 | Yazaki Corporation | Semiconductor active fuse operating at higher supply voltage employing current oscillation |
JP3741949B2 (ja) | 2000-07-24 | 2006-02-01 | 矢崎総業株式会社 | 半導体スイッチング装置 |
JP3914004B2 (ja) | 2001-05-25 | 2007-05-16 | 矢崎総業株式会社 | 半導体素子の過電流検出・保護装置 |
JP3767445B2 (ja) | 2001-09-28 | 2006-04-19 | アンデン株式会社 | 過電流保護機能を有する電源供給装置、負荷駆動装置および車両用電源供給装置 |
US6901212B2 (en) | 2002-06-13 | 2005-05-31 | Halliburton Energy Services, Inc. | Digital adaptive sensorless commutational drive controller for a brushless DC motor |
JP3990218B2 (ja) | 2002-07-12 | 2007-10-10 | 矢崎総業株式会社 | 半導体素子の保護装置 |
JP3842205B2 (ja) | 2002-11-19 | 2006-11-08 | 矢崎総業株式会社 | パワーウインドの駆動装置 |
JP2004248454A (ja) * | 2003-02-14 | 2004-09-02 | Auto Network Gijutsu Kenkyusho:Kk | 過電流制限回路 |
JP4344569B2 (ja) | 2003-09-08 | 2009-10-14 | 矢崎総業株式会社 | パワーウインドの駆動装置 |
JP3964375B2 (ja) | 2003-09-30 | 2007-08-22 | 矢崎総業株式会社 | パワーウインドの駆動装置 |
JP4003833B2 (ja) | 2003-10-06 | 2007-11-07 | オリジン電気株式会社 | 電界制御型半導体素子の駆動回路 |
JP4056961B2 (ja) | 2003-10-16 | 2008-03-05 | 矢崎総業株式会社 | パワーウインドの駆動装置 |
US7542258B2 (en) * | 2004-01-16 | 2009-06-02 | Lutron Electronics Co., Inc. | DV/dt-detecting overcurrent protection circuit for power supply |
JP4278572B2 (ja) | 2004-06-16 | 2009-06-17 | 矢崎総業株式会社 | 半導体スイッチの制御装置 |
JP4398312B2 (ja) | 2004-07-06 | 2010-01-13 | 矢崎総業株式会社 | 半導体スイッチの制御装置 |
JP2006060971A (ja) | 2004-08-23 | 2006-03-02 | Yazaki Corp | 半導体スイッチの制御装置 |
JP4504222B2 (ja) * | 2005-02-21 | 2010-07-14 | 矢崎総業株式会社 | 過電流検出装置 |
JP4713963B2 (ja) | 2005-07-07 | 2011-06-29 | 矢崎総業株式会社 | 過電流検出装置 |
JP4701052B2 (ja) | 2005-09-21 | 2011-06-15 | 矢崎総業株式会社 | 過電流検出装置 |
JP4643419B2 (ja) | 2005-11-08 | 2011-03-02 | 矢崎総業株式会社 | 自己診断機能を備えた負荷駆動装置 |
JP4776368B2 (ja) | 2005-12-20 | 2011-09-21 | 矢崎総業株式会社 | 電力供給回路のオン故障検出装置 |
JP4755197B2 (ja) * | 2006-05-29 | 2011-08-24 | 株式会社オートネットワーク技術研究所 | 電力供給制御装置 |
DE112007001293B8 (de) * | 2006-06-01 | 2015-12-24 | Autonetworks Technologies, Ltd. | Energieversorgungssteuerung |
JP4929020B2 (ja) | 2007-04-10 | 2012-05-09 | 矢崎総業株式会社 | 負荷回路の過電流保護装置 |
JP4943939B2 (ja) | 2007-05-14 | 2012-05-30 | 矢崎総業株式会社 | 過電流保護装置 |
US8102192B2 (en) * | 2007-07-27 | 2012-01-24 | International Rectifier Corporation | DC brushed motor drive with circuit to reduce di/dt and EMI, for MOSFET Vth detection, voltage source detection, and overpower protection |
JP5030717B2 (ja) * | 2007-09-10 | 2012-09-19 | 矢崎総業株式会社 | 過電流保護装置 |
JP5087441B2 (ja) | 2008-03-19 | 2012-12-05 | 矢崎総業株式会社 | 電力供給装置 |
JP5171402B2 (ja) | 2008-06-04 | 2013-03-27 | 矢崎総業株式会社 | 負荷回路の過電流保護装置 |
JP5171406B2 (ja) | 2008-06-05 | 2013-03-27 | 矢崎総業株式会社 | 負荷回路の過電流保護装置 |
JP5185021B2 (ja) * | 2008-08-26 | 2013-04-17 | 矢崎総業株式会社 | 負荷回路の保護装置 |
JP5370090B2 (ja) * | 2009-11-12 | 2013-12-18 | アンデン株式会社 | 過電流検出機能を有したスイッチ回路 |
JP5351793B2 (ja) * | 2010-02-05 | 2013-11-27 | 矢崎総業株式会社 | 過電流保護装置及び過電流保護システム |
JP5406802B2 (ja) | 2010-08-05 | 2014-02-05 | 矢崎総業株式会社 | 負荷制御装置 |
TW201240257A (en) * | 2011-03-17 | 2012-10-01 | Green Solution Tech Co Ltd | Transistor circuit with protecting function |
JP2012227845A (ja) | 2011-04-21 | 2012-11-15 | Shunzo Oshima | 過電流保護電源装置 |
JP2012235398A (ja) | 2011-05-08 | 2012-11-29 | Shunzo Oshima | 過電流保護電源装置 |
JP2014054157A (ja) | 2012-09-10 | 2014-03-20 | Shunzo Oshima | 過電流保護電源装置 |
-
2013
- 2013-04-30 CN CN201380023416.9A patent/CN104272594B/zh active Active
- 2013-04-30 EP EP13784450.2A patent/EP2846464B1/en active Active
- 2013-04-30 WO PCT/JP2013/062661 patent/WO2013165004A1/ja active Application Filing
- 2013-04-30 US US14/397,750 patent/US9705394B2/en active Active
- 2013-04-30 JP JP2014513401A patent/JP6164429B2/ja active Active
Also Published As
Publication number | Publication date |
---|---|
CN104272594A (zh) | 2015-01-07 |
EP2846464A1 (en) | 2015-03-11 |
US9705394B2 (en) | 2017-07-11 |
WO2013165004A1 (ja) | 2013-11-07 |
US20150123629A1 (en) | 2015-05-07 |
CN104272594B (zh) | 2018-04-27 |
EP2846464B1 (en) | 2019-01-09 |
EP2846464A4 (en) | 2015-12-09 |
JPWO2013165004A1 (ja) | 2015-12-24 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP6164429B2 (ja) | 過電流保護電源装置 | |
US10236677B2 (en) | Semiconductor device | |
US9628067B2 (en) | Gate driver | |
US10651839B2 (en) | Power switching apparatus | |
US8466734B2 (en) | Gate driving circuit for power semiconductor element | |
US8810984B2 (en) | Gate circuit | |
US9059709B2 (en) | Gate drive circuit for transistor | |
US10128735B2 (en) | Control circuit for semiconductor switching element, and semiconductor device | |
US20150364913A1 (en) | Load driving circuit | |
TW201320517A (zh) | 保護開路和/或短路狀況下電源變換系統的系統和方法 | |
JP5958317B2 (ja) | 過電流検出装置及びそれを備える半導体駆動装置 | |
JP6271461B2 (ja) | 半導体装置 | |
US20130077195A1 (en) | Electrostatic discharge protection circuit for an integrated circuit | |
JP2015192491A (ja) | 駆動装置 | |
JP2019058056A (ja) | 固体パルス変調器における保護回路、発振補償回路および給電回路 | |
CN112640279B (zh) | 过电流保护电路及开关电路 | |
US11264893B2 (en) | Method, circuit, and apparatus to increase robustness to inrush current in power switch devices | |
CN104868891A (zh) | 电平下降电路和高压侧短路保护电路 | |
JP2014054157A (ja) | 過電流保護電源装置 | |
CN114667681A (zh) | 栅极驱动电路 | |
JP6706876B2 (ja) | パワーモジュール | |
JP7326762B2 (ja) | 半導体モジュールおよび駆動回路 | |
TW201532386A (zh) | 可快速切換閘極電位之輸出緩衝器及靜電防護電路 | |
JP6068310B2 (ja) | 異常検出保護回路および異常検出保護回路の制御方法 | |
CN117751523A (zh) | 开关元件驱动电路 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20160316 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20170523 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20170606 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 6164429 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |