JP2011151788A

JP2011151788A - 半導体装置

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Publication number: JP2011151788A
Application number: JP2010271891A
Authority: JP
Inventors: Chikara Tsuchiya; 主税土屋
Original assignee: Fujitsu Semiconductor Ltd
Current assignee: Fujitsu Semiconductor Ltd
Priority date: 2009-12-22
Filing date: 2010-12-06
Publication date: 2011-08-04
Anticipated expiration: 2030-12-06
Also published as: JP5527187B2

Abstract

【課題】高耐圧で低抵抗なダイオード及びスイッチを構成する電力用半導体装置を提供すること。
【解決手段】ソースが整流素子のアノードとなる第１のトランジスタと、第１のトランジスタより高耐圧で、ソースが第１のトランジスタのドレインに接続され、ゲートが第１のトランジスタのソースに接続され、ドレインが整流素子のカソードとなるディプレッション型の第２のトランジスタと、第１のトランジスタより高耐圧で、ドレインが第２のトランジスタと共通に接続されたディプレッション型の第３のトランジスタと、第１のトランジスタのソースの電圧と第３のトランジスタのソースの電圧とを比較し、第１のトランジスタのゲート電圧を制御する比較器と、を備える構成とする。
【選択図】図１

Description

本願は、半導体装置、特に、整流素子として機能する半導体装置や、整流素子が並列に接続されたスイッチング素子として機能する半導体装置に関する。

半導体のＰ型とＮ型とを接合させたダイオードは、整流素子として広く使われている。ダイオードは、一般に、約０．７Ｖの順方向電圧を必要とするため、電力損失が大きいという問題がある。

この問題に関して、ダイオードの端子間電圧を検出して順方向導通時に該端子間をスイッチで短絡することで、ダイオードの消費電力を低減させる技術が知られている。

特開平７−２９７６９９号公報

ダイオードには、逆方向バイアスでの高耐圧特性が求められる。しかしながら、特許文献１に記載の構成では、逆方向に求められる高耐圧特性を実現することが困難である。

本発明は、上記の課題に鑑み提案されたものであって、高耐圧で低抵抗なダイオード及びスイッチを構成する電力用半導体装置を提供することを目的とする。

本願に開示されている半導体装置は、整流素子として機能する半導体装置であって、ソースが前記整流素子のアノードとなる第１のトランジスタと、前記第１のトランジスタより高耐圧で、ソースが前記第１のトランジスタのドレインに接続され、ゲートが前記第１のトランジスタのソースに接続され、ドレインが前記整流素子のカソードとなるディプレッション型の第２のトランジスタと、前記第１のトランジスタより高耐圧で、ドレインが前記第２のトランジスタのドレインに接続されたディプレッション型の第３のトランジスタと、前記第１のトランジスタのソースの電圧と前記第３のトランジスタのソースの電圧とを比較し、前記第１のトランジスタのゲート電圧を制御する比較器と、を備える。

開示の半導体装置によれば、高耐圧のトランジスタと低耐圧のトランジスタとを組み合わせて、高耐圧で低抵抗なダイオード及びスイッチを実現することができる。

第１実施形態の回路図である。トランジスタＱ１、Ｑ２、Ｑ３の特性図である。第２実施形態の回路図である。第３実施形態の回路図である。ダイオードブリッジを示す回路図である。第４実施形態の回路図である。３相モータの駆動回路を示す回路図である。ＩＧＢＴとダイオードとの並列接続を示す回路図である。第５実施形態の回路図である。第６実施形態を説明するための電源回路を示す回路図である。図１０の電源回路の動作を説明する図である。図１０の電源回路に設けられたダイオードを図３で説明した半導体装置に置き換えた電源回路の回路図である。逆電流が流れる理由を説明する図である。第６実施形態の回路図である。図１０の電源回路に設けられたダイオードを図１４で説明した半導体装置に置き換えた電源回路の回路図である。図１５の電源回路の動作を説明する図である。

図１は、第１実施形態の回路図を示す。本実施形態の電力用半導体装置は、トランジスタＱ１、Ｑ２、Ｑ３、コンパレータ１０、ダイオードＤ１、コンデンサＣ１、を備える。ここで、図２の特性図に示されるように、トランジスタＱ１はノーマリーオフのエンハンスメント型トランジスタ、トランジスタＱ２、Ｑ３はノーマリーオンのディプレッション型トランジスタである。また、トランジスタＱ２、Ｑ３は、トランジスタＱ１と比較して高耐圧（例えば、数１００Ｖ〜１０００Ｖ）のトランジスタとされる。例えば、本実施形態では、トランジスタＱ１はｎチャネルのシリコンＭＯＳＦＥＴ、トランジスタＱ２、Ｑ３はガリウムナイトライド（ＧａＮ）等のワイドバンドギャップ半導体で作製される高電子移動度トランジスタ（ＨＥＭＴ）である。また、コンパレータ１０は非反転入力端子、反転入力端子を有し、反転入力端子に印加される電圧が非反転入力端子に印加される電圧に対して高い場合に低論理レベル信号を出力し、低い場合に高論理レベル信号を出力するコンパレータである。

トランジスタＱ２は、ソースがトランジスタＱ１のドレインに接続され、ゲートがトランジスタＱ１のソースに接続され、ドレインがカソードＫとなる。トランジスタＱ３は、ドレイン、ゲートがそれぞれトランジスタＱ２のドレイン、ゲートに接続され、ソースがダイオードＤ１のアノードとコンパレータ１０の反転入力端子とに接続される。ダイオードＤ１のカソードは、コンパレータ１０の電源端子とコンデンサＣ１とに接続される。トランジスタＱ１のソースは、バックゲート、コンパレータ１０の電源端子、コンパレータ１０の非反転入力端子、コンデンサＣ１に接続され、アノードＡとなる。コンパレータ１０の出力端子は、トランジスタＱ１のゲートに接続される。

上記のように構成された本実施形態の電力用半導体装置は、カソードＫ側に高い電圧が印加された場合には電流が流れるのを阻止し、アノードＡ側に高い電圧が印加された場合には電流を流す。この整流動作について説明する。ここでは、アノードＡがグランドであるとする。カソードＫに正の高電圧が印加された場合、ディプレッション型のトランジスタＱ２、Ｑ３のソースの電圧は上昇し、トランジスタＱ２、Ｑ３はドレイン電流ＩＤを流さない方向に動作する。図２に示されるように、トランジスタＱ２、Ｑ３は負の閾値電圧Ｖｔｈ１を有し、ドレイン電流ＩＤ＝０のとき、トランジスタＱ２、Ｑ３のソースから見たゲートの電圧は閾値電圧Ｖｔｈ１の絶対値｜Ｖｔｈ１｜だけ低い。トランジスタＱ２、Ｑ３のゲートはアノードＡに接続され、グランドレベルであるため、結果としてトランジスタＱ２、Ｑ３のソースには、閾値電圧Ｖｔｈ１の絶対値｜Ｖｔｈ１｜まで上昇した電圧が発生する。そして、ダイオードＤ１を通してコンデンサＣ１が充電される。また、コンパレータ１０の反転入力端子に正の電圧が印加されるため、コンパレータ１０の出力はグランドレベルとなり、トランジスタＱ１はオフ状態となる。

カソードＫに負の電圧が印加された場合、ディプレッション型のトランジスタＱ２、Ｑ３のソースの電圧は負となり、トランジスタＱ２、Ｑ３はドレイン電流ＩＤをより流す方向に動作する。コンパレータ１０の反転入力端子に負の電圧が印加されるため、コンパレータ１０の出力は正となり、トランジスタＱ１はオン状態となる。このとき、トランジスタＱ１をオン状態にするために必要な電荷はコンデンサＣ１から供給され、ダイオードＤ１によって逆流が阻止される。

このように、本実施形態の電力用半導体装置は、カソードＫ側に負の電圧を印加した場合にだけ電流を流すダイオードとして機能する。トランジスタＱ２、Ｑ３には高耐圧特性を有する高電子移動度トランジスタ（ＨＥＭＴ）を使用することができるため、逆方向バイアスでの高耐圧特性を実現することができる。カソードＫに正の高電圧が印加された逆方向バイアスにおいて、トランジスタＱ２、Ｑ３のソースに発生する電圧は、閾値電圧Ｖｔｈ１の絶対値｜Ｖｔｈ１｜まで上昇した電圧（例えば、２〜３Ｖ）である。そのため、トランジスタＱ１は低耐圧のシリコンＭＯＳＦＥＴであればよく、オン抵抗を小さくすることが可能である。その結果、順方向バイアスでの低抵抗を実現することができ、電力損失を抑制することができる。また、通常のダイオードと異なり、少数キャリアを使用することがないため、高速動作が可能であり、高周波の整流が可能である。

尚、トランジスタＱ３を設けずにトランジスタＱ２のソースをコンパレータ１０の入力に用いることも考えられる。しかし、図１において、トランジスタＱ３でなく、トランジスタＱ２のソースをコンパレータ１０に接続した場合、トランジスタＱ１のオン抵抗が小さいと、コンパレータ１０の各入力端子に入力される電圧のレベルが接近し、コンパレータ１０の比較動作が不安定になるおそれがある。本実施形態では、モニタ用のトランジスタＱ３を設けることで、コンパレータ１０の動作を確実にし、安定性を確保している。また、トランジスタＱ２には大電流（例えば、１００Ａ）が流れることもあるのに対して、トランジスタＱ３については流れる電流はトランジスタＱ２に比べて非常に少ない。そのため、トランジスタＱ３はトランジスタＱ２に比べて非常に小さくて済み、チップサイズ的な損失は無いに等しい。

また、カソードＫに正の高電圧が印加された場合にコンデンサＣ１を充電し、カソードＫに負の電圧が印加された場合にダイオードＤ１で逆流を防止してコンデンサＣ１からコンパレータ１０に電荷を供給するようにしている。したがって、アノードＡ、カソードＫに対する入力が正負を交互に繰り返す交流的な入力であれば、コンパレータ１０の電源を別途供給する必要がなく、自立的な動作が可能である。

図３は、第２実施形態の回路図を示す。第２実施形態は、第１実施形態と比較すると、ダイオードＤ１をトランジスタＱ４に置き換えた構成である。トランジスタＱ４は、例えば、ｐチャネルのシリコンＭＯＳＦＥＴであり、ドレインがトランジスタＱ３のソースに接続され、ソースがコンパレータ１０の電源端子とコンデンサＣ１とに接続され、ゲートがコンパレータ１０の出力端子に接続される。

アノードＡがグランドであるとすると、カソードＫに正の高電圧が印加された場合、コンパレータ１０の出力はグランドレベルとなるため、トランジスタＱ４はオン状態となる。カソードＫに負の電圧が印加された場合、コンパレータ１０の出力は正となるため、トランジスタＱ４はオフ状態となる。したがって、第２実施形態におけるトランジスタＱ４は、第１実施形態におけるダイオードＤ１と同様の機能を果たす。第２実施形態では、ダイオードＤ１に代えてトランジスタＱ４を用いることで、ダイオードＤ１の順方向電圧降下を無くすことができる。そのため、トランジスタＱ３のソースに発生する電圧を、コンパレータ１０の電源に無駄なく用いることができる。

図４は、第３実施形態の回路図を示す。第３実施形態は、第１実施形態と比較すると、トランジスタＱ３のゲートがトランジスタＱ２のソースに接続されている点で異なる。トランジスタＱ３のゲートをトランジスタＱ２のソースに接続すると、カソードＫに正の高電圧が印加されてコンデンサＣ１を充電する際、トランジスタＱ３のソースには、アノードＡを基準に、閾値電圧Ｖｔｈ１の絶対値｜Ｖｔｈ１｜の２倍まで上昇した電圧が発生する。したがって、第３実施形態は、コンパレータ１０が必要とする電圧を十分に確保することができない場合に有効であり、トランジスタＱ１のドライブ能力を向上することができる。

図５は、ダイオードをブリッジ回路に組み込んで交流電圧を全波整流する一般的なダイオードブリッジの整流回路を示す回路図である。図５において、交流電源ＡＣの出力が正の半サイクルでは、ダイオードＤ３０、Ｄ２０が導通し、電流はダイオードＤ３０、負荷Ｒ１０、ダイオードＤ２０を通る経路で流れる。交流電源ＡＣの出力が負の半サイクルでは、ダイオードＤ１０、Ｄ４０が導通し、電流はダイオードＤ１０、負荷Ｒ１０、ダイオードＤ４０を通る経路で流れる。また、コンデンサＣ１０で電圧が平滑化される。このようにして、交流電源ＡＣから負荷Ｒ１０に供給する直流が得られる。

ここで、前述のように、第１乃至第３実施形態の電力用半導体装置は、ダイオードとして機能し、また、電源を別途供給する必要がなく、自立的な動作が可能である。そのため、第１乃至第３実施形態の電力用半導体装置を、図５のダイオードＤ１０〜Ｄ４０に適用することが考えられる。その場合、コンパレータ１０のオフセット電圧によっては、図５のダイオードＤ１０とダイオードＤ２０、あるいは、ダイオードＤ３０とダイオードＤ４０、が同時にオン状態となる結果、逆電流が流れて大きな電力損失が生じるおそれがある。

図６に示される第４実施形態は、上記の問題に対応した実施形態である。電圧Ｖ１を供給する電圧源の負極端子は、トランジスタＱ１のソースに接続される。抵抗Ｒ１、Ｒ２は、電圧Ｖ１を供給する電圧源の正極端子とトランジスタＱ３のソースとの間に直列に接続される。本実施形態では、コンパレータ１０の非反転入力端子はトランジスタＱ１のソースに、反転入力端子は抵抗Ｒ１、Ｒ２の分圧点に、それぞれ接続される。その他の構成は図３で説明した第２実施形態と同様であるため、図６において、図３と対応する各部に同一の符号を付して、説明を省略する。

アノードＡはグランドであるとして、本実施形態の動作を説明する。アノードＡに対してカソードＫが正の電圧である場合、コンパレータ１０の反転入力端子に正の電圧が印加されるため、コンパレータ１０はトランジスタＱ１をオフ状態にする。一方、アノードＡに対してカソードＫに負の電圧が印加された場合、コンパレータ１０は、反転入力端子が非反転入力端子と同じグランドレベルとなるよう動作する。カソードＫの電圧をＶｋとし、電圧Ｖ１を供給する電圧源から抵抗Ｒ１、Ｒ２を介してトランジスタＱ３のソースに向かう電流を考える。コンパレータ１０の反転入力端子には電流は流れ込まないため、抵抗Ｒ１に流れる電流（Ｖ１−０）／Ｒ１と、抵抗Ｒ２に流れる電流（０−Ｖｋ）／Ｒ２と、が等しくなる。（Ｖ１−０）／Ｒ１＝（０−Ｖｋ）／Ｒ２より、カソードＫの電圧Ｖｋ＝−Ｖ１×Ｒ２／Ｒ１となる。したがって、アノードＡに対してカソードＫに負の電圧が印加された場合、コンパレータ１０は、カソードＫの電圧が−Ｖ１×Ｒ２／Ｒ１となるようにトランジスタＱ１をオン状態にし、カソードＫの電圧が−Ｖ１×Ｒ２／Ｒ１より大きくなると、トランジスタＱ１はオフ状態となる。

このように、第４実施形態の電力用半導体装置は、アノードＡに対してカソードＫの電圧が確実に負にならないと、オン状態とならない。その結果、図５のようなダイオードブリッジにおいても、ダイオードＤ１０とダイオードＤ２０、あるいは、ダイオードＤ３０とダイオードＤ４０、が同時にオン状態となるのを防止することができる。

図７は、一般的な３相モータの駆動回路を示す回路図である。モータＭに対してＵ相、Ｖ相、Ｗ相の各相に高電圧Ｖ１０、又は、接地電圧を印加するために、ＩＧＢＴ（Insulated Gate Bipolar Transistor、絶縁ゲートバイポーラトランジスタ）が接続されている。ＰＷＭ（Pulse Width Modulation、パルス幅変調）制御でＩＧＢＴ１〜ＩＧＢＴ６の各制御端子に電圧Ｖ１１〜Ｖ１６が印加され、モータＭの回転速度を制御する構成である。

図７において、ＩＧＢＴがＯＦＦ状態となった場合、回転しているモータＭは発電機として動作するため、ＩＧＢＴがオン状態のときとは逆向きに電流が流れる必要がある。しかし、ＩＧＢＴは、オフ状態においてエミッタＥからコレクタＣには電流が流せない。そのため、図８に示されるように、各ＩＧＢＴと並列に、ＩＧＢＴと同じ電流容量のダイオードＤが必要である。

図９に示される第５実施形態は、図８に示されるようなＩＧＢＴとダイオードとの並列接続として機能する。コンパレータ２０の各電源端子は、コンパレータ１０の各電源端子と共通に接続される。電圧Ｖ２を供給する電圧源の負極端子は、トランジスタＱ１のソースに接続される。コンパレータ２０の反転入力端子は電圧Ｖ２を供給する電圧源の正極端子に接続され、非反転入力端子は制御信号が入力される制御端子Ｃｏｎｔとなる。そして、コンパレータ２０の出力端子がコンパレータ１０の非反転入力端子に接続される。その他の構成は図６で説明した第４実施形態と同様であるため、図９において、図６と対応する各部に同一の符号を付して、説明を省略する。

本実施形態の動作を説明する。制御端子Ｃｏｎｔに入力される制御信号が低論理レベルの場合、コンパレータ２０の出力は、エミッタＥの電圧レベルとなる。したがって、電力用半導体装置は、図６の第４実施形態と同様にダイオードとして機能する。一方、制御端子Ｃｏｎｔに入力される制御信号が高論理レベルの場合、コンパレータ２０の出力はＨレベルとなって、コンパレータ１０の非反転入力端子にＨレベルが印加される。そのため、コンパレータ１０は、トランジスタＱ１をオン状態とする。したがって、電力用半導体装置は、コレクタＣからエミッタＥを導通させる。

この電力用半導体装置を図７に示した３相モータの駆動回路に適用すると以下の構成となる。すなわち、２つの電力用半導体装置を直列接続した直列回路を高電圧Ｖ１０の電源間にブリッジ状に３つ接続する。そして、３つの直列回路における２つの電力用半導体装置間の各接続点に３相モータの各相（Ｕ相、Ｖ相、Ｗ相）のコイルを接続する。また、この駆動回路は、これらの電力用半導体装置のコンパレータ２０の非反転入力端子に接続する制御端子Ｃｏｎｔに制御信号（外部制御信号）を出力する。なお、この電力用半導体装置を３相モータだけでなく様々な多相モータに適用できる。この場合、２つの電力用半導体装置を直列接続した直列回路を電源間にブリッジ状に前記多相に対応する複数分接続する。そして、この複数の直列回路における２つの電力用半導体装置間の各接続点に多相モータの各相のコイルを接続する。また、この多相モータの駆動回路は、これらの電力用半導体装置のコンパレータ２０に制御信号を出力する。

このように、第５実施形態の電力用半導体装置は、制御端子Ｃｏｎｔに入力される制御信号が低論理レベルの場合はダイオードとして機能し、高論理レベルの場合は導通するため、図８に示されるようなＩＧＢＴとダイオードとの並列接続としての機能を実現することができる。ここで、図８では、電流は流れる方向によってＩＧＢＴを流れたり、ダイオードＤを流れたりする。そのため、ＩＧＢＴとダイオードＤとのいずれにも、その許容電流に応じた素子サイズが必要である。また、図８では、ＩＧＢＴのオフ状態における最大印加電圧に関し、ＩＧＢＴとダイオードＤとに同じ耐圧が必要である。その結果、ＩＧＢＴとダイオードＤとが共に大電流を流すことができ、高耐圧でなければならないため、全体の素子サイズが大きくなってしまう。これに対して、図９の第５実施形態では、高電圧が印加されるのは、高耐圧特性を有する高電子移動度トランジスタ（ＨＥＭＴ）であるトランジスタＱ２、Ｑ３のみであり、トランジスタＱ１には低い電圧しか印加されない。また、電流は流れる方向によらず、トランジスタＱ１、Ｑ２を流れる。そのため、全体の素子サイズを小さくすることができる。また、図９の第５実施形態は、図８と比較して低抵抗であるため放熱を抑えることができる結果、例えば、ハイブリッド自動車のモータ駆動等に適用した場合、放熱システムを簡素化することが可能であると考えられ、重量的にも、スペース的にも有効である。

図１０は、第６実施形態を説明するための電源回路１の一例を示す回路図である。電源回路１は、昇圧用のスイッチングレギュレータ３０と、スイッチングレギュレータ３０が出力した電流の一部を電荷として蓄積するコンデンサ（キャパシタ）Ｃ２と、負荷４０と接続する端子Ｔ１、Ｔ２とを備える。

スイッチングレギュレータ３０は、電圧Ｖ２０を供給する電圧源に接続したコイル（インダクタ）Ｌ１と、基準電源（基準電圧）例えばグランドＧＮＤとコイルＬ１との間に設けられたトランジスタＱ５と、コイルＬ１とトランジスタＱ５との接続点Ｎ１にアノードが接続したダイオードＤ１７と、トランジスタＱ５を駆動するパルスを生成するパルス生成回路３１とを備える。

トランジスタＱ５は、例えば、ＮＭＯＳトランジスタであり、以下の説明では、トランジスタＱ５をＮＭＯＳトランジスタとして説明する。トランジスタＱ５は、ドレインがコイルＬ１の他端に接続されソースがグランドＧＮＤに接続する。パルス生成回路３１は、トランジスタＱ５を導通状態にするハイレベルの導通パルスとトランジスタＱ５を非導通状態にするローレベルの非導通パルスとを交互に出力する。コイルＬ１は、トランジスタＱ５の導通時に電圧Ｖ２０を供給する電圧源から電流の供給を受けて磁気エネルギーを蓄積しトランジスタＱ５の非導通時にこの蓄積した磁気エネルギーを電流として放出する。ダイオードＤ１７は、整流用のダイオードであり、アノードが接続点Ｎ１に接続し、カソードが接続点Ｎ２に接続する。

図１１は、図１０の電源回路１の動作を説明する図で、上から順に、パルス生成回路３１が出力する駆動パルスＤｐと、トランジスタＱ５のオン、オフ状態と、接続点Ｎ１の電圧Ｖｃと、ダイオードＤ１７のオン、オフ状態と、コイルＬ１に流れる電流Ｉｃと、ダイオードＤ１７に流れる電流Ｉｄと、トランジスタＱ５に流れる電流Ｉｑとを示す。

以下、図１０の電源回路１の動作を図１１を参照しながら説明する。まず、図１１の時間Ｘ０から時間Ｘ１の間における電源回路１の動作を説明する。パルス生成回路３１が、ハイレベルの駆動パルスＤｐをトランジスタＱ５に出力すると、トランジスタＱ５は、このハイレベルの駆動パルスＤｐによりオン状態（導通状態）になる。このとき接続点Ｎ１における電圧Ｖｃは、グランドＧＮＤになる。また、端子Ｔ１における出力電圧Ｖｏｕｔは、コンデンサＣ２に蓄積されていた電荷により接続点Ｎ１における電圧（グランドＧＮＤ）よりも高電圧になる。その結果、ダイオードＤ１７は逆バイアスとなり、ダイオードＤ１７はオフ状態になる。また、トランジスタＱ５がオン状態になると、電圧Ｖ２０を供給する電圧源からコイルＬ１に電流が流れて、コイルＬ１は磁気エネルギーを蓄積する。この時、コイルＬ１の電流Ｉｃが上昇し、また、電流Ｉｄが０Ａになり、電流Ｉｑが上昇する。なお、トランジスタＱ５がオン状態の間、即ち、電流Ｉｄが０Ａの間、負荷４０は、既にコンデンサＣ２に蓄積されていた電荷により動作する。

次に、図１１の時間Ｘ１から時間Ｘ２の間における動作を説明する。パルス生成回路３１が、ローレベルの駆動パルスＤｐをトランジスタＱ５に出力すると、トランジスタＱ５は、このローレベルの駆動パルスＤｐによりオフ状態（非導通状態）になる。すると、コイルＬ１の両端に逆起電力Ｅ’が発生する。このとき接続点Ｎ１における電圧Ｖｃは急激に上昇する（立ち上がる）。電圧Ｖｃは、電圧Ｖ２０の電圧をＥ、コイルＬ１の逆起電力をＥ’とすると「Ｅ＋Ｅ’」である。

この電圧Ｖｃの上昇により、ダイオードＤ１７がオン状態になり、ダイオードＤ１７のアノードからカソードに向けて電流が流れはじめる。その結果、コイル電流Ｉｃが電流Ｉｄとして流れ、電流Ｉｑが０Ａになる。その後、コイルＬ１の逆起電力Ｅ’により生じるコイル電流Ｉｃは徐々に低下し、電流Ｉｄも低下する。このとき、電流Ｉｄは、コンデンサＣ２に電荷として蓄積されると共に端子Ｔ１を介して負荷４０に供給される。なお、出力電圧Ｖｏｕｔは、電圧Ｖ２０の電圧をＥ、コイルＬ１の逆起電力をＥ’、ダイオードＤ１７の順方向電圧降下をＶｆとすると、「Ｅ＋Ｅ’−Ｖｆ」である。

このように、パルス生成回路３１が、ハイレベルの導通パルス、ローレベルの非導通パルスをトランジスタＱ５に出力することにより、トランジスタＱ５の導通と非導通とを繰りかえさせ、コイルＬ１に蓄積する磁気エネルギーにより電流Ｉｄを出力端子Ｔ１側に供給し、出力電圧Ｖｏｕｔを電圧Ｖ２０の昇圧電圧にする。

図１２は、図１０の電源回路１に設けられたダイオードＤ１７を図３で説明した半導体装置に置き換えた電源回路２の回路図を示す。このように置き換えるのは、ダイオードＤ１７の順方向電圧降下による電力損失を防ぐためである。図１２のスイッチングレギュレータ３０’において、図３で説明した半導体装置のアノードＡは接続点Ｎ１に接続され、カソードＫは接続点Ｎ２に接続される。その他の構成は図１０で説明した電源回路１と同様であるため、図１２において、図１０と対応する各部に同一の符号を付して、説明を省略する。

このようにダイオードＤ１７を図３の半導体装置に置き換えた場合、この半導体装置がオン状態からオフ状態に変わる際に、カソードＫからアノードＡ方向に逆電流が流れる。すると、この逆電流がグランドＧＮＤに吸い取られて、コンデンサＣ２、負荷４０に供給する電力が損失する。

図１３は、この逆電流が流れる理由を説明する図で、上から順に、パルス生成回路３１が出力する駆動パルスＤｐと、トランジスタＱ５のオン、オフ状態と、接続点Ｎ１の電圧Ｖｃと、コンパレータ１０の反転入力端子に印加される電圧Ｖｃｍｐｉｎと、コンパレータ１０が出力する比較信号ＣｍｐＯｕｔと、トランジスタＱ１のオン、オフ状態と、電流Ｉｄとを示す。

まず、図１３の時間Ｘ０から時間Ｘ１の間における電源回路２の動作を説明する。図１２のパルス生成回路３１が、ハイレベルの駆動パルスＤｐをトランジスタＱ５に出力すると、トランジスタＱ５は、このハイレベルの駆動パルスＤｐによりオン状態になり、接続点Ｎ１における電圧Ｖｃが、グランドＧＮＤになる。また、接続点Ｎ２における電圧（出力電圧Ｖｏｕｔ）は、コンデンサＣ２に蓄積された電荷によりグランドＧＮＤよりも高電圧になる。すなわち、接続点Ｎ１に接続するアノードＡにはグランド電圧が印加され、接続点Ｎ２に接続するカソードＫにはグランドＧＮＤよりも高い電圧が印加される。

すると、図１で説明したように、図１２のコンパレータ１０の反転入力端子にトランジスタＱ２、Ｑ３の閾値電圧Ｖｔｈ１に対応する電圧Ｖｃｍｐｉｎが印加される。コンパレータ１０は、反転入力端子に印加された電圧Ｖｃｍｐｉｎよりも非反転入力端子に印加された電圧（グランドＧＮＤ）が低いので、ローレベルの比較信号ＣｍｐＯｕｔを出力する。

しかし、このローレベルの比較信号ＣｍｐＯｕｔが出力されるタイミングは、コンパレータ１０の反転入力端子に電圧Ｖｃｍｐｉｎが印加されるタイミングと同じではなく、符号ＤＬＹに示すように僅かながら遅れる。この遅れは時間にして約数十ｎｓ以上の遅れである。この遅れが生じるのは、アナログ回路であるコンパレータの特性上必然的に生じるものであり、この遅れを短くすることは極めて困難である。

この遅れＤＬＹの間、コンパレータ１０は、図１３に示すように、ハイレベルの比較信号ＣｍｐＯｕｔを出力し続け、トランジスタＱ１はオン状態のままになる。この間、カソードＫからアノードＡに逆電流が流れる。この逆電流はグランドＧＮＤに吸い取られ、その結果、コンデンサＣ２、負荷４０に供給される電力が損失することになる。

僅か数十ｎｓの間流れる逆電流であるが、以下の理由によりこの逆電流による電力損失は無視できない。すなわち、電気機器に搭載される電源回路を小型化する必要性が増している現在、電源回路の小型化を実現するためには、コイルＬ１を小型化する必要がある。コイルＬ１を小型化しかつ入力電圧を所定の出力電圧に昇圧するためには、パルス生成回路３１が生成する駆動パルスＤｐの周波数を上げて駆動パルスＤｐの周期を短くする必要がある。そのため、駆動パルスＤｐの周波数を数百ＫＨｚから数ＭＨｚと高くして、駆動パルスＤｐの周期を短くしている。例えば、駆動パルスＤｐの周波数が１ＭＨｚとすると、駆動パルスＤｐの周期は１μｓと短くなる。

このように駆動パルスＤｐの周波数を高くして周期を短くすると、駆動パルスＤｐの１周期においてトランジスタＱ１がオン状態からオフ状態に切り替わる際に、駆動パルスＤｐの１周期において、たとえ数十ｎｓでも逆電流が流れて電力損失が生じると、電源回路が動作している間における逆電流による総電力損失量は無視できないほど大きくなる。そこで、第６実施形態では、この逆電流を確実に防止する技術的手段を図３の半導体装置に追加した。

図１４は、第６実施形態の回路図を示す。第６実施形態は、前記した逆電流が流れるのを防止するため、コンパレータ１０が出力する比較信号（制御信号）ＣｍｐＯｕｔの第１のレベルを外部回路から制御端子Ｃｏｎｔに入力される制御信号Ｃｔｒｌに応答して第２のレベルに変更する論理回路、例えばＡＮＤ回路５０をコンパレータ１０とトランジスタＱ１のゲート間に設けた。第１のレベルはトランジスタＱ１を導通するハイレベルであり、第２のレベルはトランジスタＱ１を非導通にするローレベルである。

ＡＮＤ回路５０は、コンパレータ１０からの比較信号ＣｍｐＯｕｔと制御端子Ｃｏｎｔからの制御信号Ｃｔｒｌとを入力とし、この比較信号ＣｍｐＯｕｔの電圧と制御信号Ｃｔｒｌの電圧との論理積をとり、その結果を出力信号ＡｎｄＯｕｔとしてトランジスタＱ１のゲートに出力する。ＡＮＤ回路５０が動作するために必要な電力は、図１で説明したようにコンデンサＣ１から供給される。その他の構成は図３で説明した半導体装置と同様であるため、図１４において、図３と対応する各部に同一の符号を付して、説明を省略する。なお、上記の論理回路を、図３の半導体装置だけではなく、図１、図４などの半導体装置に追加してもよい。

図１５は、図１２の電源回路２における図３の半導体装置（高耐圧ダイオード）を図１４の半導体装置に置き換えた構成を示す電源回路５の回路図である。電源回路５のスイッチングレギュレータ６０においては、図１４の半導体装置のアノードＡが接続点Ｎ１に接続しカソードＫが接続点Ｎ２に接続し、制御端子Ｃｏｎｔにはパルス生成回路３１の駆動パルスＤｐの反転パルスがレベルコンバータ３３を介して入力される。

また、図１５の電源回路５は、図１２の電源回路２の構成に加え、さらに、パルス生成回路３１が生成する駆動パルスＤｐを反転した反転パルスＩｎｖをレベルコンバータ３３に出力するインバータ３２と、反転パルスＩｎｖの電圧レベルをコンバートし（上げる）、制御信号Ｃｔｒｌとして制御端子Ｃｏｎｔに出力するレベルコンバータ３３を備える。すなわち、パルス生成回路３１により生成される駆動パルスＤｐに基づく外部制御信号Ｃｔｒｌが図１４の半導体装置のＡＮＤ回路５０（論理回路）に入力される。

なお、レベルコンバータ３３を設ける理由を以下に説明する。コンパレータ１０はコンデンサＣ１に蓄えられた電荷により動作し比較信号ＣｍｐＯｕｔを出力するが、この比較信号ＣｍｐＯｕｔの電圧レベルは、パルス生成回路３１が生成する駆動パルスＤｐの電圧レベルよりも高い。そこで、レベルコンバータ３３が、駆動パルスＤｐの反転パルスＩｎｖの電圧レベルを上げて制御信号ＣｔｒｌとしてＡＮＤ回路５０に出力する。このようにすることにより、ＡＮＤ回路５０は、比較信号ＣｍｐＯｕｔの電圧と制御信号Ｃｔｒｌの電圧との論理積をとることができる。また、インバータ３２には電圧Ｖ２０を供給する電圧源から電圧が供給され、レベルコンバータ３３には例えば図示しない電圧源から電圧が供給される。その他の構成は図１０で説明した電源回路１と同様であるため、図１５において、図１０と対応する各部に同一の符号を付して、説明を省略する。

図１６は、図１５の電源回路５の動作を説明する図で、上から順に、パルス生成回路３１が出力する駆動パルスＤｐと、トランジスタＱ５のオン、オフ状態と、接続点Ｎ１の電圧Ｖｃと、コンパレータ１０の反転入力端子に印加される電圧Ｖｃｍｐｉｎと、コンパレータ１０が出力する比較信号ＣｍｐＯｕｔと、制御信号Ｃｔｒｌと、ＡＮＤ回路５０の出力信号ＡｎｄＯｕｔと、トランジスタＱ１のオン、オフ状態とを示す。

以下、図１５の電源回路５の動作を図１６を参照しながら説明する。まず、図１６の時間Ｘ０から時間Ｘ１の間における電源回路５の動作を説明する。図１３で説明したように、パルス生成回路３１が、ハイレベルの駆動パルスＤｐをトランジスタＱ５に出力すると、コンパレータ１０の反転入力端子にトランジスタＱ３の閾値電圧Ｖｔｈ１に対応する電圧Ｖｃｍｐｉｎが印加されるタイミングから遅延ＤＬＹ後に、コンパレータ１０はローレベルの比較信号ＣｍｐＯｕｔをＡＮＤ回路５０に出力する。しかし、パルス生成回路３１がハイレベルの駆動パルスＤｐをトランジスタＱ５に出力するタイミングで、ハイレベルの駆動パルスＤｐの反転パルスであるローレベルの外部制御信号ＣｔｒｌがＡＮＤ回路５０に入力される。

ＡＮＤ回路５０は、比較信号ＣｍｐＯｕｔの電圧と制御信号Ｃｔｒｌの電圧（ローレベル）との論理積をとり、ローレベルの出力信号ＡｎｄＯｕｔをトランジスタＱ１のゲートに出力する。その結果、遅延時間ＤＬＹにおいてトランジスタＱ１はオフ状態になるので、前記したカソードＫからアノードＡに向けて逆電流が流れるのを防止することができる。

このように、外部回路からの制御信号に基づいて強制的にトランジスタＱ１をオフ状態にするので、整流素子として機能する半導体装置がオン状態からオフ状態に切り替わる際に流れる逆電流を防止することができる。

次に、図１６の時間Ｘ１から時間Ｘ２の間における動作を説明する。この場合も、図１１で説明したように、パルス生成回路３１が、ローレベルの駆動パルスＤｐをトランジスタＱ５に出力すると、トランジスタＱ５は、このローレベルの駆動パルスＤｐによりオフ状態（非導通状態）になり、電圧Ｖｃは上昇する。すると、図１５の半導体装置のアノードＡに対してカソードＫの電圧が低くなる。その結果、図１で説明したように、図１５のコンパレータ１０の反転入力端子に負の電圧Ｖｃｍｐｉｎが印加され、コンパレータ１０はハイレベルの比較信号ＣｍｐＯｕｔをＡＮＤ回路５０に出力する。また、パルス生成回路３１がローレベルの駆動パルスＤｐをトランジスタＱ５に出力するタイミングで、ローレベルの駆動パルスＤｐの反転パルスであるハイレベルの外部制御信号ＣｔｒｌがＡＮＤ回路５０に入力される。

そして、ＡＮＤ回路５０は、ハイレベルの出力信号ＡｎｄＯｕｔをトランジスタＱ１のゲートに出力する。すると、トランジスタＱ１はオン状態になり、電流Ｉｄが負荷４０に流れる。なお、トランジスタＱ１のオン状態の時間は遅延時間ＤＬＹ分短くなるが、この短くなる時間は前述したように約数十ｎｓと短いので負荷４０に供給する電力が不安定になることは避けられる。

ここで、特許請求の範囲との対応は、以下の通りである。

トランジスタＱ１、Ｑ２、Ｑ３、Ｑ４、Ｑ５は、それぞれ請求項に記載の第１、第２、第３、第４、第５のトランジスタの一例である。コンパレータ１０は、請求項に記載の比較器の一例であり、コンパレータ２０は、請求項に記載の比較器の一例である。

コンデンサＣ１は、請求項に記載のコンデンサの一例であり、ダイオードＤ１は、請求項に記載のダイオードの一例である。電圧Ｖ１を供給する電圧源は、第１電圧源の一例であり、電圧Ｖ２を供給する電圧源は、第２電圧源の一例である。電圧Ｖ２０を供給する電圧源は、第３電圧源の一例である。抵抗Ｒ１、Ｒ２は、分圧抵抗の一例である。コイルＬ１は、請求項に記載のコイルの一例である。

以上、詳細に説明したように、前記各実施形態によれば、高耐圧のトランジスタＱ２と低耐圧のトランジスタＱ１とをカスコード構成により組み合わせて、高耐圧で低抵抗なダイオード及びスイッチを実現することができる。

尚、本発明は前記各実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲内での種々の改良、変更が可能であることは言うまでもない。

例えば、前記各実施形態では、トランジスタＱ２、Ｑ３は、ガリウムナイトライド（ＧａＮ）等のワイドバンドギャップ半導体で作製される高電子移動度トランジスタ（ＨＥＭＴ）である、としたが、これに限定されない。高耐圧特性を有する他のディプレッション型のトランジスタであってもよい。

また、コンパレータ１０を演算増幅器（オペアンプ）にしてもよい。例えば、第４実施形態，第５実施形態のコンパレータ１０をオペアンプにしてもよい。

また、図４の第３実施形態において、トランジスタＱ３を多段に接続して、モニタ用のトランジスタＱ３のソースの電圧を調整するようにしてもよい。

その他、各実施形態が適宜組み合わされて用いられてもよいことは言うまでもない。

以上の実施の形態をまとめると、次の付記のとおりである。

（付記１）
整流素子として機能する半導体装置であって、
ソースが前記整流素子のアノードとなる第１のトランジスタと、
前記第１のトランジスタより高耐圧で、ソースが前記第１のトランジスタのドレインに接続され、ゲートが前記第１のトランジスタのソースに接続され、ドレインが前記整流素子のカソードとなるディプレッション型の第２のトランジスタと、
前記第１のトランジスタより高耐圧で、ドレインが前記第２のトランジスタのドレインに接続されたディプレッション型の第３のトランジスタと、
前記第１のトランジスタのソースの電圧と前記第３のトランジスタのソースの電圧とを比較し、前記第１のトランジスタのゲート電圧を制御する比較器と、
を備えることを特徴とする半導体装置。

（付記２）
前記比較器の一方の電源端子が前記第１のトランジスタのソースに接続されており、
前記第３のトランジスタのソースと前記比較器の他方の電源端子との間に接続され、前記比較器によってゲート電圧が制御される第４のトランジスタと、
前記比較器の双方の電源端子の間に接続されたコンデンサと、
を備えることを特徴とする付記１に記載の半導体装置。

（付記３）
前記比較器の一方の電源端子が前記第１のトランジスタのソースに接続されており、
前記第３のトランジスタのソースと前記比較器の他方の電源端子との間に接続されたダイオードと、
前記比較器の双方の電源端子の間に接続されたコンデンサと、
を備えることを特徴とする付記１に記載の半導体装置。

（付記４）
前記第３のトランジスタのゲートが前記第２のトランジスタのソースに接続される
ことを特徴とする付記１乃至３のいずれかに記載の半導体装置。

（付記５）
前記第３のトランジスタのゲートが前記第２のトランジスタのゲートに接続される
ことを特徴とする付記１乃至３のいずれかに記載の半導体装置。

（付記６）
負極端子が前記第１のトランジスタのソースに接続され、前記第１のトランジスタのソースの電圧に第１電圧を加えた電圧を正極端子に出力する第１電圧源と、
前記第３のトランジスタのソースと前記第１電圧源の正極端子との間に直列に接続された分圧抵抗と、
を備え、
前記比較器の一方の入力端子が前記分圧抵抗の分圧点に接続される
ことを特徴とする付記１乃至６のいずれかに記載の半導体装置。

（付記７）
前記第１のトランジスタのソースが前記比較器の非反転入力端子に接続され、前記第３のトランジスタのソースが前記比較器の反転入力端子に接続される
ことを特徴とする付記１乃至６のいずれかに記載の半導体装置。

（付記８）
整流素子が並列に接続されたスイッチング素子として機能する半導体装置であって、
ソースが前記スイッチング素子の一方の端子となる第１のトランジスタと、
前記第１のトランジスタより高耐圧で、ソースが前記第１のトランジスタのドレインに接続され、ゲートが前記第１のトランジスタのソースに接続され、ドレインが前記スイッチング素子の他方の端子となるディプレッション型の第２のトランジスタと、
前記第１のトランジスタより高耐圧で、ドレインが前記第２のトランジスタのドレインに接続されたディプレッション型の第３のトランジスタと、
負極端子が前記第１のトランジスタのソースに接続され、前記第１のトランジスタのソースの電圧に第１電圧を加えた電圧を正極端子に出力する第１電圧源と、
前記第３のトランジスタのソースと前記第１電圧源の正極端子との間に直列に接続された分圧抵抗と、
負極端子が前記第１のトランジスタのソースに接続され、前記第１のトランジスタのソースの電圧に第２電圧を加えた電圧を正極端子に出力する第２電圧源と、
前記スイッチング素子の制御信号の電圧と前記第２電圧源の出力電圧とを比較する比較器と、
前記比較器の出力電圧と前記分圧抵抗の分圧電圧とを比較し、前記第１のトランジスタのゲート電圧を制御する比較器と、
を備えることを特徴とする半導体装置。

（付記９）
さらに、前記比較器と前記第１のトランジスタのゲート間に、前記比較器が出力する制御信号の前記第１のトランジスタを導通する第１のレベルを外部制御信号に応答して前記第１のトランジスタを非導通にする第２のレベルにする論理回路を備えた、
ことを特徴とする付記１乃至５のいずれかに記載の半導体装置。

（付記１０）
前記第２のトランジスタと前記第３のトランジスタとが高電子移動度トランジスタ（ＨＥＭＴ）であり、前記第１のトランジスタが前記第１のトランジスタがシリコンＭＯＳＦＥＴである
ことを特徴とする付記１乃至９のいずれかに記載の半導体装置。

（付記１１）
付記６に記載の半導体装置をブリッジ回路に組み込んで交流電圧を全波整流するブリッジ整流回路。

（付記１２）
付記８に記載の２つの半導体装置を直列接続した直列回路を電源間にブリッジ状に複数接続し、複数の直列回路における２つの半導体装置間の各接続点に多相モータの各相のコイルを接続し、これらの半導体装置の比較器に制御信号を出力する多相モータの駆動回路。

（付記１３）
第３電圧源に接続したコイルと、
基準電源と前記コイルとの間に設けられた第５のトランジスタと、
前記コイルと前記第５のトランジスタとの接続点にアノードが接続した付記９に記載の半導体装置と、
前記第５のトランジスタを駆動するパルスを生成するパルス生成回路と、
を備え、
前記パルス生成回路により生成される駆動パルスに基づく前記外部制御信号が前記半導体装置の論理回路に入力される
ことを特徴とするスイッチングレギュレータ。

１０比較器（コンパレータ）
２０比較器（コンパレータ）
１、２、５電源回路
３０、３０’、６０スイッチングレギュレータ
３１パルス生成回路
３２インバータ、
３３レベルコンバータ、
４０負荷、
５０ＡＮＤ回路、
Ｃ１コンデンサ
Ｄ１ダイオード
Ｑ１〜Ｑ５トランジスタ
Ｒ１、Ｒ２抵抗
Ｌ１コイル

Claims

整流素子として機能する半導体装置であって、
ソースが前記整流素子のアノードとなる第１のトランジスタと、
前記第１のトランジスタより高耐圧で、ソースが前記第１のトランジスタのドレインに接続され、ゲートが前記第１のトランジスタのソースに接続され、ドレインが前記整流素子のカソードとなるディプレッション型の第２のトランジスタと、
前記第１のトランジスタより高耐圧で、ドレインが前記第２のトランジスタのドレインに接続されたディプレッション型の第３のトランジスタと、
前記第１のトランジスタのソースの電圧と前記第３のトランジスタのソースの電圧とを比較し、前記第１のトランジスタのゲート電圧を制御する比較器と、
を備えることを特徴とする半導体装置。
前記比較器の一方の電源端子が前記第１のトランジスタのソースに接続されており、
前記第３のトランジスタのソースと前記比較器の他方の電源端子との間に接続され、前記比較器によってゲート電圧が制御される第４のトランジスタと、
前記比較器の双方の電源端子の間に接続されたコンデンサと、
を備えることを特徴とする請求項１に記載の半導体装置。
前記比較器の一方の電源端子が前記第１のトランジスタのソースに接続されており、
前記第３のトランジスタのソースと前記比較器の他方の電源端子との間に接続されたダイオードと、
前記比較器の双方の電源端子の間に接続されたコンデンサと、
を備えることを特徴とする請求項１に記載の半導体装置。
前記第３のトランジスタのゲートが前記第２のトランジスタのソースに接続される
ことを特徴とする請求項１乃至３のいずれかに記載の半導体装置。
前記第３のトランジスタのゲートが前記第２のトランジスタのゲートに接続される
ことを特徴とする請求項１乃至３のいずれかに記載の半導体装置。
負極端子が前記第１のトランジスタのソースに接続され、前記第１のトランジスタのソースの電圧に第１電圧を加えた電圧を正極端子に出力する第１電圧源と、
前記第３のトランジスタのソースと前記第１電圧源の正極端子との間に直列に接続された分圧抵抗と、
を備え、
前記比較器の一方の入力端子が前記分圧抵抗の分圧点に接続される
ことを特徴とする請求項１乃至６のいずれかに記載の半導体装置。
前記第１のトランジスタのソースが前記比較器の非反転入力端子に接続され、前記第３のトランジスタのソースが前記比較器の反転入力端子に接続される
ことを特徴とする請求項１乃至６のいずれかに記載の半導体装置。
整流素子が並列に接続されたスイッチング素子として機能する半導体装置であって、
ソースが前記スイッチング素子の一方の端子となる第１のトランジスタと、
前記第１のトランジスタより高耐圧で、ソースが前記第１のトランジスタのドレインに接続され、ゲートが前記第１のトランジスタのソースに接続され、ドレインが前記スイッチング素子の他方の端子となるディプレッション型の第２のトランジスタと、
前記第１のトランジスタより高耐圧で、ドレインが前記第２のトランジスタのドレインに接続されたディプレッション型の第３のトランジスタと、
負極端子が前記第１のトランジスタのソースに接続され、前記第１のトランジスタのソースの電圧に第１電圧を加えた電圧を正極端子に出力する第１電圧源と、
前記第３のトランジスタのソースと前記第１電圧源の正極端子との間に直列に接続された分圧抵抗と、
負極端子が前記第１のトランジスタのソースに接続され、前記第１のトランジスタのソースの電圧に第２電圧を加えた電圧を正極端子に出力する第２電圧源と、
前記スイッチング素子の制御信号の電圧と前記第２電圧源の出力電圧とを比較する比較器と、
前記比較器の出力電圧と前記分圧抵抗の分圧電圧とを比較し、前記第１のトランジスタのゲート電圧を制御する比較器と、
を備えることを特徴とする半導体装置。
さらに、前記比較器と前記第１のトランジスタのゲート間に、前記比較器が出力する制御信号の前記第１のトランジスタを導通する第１のレベルを外部制御信号に応答して前記第１のトランジスタを非導通にする第２のレベルにする論理回路を備えた、
ことを特徴とする請求項１乃至６のいずれかに記載の半導体装置。
前記第２のトランジスタと前記第３のトランジスタとが高電子移動度トランジスタ（ＨＥＭＴ）であり、前記第１のトランジスタが前記第１のトランジスタがシリコンＭＯＳＦＥＴである
ことを特徴とする請求項１乃至９のいずれかに記載の半導体装置。