JP2011152011A - 半導体装置及びそれを用いた電源装置 - Google Patents

半導体装置及びそれを用いた電源装置 Download PDF

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Abstract

【課題】駆動損失だけでなく、スイッチング損失も低減する技術を提供する。
【解決手段】ハイサイドおよびローサイドのスイッチング素子が並列接続された複数のパワーＭＯＳＦＥＴから構成される電源装置において、これらの並列接続された複数のパワーＭＯＳＦＥＴは出力電流が小さいほどオフ状態の数が多くなるように制御され、特に、出力電流が小さい時にオフするパワーＭＯＳＦＥＴは、プリント基板の入力コンデンサの正端子からスイッチング素子を経由して、入力コンデンサの負端子に至るループの外側に配置されている。これにより、主回路ループの外側に配置されたパワーＭＯＳＦＥＴのパッケージ１４１Ｃ，１４２Ｃをオフし、内側に配置されたパワーＭＯＳＦＥＴのパッケージ１４１Ｂ，１４２Ｂをオンすることにより、主回路の寄生インダクタンスを低減することで、スイッチング損失を低減し、軽負荷の効率を向上することができる。
【選択図】図２

Description

本発明は、半導体装置の技術に関し、特に、電子機器等に用いられる同期整流回路を含む半導体装置、及びそれを用いた電源装置に適用して有効な技術に関する。
従来、電子機器等に用いられる電源装置として、図１２に示すような電源装置が知られている。図１２に示す電源装置では、直流入力電源６０から入力コンデンサ６１を含んで構成された入力部５１に入力された直流電力を制御部５４の駆動部７０から出力される制御信号に基づいて能動素子６２を含んで構成されたスイッチング部５２でスイッチングし、転流ダイオード６３や出力フィルタ５５を含んで構成された出力部５３から負荷６６に対して電力が供給される。また、負荷６６へ出力される電圧や電流は検出部６７で検出され、この検出値と設定部６８で設定された負荷６６の制御目標値とが比較演算部６９で比較され、駆動部７０から比較結果に基づいた制御信号がスイッチング部５２に出力される。このようにして負荷６６に供給される電力が制御目標値と一致するように制御される。
このような電源装置の具体的な回路構成を図１３に示す。図１３に示すように、スイッチング部５２は、能動素子（例えばトランジスタやＭＯＳＦＥＴ等）６２で構成されている。出力部５３は、転流ダイオード６３と、チョークコイル６４及び出力コンデンサ６５で構成された出力フィルタとで構成されている。制御部５４は、比較演算部６９、設定部６８、駆動部７０で構成されている。さらに、制御部５４は図示しない発振回路を備えており、駆動部７０からパルス信号を能動素子６２に出力する。これにより能動素子６２に印加される直流入力電源６０からの直流電圧Ｖｉｎがスイッチングされる。
能動素子６２がオンの場合には、直流電力はチョークコイル６４及び出力コンデンサ６５にチャージされると共に負荷６６へ供給される。能動素子６２がオフの場合は、チョークコイル６４及び出力コンデンサ６５にチャージされていたエネルギーが転流ダイオード６３を介して負荷６６に供給される。
このとき、制御部５４では、比較演算部６９において検出部６７で検出した出力電圧Ｖｏをモニタし、これと設定部６８で設定された制御目標値とを比較し、駆動部７０から比較結果に基づいた制御信号をスイッチング部５２に出力する。これにより能動素子６２がオン・オフ制御され、負荷６６に供給される電力が制御目標値と一致するように制御される。このときの出力電圧Ｖｏは以下の式（１）で示される。
Ｖｏ＝Ｖｉｎ×（Ｔｏｎ／Ｔ） ・・・（１）
ただし、Ｖｉｎは直流入力電源６０からの直流電圧、Ｔは駆動部７０から出力されるパルス信号の周期、Ｔｏｎは周期Ｔのうち能動素子６２が導通の時間を示す。すなわち、Ｔｏｎ／Ｔはデューティ比を示す。
ところで、出力部５３における転流側には、図１３に示すように受動素子である転流ダイオード６３を使用するのが通常であるが、転流ダイオード６３は、図１４に示すような電流−電圧特性を有しており、電流がある所定値以上になると、順方向電圧が飽和状態になる。この飽和電圧は、高速ダイオードにおいては０．９Ｖ〜１．３Ｖ、ショットキーダイオードでは０．４５Ｖ〜０．５５Ｖ程度となっている。このように、転流ダイオード６３の順方向電圧が飽和することにより電力損失が生じ、電源変換効率を悪化させてしまうという問題があった。さらに、電力損失が大きく素子のジャンクション温度が上昇するため、出力電流を大きくする程、転流ダイオード６３を多くして（２個や３個等）並列接続し、１素子当たりの電力損失を分散させ、ジャンクション温度を抑制する必要があるという問題があった。
この問題を解決するため、図１５に示すように、転流側にパワーＭＯＳＦＥＴ３（内蔵ダイオード３Ａ）を使用した同期整流方式の電源装置が知られている。これは図１６に示すように、ダイオードの電流−電圧特性が非線形性であるのに対し、ＭＯＳＦＥＴの電流−電圧特性がゲート電圧によっては線形性になり、電圧降下がダイオードの場合と比較して小さいことを利用したものである。
図１５に示す電源装置は、スイッチング用のパワーＭＯＳＦＥＴ２（内蔵ダイオード２Ａ）を備え、このパワーＭＯＳＦＥＴ２のゲート端子には、制御回路８から制御信号が入力される。パワーＭＯＳＦＥＴ２が導通状態の場合は、入力電力はチョークコイル４を通って出力コンデンサ５に充電されると共に負荷６に供給される。次にパワーＭＯＳＦＥＴ２が非導通状態になると、チョークコイル４に蓄えられていた磁気エネルギーが放出され、出力コンデンサ５及び負荷６を経由して転流電流が検出抵抗７、パワーＭＯＳＦＥＴ３の内蔵ダイオード３Ａを流れる。このとき、検出抵抗７により電圧降下が生じるが、この電圧降下を検出電圧として比較器８０で基準電圧電源８２から出力される基準電圧Ｖｒｅｆと比較する。そして、検出電圧が基準電圧Ｖｒｅｆよりも高い場合には比較器８０はハイレベルを出力し、駆動回路８１を介してパワーＭＯＳＦＥＴ３を導通させる。
この電源装置の変換効率（出力電圧／入力電圧）ηは図１７に示す如く、出力電流Ｉｏの増加と共に低下していく。これは、下記の式（２）で示されるパワーＭＯＳＦＥＴの電力損失ＰＦＥＴがオン抵抗Ｒｏｎ一定の下、ドレイン電流ＩＤの２乗に比例して増加するためである。
ＰＦＥＴ＝Ｒｏｎ×ＩＤ２＝（Ｒｏｎ×ＩＤ）×ＩＤ ・・・（２）
この問題を解決するため、パワーＭＯＳＦＥＴを並列に接続してオン抵抗を１／２にする技術が提案されている（特許文献１）。
しかしながら、このような電源装置では、２個のパワーＭＯＳＦＥＴを常に同時に駆動するため、駆動電力も２倍必要となり、重負荷時（＝出力電流Ｉｏが大きい領域）の効率を改善することはできるものの、軽負荷時（＝出力電流Ｉｏが小さい領域）の損失が相対的に増加し、効率が低下する、という問題があった。
この問題を解決するため、出力電流により、並列接続したパワーＭＯＳＦＥＴのうち、オンする数を変えるという技術が提案されている（特許文献２）。この技術では、出力電流に応じて、少なくとも、１つのパワーＭＯＳＦＥＴを選択して駆動する。例えば、複数のスイッチング素子が全て同一特性、すなわち流せる電流の大きさが同じ場合において、出力電流が小さいとき、すなわち軽負荷時には１つのスイッチング素子を駆動し、出力電流が大きくなるに従って、すなわち重負荷になるに従って駆動するスイッチング素子を増やす。軽負荷時には１つのスイッチング素子のみを駆動することにより、無駄な駆動電力の消費を防ぎ、重負荷時には複数のスイッチング素子を駆動することによりスイッチング素子の導通損失を小さくすることができる。よって、軽負荷時から重負荷時に渡って、電源効率を向上することができる。
実開平６−４４３９６号公報 特開２００６−２１１７６０号公報 特開２００８−１０８５１号公報
しかしながら、特許文献２にはパワーＭＯＳＦＥＴの実装方法については記載されていない。軽負荷時の主要損失としてパワーＭＯＳＦＥＴを駆動する際に発生する駆動損失の他に、ドレインとソース間の出力容量Ｃｏｓｓに起因するスイッチング損失がある。軽負荷において、並列接続されたパワーＭＯＳＦＥＴのうち、少なくとも１つ以上のゲートをオフすることで、駆動損失を低減することはできるが、スイッチング損失を低減することはできない。
そこで、本発明の目的は、上記従来技術の課題を解決するためになされたもので、駆動損失だけでなく、スイッチング損失も低減する技術を提供することである。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
すなわち、代表的なものの概要は、電圧入力端子と基準電位端子との間に直列に接続された第１および第２のスイッチング素子が並列接続された複数のトランジスタ（パワーＭＯＳＦＥＴ等）から構成され、これらの並列接続された複数のトランジスタは出力電流が小さいほどオフ状態の数が多くなるように制御され、特に、出力電流が小さい時にオフするトランジスタは、プリント基板の入力コンデンサの正端子から第１および第２のスイッチング素子を経由して、入力コンデンサの負端子に至るループの外側に配置されていることを特徴とする。
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
すなわち、代表的なものによって得られる効果は、トランジスタの駆動損失だけでなく、スイッチング損失も低減することができる。
本発明の実施の形態１における電源装置の回路を示す図である。 本発明の実施の形態１において、図１の回路図に対応した電源装置の実装および制御を示す図（（ａ）通常負荷時、（ｂ）軽負荷時）である。 本発明の実施の形態１における電源装置の効果を示す図である。 本発明の実施の形態２における電源装置の実装および制御を示す図（（ａ）通常負荷時、（ｂ）軽負荷時）である。 本発明の実施の形態２において、図４に示したパッケージの詳細を示す図（（ａ）外観、（ｂ）内部）である。 本発明の実施の形態３における電源装置の実装および制御を示す図（（ａ）通常負荷時、（ｂ）軽負荷時）である。 本発明の実施の形態４における電源装置の回路を示す図である。 本発明の実施の形態４において、図７の回路図に対応した電源装置の実装および制御を示す図（（ａ）通常負荷時、（ｂ）軽負荷時）である。 本発明の実施の形態５における電源装置の実装および制御を示す図（（ａ）通常負荷時、（ｂ）軽負荷時）である。 本発明の実施の形態５において、図９に示したパッケージの内部を示す図である。 本発明の実施の形態６における電源装置の回路を示す図である。 従来技術における電源装置の概略構成を示す図である。 従来技術における電源装置の回路構成を示す図である。 ダイオードの電圧降下と電流の関係を説明する図である。 従来技術における同期整流方式の電源装置の回路構成を示す図である。 ダイオードとＭＯＳＦＥＴの電圧降下と電流の関係を説明する図である。 従来技術における電源装置の出力電流と電源効率との関係を説明する図である。
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
（実施の形態の概要）
本発明の電源装置は、直流入力電源に接続される電圧入力端子と基準電位端子との間に直列に接続されたハイサイドのスイッチング素子およびローサイドのスイッチング素子を有する半導体装置を用いて構成される。この半導体装置は、ハイサイドおよびローサイドのスイッチング素子を相補的にオン、オフ制御して、ハイサイドおよびローサイドのスイッチング素子の接続ノードに接続されるチョークコイルに対して電流を流して、電圧入力端子に印加されている電圧を変換した電圧を出力するように構成される。
特に、ハイサイドまたはローサイドのスイッチング素子は並列接続された複数のパワーＭＯＳＦＥＴから構成され、これらの並列接続されたパワーＭＯＳＦＥＴは出力電流が小さいほどオフ状態の数が多くなるように制御され、出力電流が小さい時にオフするパワーＭＯＳＦＥＴは、入力コンデンサの正端子からハイサイドのパワーＭＯＳＦＥＴおよびローサイドのパワーＭＯＳＦＥＴを経由して、入力コンデンサの負端子に至るループの外側に配置されている。
このような構成により、電源の出力電流が減少した場合、動作するパワーＭＯＳＦＥＴの並列数を削減する電源装置において、軽負荷時、入力コンデンサの正端子からハイサイドのパワーＭＯＳＦＥＴとローサイドのパワーＭＯＳＦＥＴを経由して、入力コンデンサの負端子に戻る主回路ループの外側に配置されたパワーＭＯＳＦＥＴをオフし、内側に配置されたパワーＭＯＳＦＥＴをオンすることで、パワーＭＯＳＦＥＴの駆動損失だけでなく、スイッチング損失も低減することができる。
以下において、前記実施の形態の概要に基づいた、各実施の形態について具体的に説明する。
（実施の形態１）
図１は、本発明の実施の形態１における電源装置の回路を示す図である。図１に示す電源装置は、半導体装置を用いて構成される。この半導体装置は、ハイサイドのパワーＭＯＳＦＥＴ２Ｂ，２Ｃ、ローサイドのパワーＭＯＳＦＥＴ３Ｂ，３Ｃ、ハイサイドのパワーＭＯＳＦＥＴ２Ｂ，２Ｃを駆動する駆動回路７０Ｂ，７０Ａ、ローサイドのパワーＭＯＳＦＥＴ３Ｂ，３Ｃを駆動する駆動回路７０Ｄ，７０Ｃから構成される。電源装置は、この半導体装置の他に、直流入力電源１、入力コンデンサ６１、チョークコイル４、出力コンデンサ５等を含んで構成される。この電源装置には、プロセッサ等の負荷６が接続される。
図１においては、ハイサイドの２つのパワーＭＯＳＦＥＴ２Ｂ，２Ｃとローサイドの２つのパワーＭＯＳＦＥＴ３Ｂ，３Ｃをそれぞれ並列に接続して、駆動回路７０ＢによりハイサイドのパワーＭＯＳＦＥＴ２Ｂを駆動し、駆動回路７０ＡによりハイサイドのパワーＭＯＳＦＥＴ２Ｃを駆動し、駆動回路７０ＣによりローサイドのパワーＭＯＳＦＥＴ３Ｃを駆動し、駆動回路７０ＤによりローサイドのパワーＭＯＳＦＥＴ３Ｂを駆動する。軽負荷においては、並列接続されたパワーＭＯＳＦＥＴ２Ｂ，２Ｃ，３Ｂ，３Ｃのうち、少なくとも１つ以上のゲートをオフすることで、駆動電力の消費を抑制する。
パワーＭＯＳＦＥＴのゲートをオフする（＝ゲートの入力信号を印加しない）ことで、パワーＭＯＳＦＥＴの入力容量Ｃｉｓｓに起因する式（３）の駆動損失Ｐｄｒｉｖｅを低減することができる。
Ｐｄｒｉｖｅ＝Ｃｉｓｓ・Ｖｄｒｉｖｅ２・ｆｓｗ ・・・（３）
ここで、Ｖｄｒｉｖｅはゲートの駆動電圧、ｆｓｗはスイッチング周波数である。
しかしながら、並列接続されたパワーＭＯＳＦＥＴのゲートをオフしても、ドレイン端子とソース端子は主回路に電気的に接続された状態なので、ドレインとソース間の出力容量Ｃｏｓｓに起因したスイッチング損失を低減することはできない。
ハイサイドのパワーＭＯＳＦＥＴ２Ｂ，２Ｃがターンオン、ターンオフする際、電流が急峻に変化し、パワーＭＯＳＦＥＴ２Ｂ，２Ｃ，３Ｂ，３Ｃのドレインとソースの間に直流入力電源１からの入力電圧に式（４）の電圧ΔＶが重畳されたスパイク電圧が発生し、これがスイッチング損失を増大させる。
ΔＶ＝Ｌｓ・ｄｉ／ｄｔ ・・・（４）
ここで、Ｌｓは主回路の寄生インダクタンスで、入力コンデンサ６１の正端子からハイサイドのパワーＭＯＳＦＥＴ２Ｂ，２ＣとローサイドのパワーＭＯＳＦＥＴ３Ｂ，３Ｃを経由して、入力コンデンサ６１の負端子に戻るループのインダクタンスに相当する。主回路の寄生インダクタンスを低減することで、スパイク電圧が低減され、スイッチング損失を低減できる。
図２は、本実施の形態において、図１の回路図に対応した電源装置の実装および制御を示す図（（ａ）通常負荷時、（ｂ）軽負荷時）である。図２に示す電源装置は、プリント基板上に、４つの入力コンデンサ６１、ハイサイドのパワーＭＯＳＦＥＴ２Ｂ，２Ｃの２つのパッケージ１４１Ｂ，１４１Ｃ、ローサイドのパワーＭＯＳＦＥＴ３Ｂ，３Ｃの２つのパッケージ１４２Ｂ，１４２Ｃが実装されて構成される。
プリント基板の配線は、直流入力電源１の正端子に接続される配線（Ｖｉｎ）９１、チョークコイル４の一方の端子に接続される配線（Ｖｘ）９２、直流入力電源１の負端子に接続される配線（Ｇｎｄ）９３からなる。図２ではチョークコイル４は割愛されている。Ｖｉｎ９１とＧｎｄ９３の間には４つの入力コンデンサ６１が接続され、ハイサイドのパワーＭＯＳＦＥＴの２つのパッケージ１４１Ｂ，１４１Ｃが並列接続され、ローサイドのパワーＭＯＳＦＥＴもまた２つのパッケージ１４２Ｂ，１４２Ｃが並列接続される。各パッケージ１４１Ｂ，１４１Ｃ，１４２Ｂ，１４２Ｃは、それぞれゲート端子１１１〜１１４を介してオン・オフ制御される。
図２中の矢印はスイッチング時の電流経路を示し、入力コンデンサ６１からハイサイドのパワーＭＯＳＦＥＴのパッケージ１４１Ｂ，１４１ＣとローサイドのパワーＭＯＳＦＥＴのパッケージ１４２Ｂ，１４２Ｃを経由し、入力コンデンサ６１に戻る。主回路の寄生インダクタンスＬｓは、この矢印で示したループのインダクタンスに相当する。図２（ａ）に示した通常負荷から重負荷の条件では、並列接続されたパッケージ１４１Ｂ，１４１Ｃ，１４２Ｂ，１４２Ｃは全て動作する。一方、図２（ｂ）の軽負荷の条件では、入力コンデンサ６１の正端子から、ハイサイドのパワーＭＯＳＦＥＴのパッケージ１４１Ｂ，１４１ＣとローサイドのパワーＭＯＳＦＥＴのパッケージ１４２Ｂ，１４２Ｃを経由して、入力コンデンサ６１の負端子に至るループの外側に配置されたパッケージ１４１Ｃ，１４２Ｃのゲート信号をオフし、内側に配置されたパッケージ１４１Ｂ，１４２Ｂのゲート信号をオンする。このように、軽負荷時にオフするパワーＭＯＳＦＥＴのパッケージ１４１Ｃ，１４２Ｃを主回路ループの外側に配置し、オンするパワーＭＯＳＦＥＴのパッケージ１４１Ｂ，１４２Ｂを主回路ループの内側に配置することで、寄生インダクタンスＬｓが小さくなり、スイッチング損失を低減することができる。
図３は、本実施の形態の効果を示す図で、Ｃａｓｅ１は主回路ループの内側のパワーＭＯＳＦＥＴのパッケージ１４１Ｂ，１４２Ｂをオフ（＝外側のパワーＭＯＳＦＥＴのパッケージ１４１Ｃ，１４２Ｃがオン）した場合で、主回路の寄生インダクタンスＬｓは２．５ｎＨとなる。一方、Ｃａｓｅ２は主回路ループの外側のパワーＭＯＳＦＥＴのパッケージ１４１Ｃ，１４２Ｃをオフ（＝内側のパワーＭＯＳＦＥＴのパッケージ１４１Ｂ，１４２Ｂがオン）した場合で、主回路の寄生インダクタンスＬｓは１．７ｎＨとなり、Ｃａｓｅ１と比べて３２％低減できる。
次に、軽負荷時に主回路ループの外側にあるパワーＭＯＳＦＥＴのパッケージ１４１Ｃ，１４２Ｃをオフ（＝主回路ループの内側にあるパワーＭＯＳＦＥＴのパッケージ１４１Ｂ，１４２Ｂをオン）することが自明ではない理由について、「熱抵抗」と「駆動回路」の視点から述べる。熱抵抗の視点から見ると、主回路ループの内側のパワーＭＯＳＦＥＴのパッケージ１４１Ｂ，１４２Ｂをオフし、外側のパワーＭＯＳＦＥＴのパッケージ１４１Ｃ，１４２Ｃをオンする方が望ましい。なぜなら、発熱源となるパワーＭＯＳＦＥＴ間の距離を離すことで、熱抵抗を減らし、ジャンクション温度を下げることができるからである。ジャンクション温度の低減はオン抵抗の低減や信頼性の向上などメリットが多い。
図２にはドライバＩＣの記載は無いが、プリント基板にはパワーＭＯＳＦＥＴのパッケージ１４１Ｂ，１４１Ｃ，１４２Ｂ，１４２Ｃを駆動する駆動回路のドライバＩＣが実装される。ドライバＩＣとパワーＭＯＳＦＥＴのパッケージ１４１Ｂ，１４１Ｃ，１４２Ｂ，１４２Ｃの間の寄生インダクタンスＬｇは、前記主回路の寄生インダクタンスＬｓと比べると、損失に与える影響は小さいが、デッドタイム（＝ハイサイドのパワーＭＯＳＦＥＴとローサイドのパワーＭＯＳＦＥＴの貫通電流を防ぐため、ハイサイドのパワーＭＯＳＦＥＴとローサイドのパワーＭＯＳＦＥＴの両者をオフする期間）を正確に制御するには、ドライバＩＣとパワーＭＯＳＦＥＴのパッケージの距離を小さくし、ドライバＩＣとパワーＭＯＳＦＥＴのパッケージ間の寄生インダクタンスＬｇを低減することが望ましい。すなわち、デッドタイム制御の視点からは、軽負荷時にドライバＩＣに近いパワーＭＯＳＦＥＴのパッケージ１４１Ｂとパッケージ１４１Ｃのどちらか一方、パッケージ１４２Ｂとパッケージ１４２Ｃのどちらか一方を駆動した方が好ましく、必ずしも主回路ループの外側のパワーＭＯＳＦＥＴのパッケージをオフし、内側のパワーＭＯＳＦＥＴのパッケージをオンする方が良いとは言えない。
このように、本実施の形態における電源装置の実装および制御によれば、「熱抵抗」と「駆動回路」の視点から自明ではなく、軽負荷時に、主回路ループの外側に配置されたパワーＭＯＳＦＥＴのパッケージ１４１Ｃ，１４２Ｃをオフし、内側に配置されたパワーＭＯＳＦＥＴのパッケージ１４１Ｂ，１４２Ｂをオンすることで、パワーＭＯＳＦＥＴの駆動損失だけでなく、スイッチング損失も低減することができる。
（実施の形態２）
図４は、本発明の実施の形態２における電源装置の実装および制御を示す図（（ａ）通常負荷時、（ｂ）軽負荷時）である。本実施の形態が実施の形態１と異なる点は、ハイサイドのパワーＭＯＳＦＥＴ２Ｄ，２ＥとローサイドのパワーＭＯＳＦＥＴ３Ｄ，３Ｅを、それぞれ同一のパッケージ１２１，１２２に実装したことである。ハイサイドのパワーＭＯＳＦＥＴ２Ｄと２Ｅは同一のチップに実装することも可能であり（モノリシック）、それぞれを別チップとし、同一のパッケージに実装することも可能である（マルチ・チップ）。ローサイドのパワーＭＯＳＦＥＴ３Ｄと３Ｅについても同様に、モノリシック、マルチ・チップが可能である。図４（ｂ）に示すように、軽負荷においては入力コンデンサ６１の正端子から、ハイサイドのパワーＭＯＳＦＥＴ２Ｄ，２ＥとローサイドのパワーＭＯＳＦＥＴ３Ｄ，３Ｅを経由して、入力コンデンサ６１の負端子に至るループの外側に配置されたパワーＭＯＳＦＥＴ２Ｅ，３Ｅのゲート信号をオフし、内側に配置されたパワーＭＯＳＦＥＴ２Ｄ，３Ｄのゲート信号をオンすることにより、主回路の寄生インダクタンスＬｓを低減することができる。
図５は、図４に示したローサイドのパワーＭＯＳＦＥＴ３Ｄ，３Ｅのパッケージ１２１の詳細図で、（ａ）外観と（ｂ）内部を示す図である。ハイサイドのパワーＭＯＳＦＥＴ２Ｄ，２Ｅのパッケージ１２２についても同様である。図５は同一チップ上に２つのパワーＭＯＳＦＥＴ３Ｄ，３Ｅを設けた例である。図５（ａ）において左側の４ピンはドレイン端子（Ｄ）、右側の４ピンのうち、Ｇ１がパワーＭＯＳＦＥＴ３Ｄのゲート端子、Ｓ１がパワーＭＯＳＦＥＴ３Ｄのソース端子、Ｇ２がパワーＭＯＳＦＥＴ３Ｅのゲート端子、Ｓ２がパワーＭＯＳＦＥＴ３Ｅのソース端子である。パワーＭＯＳＦＥＴ３Ｄ，３Ｅはドレイン電位に接続されるリードフレーム１２３にダイ・ボンディングされ、ソース端子Ｓ１，Ｓ２とゲート端子Ｇ１，Ｇ２はワイヤ１２４によるワイヤ・ボンディングにより接続される。
本実施の形態における電源装置の実装および制御においても、実施の形態１と同様に、軽負荷時に、主回路ループの外側に配置されたパワーＭＯＳＦＥＴ２Ｅ，３Ｅをオフし、内側に配置されたパワーＭＯＳＦＥＴ２Ｄ，３Ｄをオンすることで、パワーＭＯＳＦＥＴの駆動損失だけでなく、スイッチング損失も低減することができる。
（実施の形態３）
図６は、本発明の実施の形態３における電源装置の実装および制御を示す図（（ａ）通常負荷時、（ｂ）軽負荷時）である。本実施の形態が実施の形態１と異なる点は、ハイサイドのパワーＭＯＳＦＥＴ２とローサイドのパワーＭＯＳＦＥＴ３を同一のチップ１３１に実装したことである。ハイサイドのパワーＭＯＳＦＥＴ２は、２つの領域、すなわち、パワーＭＯＳＦＥＴ２ＤとパワーＭＯＳＦＥＴ２Ｅに分割される。ローサイドのパワーＭＯＳＦＥＴ３についても同様に、パワーＭＯＳＦＥＴ３ＤとパワーＭＯＳＦＥＴ３Ｅの２つに分割される。図６（ｂ）に示すように、軽負荷においては、入力コンデンサ６１の正端子から、ハイサイドのパワーＭＯＳＦＥＴ２Ｄ，２ＥとローサイドのパワーＭＯＳＦＥＴ３Ｄ，３Ｅを経由して、入力コンデンサ６１の負端子に至るループの外側に配置されたパワーＭＯＳＦＥＴ２Ｅ，３Ｅをオフし、内側に配置されたパワーＭＯＳＦＥＴ２Ｄ，３Ｄをオンすることにより、主回路の寄生インダクタンスＬｓを低減することができる。
よって、本実施の形態における電源装置の実装および制御においても、実施の形態１と同様に、パワーＭＯＳＦＥＴの駆動損失だけでなく、スイッチング損失も低減することができる。
（実施の形態４）
図７は、本発明の実施の形態４における電源装置の回路を示す図である。本実施の形態が実施の形態１と異なる点は、ハイサイドのパワーＭＯＳＦＥＴ２Ｂは１つとし、ローサイドの２つのパワーＭＯＳＦＥＴ３Ｂ，３Ｃのみ並列に接続したことである。プロセッサなどの負荷６に電力を供給する電源は、直流入力電源１の電圧が１２〜１９Ｖ、負荷６に出力する電圧は１Ｖ程度なので、ＰＷＭのデューティは１０％以下となる。よって、１周期の中でハイサイドのパワーＭＯＳＥＦＴ２Ｂに電流が流れる期間は１０％以下で、９０％以上はローサイドのパワーＭＯＳＦＥＴ３Ｂ，３Ｃを流れるので、ローサイドのパワーＭＯＳＦＥＴ３Ｂ，３Ｃの導通損失はハイサイドのパワーＭＯＳＥＦＴ２Ｂと比較して大きい。したがって、導通損失を低減するため、パワーＭＯＳＦＥＴの並列数を増やす方策はローサイドのパワーＭＯＳＦＥＴにおいて有効となる。
図８は、本実施の形態において、図７の回路図に対応した電源装置の実装および制御を示す図（（ａ）通常負荷時、（ｂ）軽負荷時）である。図８（ｂ）に示すように、軽負荷において、入力コンデンサ６１の正端子から、ハイサイドのパワーＭＯＳＦＥＴ２ＢとローサイドのパワーＭＯＳＦＥＴ３Ｂ，３Ｃを経由して、入力コンデンサ６１の負端子に至るループの外側に配置されたパワーＭＯＳＦＥＴ３Ｃをオフし、内側に配置されたパワーＭＯＳＦＥＴ３Ｂをオンすることにより、主回路の寄生インダクタンスＬｓを低減することができる。
よって、本実施の形態における電源装置の実装および制御においても、実施の形態１と同様に、パワーＭＯＳＦＥＴの駆動損失だけでなく、スイッチング損失も低減することができ、更に本実施の形態では導通損失を低減するために有効である。
（実施の形態５）
図９は、本発明の実施の形態５における電源装置の実装および制御を示す図（（ａ）通常負荷時、（ｂ）軽負荷時）である。本実施の形態が実施の形態１と異なる点は、ハイサイドのパワーＭＯＳＦＥＴ２とローサイドのパワーＭＯＳＦＥＴ３、及びこれらを駆動するドライバＩＣ１０１の３つのチップを同一のパッケージ１３２に実装したことである。図９（ｂ）に示すように、軽負荷においては、入力コンデンサ６１の正端子から、ハイサイドのパワーＭＯＳＦＥＴ２Ｄ，２ＥとローサイドのパワーＭＯＳＦＥＴ３Ｄ，３Ｅを経由して、入力コンデンサ６１の負端子に至るループの外側に配置されたパワーＭＯＳＦＥＴ２Ｅ，３Ｅをオフし、内側に配置されたパワーＭＯＳＦＥＴ２Ｄ，３Ｄをオンすることにより、主回路の寄生インダクタンスＬｓを低減することができる。
図１０は、図９に示したパッケージ１３２の内部を示す図である。ハイサイドのパワーＭＯＳＦＥＴ２とローサイドのパワーＭＯＳＦＥＴ３、及びこれらを駆動するドライバＩＣ１０１の３つのチップを実装したパッケージ１３２において、ドライバＩＣ１０１とハイサイドのパワーＭＯＳＦＥＴ２とは１つのソース端子１３５と２つのゲート端子１３３，１３４で接続されている。ゲート端子１３３はハイサイドのパワーＭＯＳＦＥＴ２Ｄを駆動し、ゲート端子１３４はハイサイドのパワーＭＯＳＦＥＴ２Ｅを駆動する。ドライバＩＣ１０１とローサイドのパワーＭＯＳＦＥＴ３とは１つのソース端子１３８と２つのゲート端子１３６，１３７で接続されている。ゲート端子１３６はローサイドのパワーＭＯＳＦＥＴ３Ｄを駆動し、ゲート端子１３７はローサイドのパワーＭＯＳＦＥＴ３Ｅを駆動する。図１０に示すような、ハイサイドのパワーＭＯＳＦＥＴ２とローサイドのパワーＭＯＳＦＥＴ３、及びこれらを駆動するドライバＩＣ１０１の３つのチップを同一のパッケージ１３２に実装した構造については、例えば、特許文献３に記載されている。
本実施の形態における電源装置の実装および制御においても、実施の形態１と同様に、軽負荷時に、主回路ループの外側に配置されたパワーＭＯＳＦＥＴ２Ｅ，３Ｅをオフし、内側に配置されたパワーＭＯＳＦＥＴ２Ｄ，３Ｄをオンすることで、パワーＭＯＳＦＥＴの駆動損失だけでなく、スイッチング損失も低減することができる。
（実施の形態６）
図１１は、本発明の実施の形態６における電源装置の回路を示す図である。本実施の形態が実施の形態４と異なる点は、ローサイドのパワーＭＯＳＦＥＴの並列接続数を増やし、３つのパワーＭＯＳＦＥＴ３Ｂ，３Ｃ，３Ｆを並列に接続したことである。並列接続数を増やすことで、出力電流に応じて動作するパワーＭＯＳＦＥＴの数を駆動回路７０Ｄ，７０Ｃ，７０Ｅで段階的に制御できるので、軽負荷から重負荷まで、広い電流範囲に渡って高効率を維持することができる。通常負荷から重負荷までは、３つのパワーＭＯＳＦＥＴ３Ｂ，３Ｃ，３Ｆ全てを動作し、負荷が軽くなると、パワーＭＯＳＦＥＴ３Ｆをオフし、更に負荷が軽くなるとパワーＭＯＳＦＥＴ３Ｆに加えてパワーＭＯＳＦＥＴ３Ｃをオフする。パワーＭＯＳＦＥＴ３Ｆに相当するパッケージまたはチップを、入力コンデンサ６１の正端子から、ハイサイドのパワーＭＯＳＦＥＴ２ＢとローサイドのパワーＭＯＳＦＥＴ３Ｂ，３Ｃ，３Ｆを経由して、入力コンデンサ６１の負端子に至るループの外側に配置し、その内側にパワーＭＯＳＦＥＴ３Ｃに相当するパッケージまたはチップを配置し、更にその内側にパワーＭＯＳＦＥＴ３Ｂに相当するパッケージまたはチップを配置する。
よって、本実施の形態における電源装置の実装および制御においても、実施の形態１と同様に、パワーＭＯＳＦＥＴの駆動損失だけでなく、スイッチング損失も低減することができ、更に本実施の形態では広い電流範囲に渡って高効率を維持することができる。
（実施の形態７）
本実施の形態においては、並列接続されたパワーＭＯＳＦＥＴの面積について規定するものである。実施の形態１から実施の形態６においては、並列接続されたパワーＭＯＳＦＥＴの面積については特に言及しなかったが、並列接続されたパワーＭＯＳＦＥＴの面積は全て同じであっても、異なっていても良い。並列接続されたパワーＭＯＳＦＥＴの面積比を大きくする（＝軽負荷時に動作させるパワーＭＯＳＦＥＴの面積を小さくする）ことで、軽負荷時の効率を向上することができる。なぜなら、軽負荷においては、導通損失が相対的に小さくなり、駆動損失の比率が高まるので、小面積のパワーＭＯＳＦＥＴによる駆動損失の低減分が導通損失の増加分を上回るので、駆動損失と導通損失の和を低減することができる。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
本発明は、電子機器等に用いられる同期整流回路を含む半導体装置、及びそれを用いた電源装置に利用可能である。
１…直流入力電源、２，２Ｂ，２Ｃ…パワーＭＯＳＦＥＴ（ハイサイド）、２Ａ…内蔵ダイオード、２Ｄ，２Ｅ…パワーＭＯＳＦＥＴ、３，３Ｂ，３Ｃ，３Ｆ…パワーＭＯＳＦＥＴ（ローサイド）、３Ａ…内蔵ダイオード、３Ｄ，３Ｅ…パワーＭＯＳＦＥＴ、４…チョークコイル、５…出力コンデンサ、６…負荷、７…検出抵抗、８…制御回路、
５１…入力部、５２…スイッチング部、５３…出力部、５４…制御部、５５…出力フィルタ、６０…直流入力電源、６１…入力コンデンサ、６２…能動素子、６３…転流ダイオード、６４…チョークコイル、６５…出力コンデンサ、６６…負荷、６７…検出部、６８…設定部、６９…比較演算部、７０…駆動部、７０Ａ，７０Ｂ，７０Ｃ，７０Ｄ，７０Ｅ…駆動回路、８０…比較器、８１…駆動回路、８２…基準電圧電源、
９１…配線（入力電源の正側）、９２…配線（チョークコイル）、９３…配線（グランド）、１０１…ドライバＩＣ、１１１〜１１４…ゲート端子、１２１，１２２…パッケージ、１２３…リードフレーム、１２４…ワイヤ、１３１…チップ、１３２…パッケージ、１３３，１３４…ゲート端子、１３５…ソース端子、１３６，１３７…ゲート端子、１３８…ソース端子、１４１Ｂ，１４１Ｃ…パッケージ（ハイサイド）、１４２Ｂ，１４２Ｃ…パッケージ（ローサイド）、Ｄ…ドレイン端子、Ｓ１，Ｓ２…ソース端子、Ｇ１，Ｇ２…ゲート端子。

Claims (9)

  1. 電圧入力端子と基準電位端子との間に直列に接続された第１のスイッチング素子および第２のスイッチング素子を有し、
    前記第１および第２のスイッチング素子を相補的にオン、オフ制御して、前記第１および第２のスイッチング素子の接続ノードに接続されるインダクタンス素子に対して電流を流して、前記電圧入力端子に印加されている電圧を変換した電圧を出力する半導体装置であって、
    前記第１または第２のスイッチング素子は並列接続された複数のトランジスタから構成され、前記並列接続された複数のトランジスタは出力電流が小さいほどオフ状態の数が多くなるように制御され、
    前記出力電流が小さい時にオフするトランジスタは、プリント基板の入力コンデンサの正端子から前記第１および第２のスイッチング素子を経由して、前記入力コンデンサの負端子に至るループの外側に配置されていることを特徴とする半導体装置。
  2. 電圧入力端子と基準電位端子との間に直列に接続された第１のスイッチング素子および第２のスイッチング素子を有し、
    前記第１および第２のスイッチング素子を相補的にオン、オフ制御して、前記第１および第２のスイッチング素子の接続ノードに接続されるインダクタンス素子に対して電流を流して、前記電圧入力端子に印加されている電圧を変換した電圧を出力する半導体装置であって、
    前記第１および第２のスイッチング素子はそれぞれ、並列接続された２つのトランジスタから構成され、前記並列接続された２つのトランジスタは出力電流が小さい時、一方をオフするように制御され、
    前記出力電流が小さい時にオフするトランジスタは、プリント基板の入力コンデンサの正端子から前記第１および第２のスイッチング素子を経由して、前記入力コンデンサの負端子に至るループの外側に配置されていることを特徴とする半導体装置。
  3. 電圧入力端子と基準電位端子との間に直列に接続された第１のスイッチング素子および第２のスイッチング素子を有し、
    前記第１および第２のスイッチング素子を相補的にオン、オフ制御して、前記第１および第２のスイッチング素子の接続ノードに接続されるインダクタンス素子に対して電流を流して、前記電圧入力端子に印加されている電圧を変換した電圧を出力する半導体装置であって、
    前記第１および第２のスイッチング素子はそれぞれ、並列接続された２つのトランジスタから構成され、前記第１のスイッチング素子を構成する２つのトランジスタは２つのチップからなり、同一のパッケージに実装され、前記第２のスイッチング素子を構成する２つのトランジスタは２つのチップからなり、同一のパッケージに実装され、前記並列接続された２つのトランジスタは出力電流が小さい時、一方をオフするように制御され、
    前記出力電流が小さい時にオフするトランジスタは、プリント基板の入力コンデンサの正端子から前記第１および第２のスイッチング素子を経由して、前記入力コンデンサの負端子に至るループの外側に配置されていることを特徴とする半導体装置。
  4. 電圧入力端子と基準電位端子との間に直列に接続された第１のスイッチング素子および第２のスイッチング素子を有し、
    前記第１および第２のスイッチング素子を相補的にオン、オフ制御して、前記第１および第２のスイッチング素子の接続ノードに接続されるインダクタンス素子に対して電流を流して、前記電圧入力端子に印加されている電圧を変換した電圧を出力する半導体装置であって、
    前記第１および第２のスイッチング素子はそれぞれ、並列接続された２つのトランジスタから構成され、前記第１のスイッチング素子を構成する２つのトランジスタは１つのチップからなり、前記第２のスイッチング素子を構成する２つのトランジスタは１つのチップからなり、前記並列接続された２つのトランジスタは出力電流が小さい時、一方をオフするように制御され、
    前記出力電流が小さい時にオフするトランジスタは、プリント基板の入力コンデンサの正端子から前記第１および第２のスイッチング素子を経由して、前記入力コンデンサの負端子に至るループの外側に配置されていることを特徴とする半導体装置。
  5. 電圧入力端子と基準電位端子との間に直列に接続された第１のスイッチング素子および第２のスイッチング素子を有し、
    前記第１および第２のスイッチング素子を相補的にオン、オフ制御して、前記第１および第２のスイッチング素子の接続ノードに接続されるインダクタンス素子に対して電流を流して、前記電圧入力端子に印加されている電圧を変換した電圧を出力する半導体装置であって、
    前記第１および第２のスイッチング素子はそれぞれ、並列接続された２つのトランジスタから構成され、前記第１のスイッチング素子を構成する２つのトランジスタと、前記第２のスイッチング素子を構成する２つのトランジスタは１つのチップからなり、前記並列接続された２つのトランジスタは出力電流が小さい時、一方をオフするように制御され、
    前記出力電流が小さい時にオフするトランジスタは、プリント基板の入力コンデンサの正端子から前記第１および第２のスイッチング素子を経由して、前記入力コンデンサの負端子に至るループの外側に配置されていることを特徴とする半導体装置。
  6. 電圧入力端子と基準電位端子との間に直列に接続された第１のスイッチング素子および第２のスイッチング素子を有し、
    前記第１および第２のスイッチング素子を相補的にオン、オフ制御して、前記第１および第２のスイッチング素子の接続ノードに接続されるインダクタンス素子に対して電流を流して、前記電圧入力端子に印加されている電圧を変換した電圧を出力する半導体装置であって、
    前記第２のスイッチング素子は、並列接続された２つのトランジスタから構成され、前記並列接続された２つのトランジスタは出力電流が小さい時、一方をオフするように制御され、
    前記出力電流が小さい時にオフするトランジスタは、プリント基板の入力コンデンサの正端子から前記第１および第２のスイッチング素子を経由して、前記入力コンデンサの負端子に至るループの外側に配置されていることを特徴とする半導体装置。
  7. 電圧入力端子と基準電位端子との間に直列に接続された第１のスイッチング素子および第２のスイッチング素子を有し、
    前記第１および第２のスイッチング素子を相補的にオン、オフ制御して、前記第１および第２のスイッチング素子の接続ノードに接続されるインダクタンス素子に対して電流を流して、前記電圧入力端子に印加されている電圧を変換した電圧を出力する半導体装置であって、
    前記第１および第２のスイッチング素子はそれぞれ、並列接続された２つのトランジスタから構成され、前記第１のスイッチング素子を構成する２つのトランジスタは１つのチップからなり、前記第２のスイッチング素子を構成する２つのトランジスタは１つのチップからなり、前記第１および第２のスイッチング素子を駆動するドライバＩＣは１つのチップからなり、前記第１および第２のスイッチング素子と前記ドライバＩＣは同一のパッケージに実装され、前記並列接続された２つのトランジスタは出力電流が小さい時、一方をオフするように制御され、
    前記出力電流が小さい時にオフするトランジスタは、プリント基板の入力コンデンサの正端子から前記第１および第２のスイッチング素子を経由して、前記入力コンデンサの負端子に至るループの外側に配置されていることを特徴とする半導体装置。
  8. 電圧入力端子と基準電位端子との間に直列に接続された第１のスイッチング素子および第２のスイッチング素子を有し、
    前記第１および第２のスイッチング素子を相補的にオン、オフ制御して、前記第１および第２のスイッチング素子の接続ノードに接続されるインダクタンス素子に対して電流を流して、前記電圧入力端子に印加されている電圧を変換した電圧を出力する半導体装置であって、
    前記第２のスイッチング素子は、並列接続された３つのトランジスタから構成され、前記並列接続された３つのトランジスタは出力電流が小さくなると１つのトランジスタをオフし、更に出力電流が小さくなると２つのトランジスタをオフするように制御され、
    前記出力電流が小さい時に最初にオフするトランジスタは、プリント基板の入力コンデンサの正端子から前記第１および第２のスイッチング素子を経由して、前記入力コンデンサの負端子に至るループの最も外側に配置され、更に前記出力電流が小さい時にオフするトランジスタは、前記最初にオフするトランジスタよりループの内側に配置されていることを特徴とする半導体装置。
  9. 請求項１〜８のいずれか１項に記載の半導体装置を用いたことを特徴とする電源装置。
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