JPWO2015166523A1 - 半導体装置および電力変換装置 - Google Patents

Abstract

発生ノイズを抑制する目的で、スイッチング速度調整用の抵抗とコンデンサ容量の値を大きくしてスイッチング速度を遅く制御した場合には、カスコード型のハイブリッドパワーデバイスを上手くスイッチング制御することができず、素子の破壊を防止できないため信頼性の高い電力変換装置を達成できないという課題が発生する。ノーマリオン型ワイドバンドギャップ半導体ＪＦＥＴのソースとノーマリオフ型ＭＯＳＦＥＴのドレインとを接続し、前記ワイドバンドギャップ半導体ＪＦＥＴのゲートと前記ＭＯＳＦＥＴのソースとを接続してなるカスコード型ＪＦＥＴを有する半導体装置であって、前記ワイドバンドギャップ半導体ＪＦＥＴのゲートと前記ＭＯＳＦＥＴのソースとの間に設けられた第一の抵抗と、前記第一の抵抗に並列に接続された定電圧ダイオードを備える構成とする。

Description

本発明は、半導体装置および電力変換装置に関する。

近年、シリコン（Ｓｉ）の物性値限界を乗り越える性能を有したワイドバンドギャップ半導体素子として炭化ケイ素（ＳｉＣ：シリコンカーバイト）や窒化ガリウム（ＧａＮ：ガリュームナイトライド）などが注目を浴び、次世代のパワー半導体素子として期待されている。これらの材料は、Ｓｉに比べ、絶縁破壊電圧は約１０倍、熱伝導率は約３倍、融点は約２倍、飽和電子速度は約２倍という特徴を兼ね備えた半導体素子であり、特に、高い絶縁破壊電圧を持つため、耐圧を確保するためのドリフト層を１／１０程度まで薄くできパワー半導体のオン電圧を低くすることが可能である。

このことは、これらの材料でパワー半導体を構成すれば、従来の代表的パワー半導体素子であるＩＧＢＴ（Ｓｉ）と比較して、発生損失を大幅に低減することができ、しいては、電力変換装置の大幅な小型化が達成できることが期待される。

また、本技術分野の背景技術として、特開２０１１−１６６６７３号公報（特許文献１）がある。この公報には、「ハイブリッドパワーデバイスを構成するノーマリオン型のＳｉＣ−ＪＦＥＴ２とノーマリオフ型のＳｉ−ＭＯＳＦＥＴ４とは、各ＦＥＴ２、４のソース及びドレインを互いに接続することによりカスコード接続されており、ＳｉＣ−ＪＦＥＴ２のゲートとＳｉ−ＭＯＳＦＥＴ４のソースはスイッチング速度調整用の抵抗１０を介して接続されている。そして、この抵抗１０にコンデンサ１２を並列接続することにより、ハイブリッドパワーデバイスのスイッチング期間中の前半部分ではスイッチング速度を速くしてスイッチング損失を低減し、後半部分ではスイッチング速度を遅くして発振の発生を防止するハイブリッドパワーデバイス」（要約参照）が開示されている。

特開２０１１−１６６６７３号公報

前記特許文献１には、ノーマリオン型のＳｉＣ−ＪＦＥＴ（Ｊｕｎｃｔｉｏｎ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）とノーマリオフ型のＳｉ−ＭＯＳＦＥＴ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）とをカスコード接続してなるハイブリッドパワーデバイスにおいて、共振の発生を抑制しつつ、スイッチング損失を低減できるようにするために、ハイブリッドパワーデバイスのスイッチング速度を制御する制御手段として、ＳｉＣ−ＪＦＥＴのゲートとＳｉ−ＭＯＳＦＥＴのソースとの間に設けられたスイッチング速度調整用の抵抗（速度調整抵抗）と、ＳｉＣ−ＪＦＥＴのゲートに接続されたコンデンサとからなるアナログ回路が記載されている。

しかし、前記特許文献１のハイブリッドパワーデバイスでは、ＳｉＣ−ＪＦＥＴのゲートとＳｉ−ＭＯＳＦＥＴのソースとの間に設けられたスイッチング速度を調整するための抵抗の値を大きくしてスイッチング速度を遅く制御した場合、高耐圧ＳｉＣ−ＪＦＥＴがスイッチングする際に発生するｄＶ／ｄｔに起因した変位電流により、サージ過電圧が高耐圧ＳｉＣ−ＪＦＥＴのゲートと低耐圧Ｓｉ−ＭＯＳＦＥＴのソース間に印可され、このサージ過電圧により低耐圧Ｓｉ−ＭＯＳＦＥＴが破壊することがわかった。すなわち、発生ノイズを抑制する目的で、スイッチング速度調整用の抵抗の値を大きくしてスイッチング速度を遅く制御した場合には、カスコード型のハイブリッドパワーデバイスを上手くスイッチング制御することができず、素子の破壊を防止できないため信頼性の高い電力変換装置を達成できないという課題が発生することを新たに突き止めた。

そこで本発明は、素子の破壊を防止でき、信頼性が高く、安価な半導体装置および電力変換装置を提供することを目的とする。

上記目的を達成するため、ノーマリオン型ワイドバンドギャップ半導体ＪＦＥＴのソースとノーマリオフ型ＭＯＳＦＥＴのドレインとを接続し、前記ワイドバンドギャップ半導体ＪＦＥＴのゲートと前記ＭＯＳＦＥＴのソースとを接続してなるカスコード型ＪＦＥＴを有する半導体装置であって、前記ワイドバンドギャップ半導体ＪＦＥＴのゲートと前記ＭＯＳＦＥＴのソースとの間に設けられた第一の抵抗と、前記第一の抵抗に並列に接続された定電圧ダイオードを備える構成とする。

また、ノーマリオン型ワイドバンドギャップ半導体ＪＦＥＴのソースとノーマリオフ型ＭＯＳＦＥＴのドレインとを接続し、前記ワイドバンドギャップ半導体ＪＦＥＴのゲートと前記ＭＯＳＦＥＴのソースとを接続してなるカスコード型ＪＦＥＴを有する半導体装置であって、前記ワイドバンドギャップ半導体ＪＦＥＴのゲートと前記ＭＯＳＦＥＴのソースとの間に設けられた第一の抵抗と、前記ＭＯＳＦＥＴのドレインとソースの間に設けられた定電圧ダイオードと、を備える構成とする。

本発明によれば、半導体装置自身のスイッチングによるｄＶ／ｄｔに伴う変位電流に起因したサージ過電圧から半導体装置を適切に保護でき、また、安価な低耐圧Ｓｉ−ＭＯＳＦＥＴで構成できるので、高信頼性化と低価格化の両方の利点を享受できる。

電力変換装置の主回路構成図である。 ｎチャネルＪＦＥＴのゲート電圧とドレイン電流の特性図である。 カスコード型ＪＦＥＴの構成図である。 逆変換器における１アーム分のカスコード型ＪＦＥＴの構成図である。 図４における構成時の各部の波形である。 図４における構成時の各部の波形である。 実施例に係わるカスコード型ＪＦＥＴの構成図である。 図６における構成時の各部の波形である。 図６における構成時の各部の波形である。 実施例に係わるカスコード型ＪＦＥＴの構成図である。 実施例に係わるカスコード型ＪＦＥＴの構成図である。 実施例に係わるカスコード型ＪＦＥＴの構成図である。 実施例に係わるカスコード型ＪＦＥＴの構成図である。 実施例に係わるカスコード型ＪＦＥＴの構成図である。 実施例に係わるカスコード型ＪＦＥＴの構成図である。 図９の構成時における各部の波形である。 図９の構成時における各部の波形である。 実施例に係わるカスコード型ＪＦＥＴの構成図である。 実施例に係わるカスコード型ＪＦＥＴの構成図である 実施例に係わるカスコード型ＪＦＥＴの構成図である 実施例に係わるカスコード型ＪＦＥＴの構成図である。 実施例に係わるカスコード型ＪＦＥＴの構成図である。 実施例に係わる半導体装置の鳥瞰図である。

以下では図面を用いて実施例について説明する。なお、各図における共通の構成については同一の参照番号を付してある。また、以下に説明する各実施例は図示例に限定されるものではない。
＜基本的なカスコード型ＪＦＥTの構成＞
まず、図２および３を用いて、電力変換装置の逆変換器における代表的なワイドバンドギャップ半導体素子である、ノーマリオン型のＳｉＣ−ＪＦＥＴとノーマリオフ型のＳｉ−ＭＯＳＦＥＴがカスケードに接続されたカスコード型のＪＦＥＴ（以下、カスコード型ＪＦＥＴという）を有する半導体装置について説明する。

図２は、ノーマリオン型ｎチャネルＪＦＥＴの構成図、およびゲート電圧とドレイン電流の特性図である。ゲートとソース間の電圧ＶＧＳが０Ｖで最大のドレイン電流ＩＤＳＳが流れ、逆電圧の大きさでドレイン電流が制御され、ゲートとソース間の電圧ＶＧＳがＶＧＳ（ＯＦＦ）より負側に大きい領域でオフとなる。

図３は、カスコード型ＪＦＥＴの基本的な構成図である。ＪＦＥＴは、ゲートが接合型構造であり酸化膜がないため、ＭＯＳＦＥＴに比べ、製造プロセスが容易という大きな利点を有するが、一般的にノーマリオン型である。高い電圧下で動作させる電力変換装置への応用においては、ノーマリオフ型のスイッチング素子が好ましい。

このため、ノーマリオン型の高耐圧ＳｉＣ−ＪＦＥＴとノーマリオフ型の低耐圧Ｓｉ−ＭＯＳＦＥＴをカスケードに接続したカスコード型ＪＦＥＴを構成することにより、カスコード型ＪＦＥＴとしてノーマリオフ動作するため、ワイドバンドギャップ半導体装置として有望である。カスコード型ＪＦＥTの利点は、高耐圧を担うスイッチング素子を酸化膜のない接合型構造であるＳｉＣ−ＪＦＥＴで構成することができるため、高耐圧のＳｉＣ−ＭＯＳＦＥＴのようなゲート絶縁膜の信頼性面における問題を回避できる点にある。

カスコード型ＪＦＥＴは、ＳｉＣ−ＪＦＥＴのゲート（Ｇ１）とＳｉ−ＭＯＳＦＥＴのソース（Ｓ２）を接続し、低耐圧Ｓｉ−ＭＯＳＦＥＴのゲート（Ｇ２）の電圧ＶＧＳを制御することにより、カスコード型ＪＦＥＴ３１としてスイッチング動作する。ドライブ回路８は、図示しない上位のマイコンからＰＷＭ信号を受け、ゲート抵抗Ｒｇとゲートとソース間のコンデンサＣｇｓを通して、ゲート電圧ＶＧＳがゲート（Ｇ）とソース（Ｓｃ）に印加され、Ｓｉ−ＭＯＳＦＥＴをオン・オフ制御する。ゲートとソース間に挿入されたコンデンサＣｇｓは必須の部品ではない。すなわち、スイッチング素子に印加される高い電圧はＳｉＣ−ＪＦＥＴが受け持つので、Ｓｉ−ＭＯＳＦＥＴはカスコード型ＪＦＥＴとしてのオン・オフを制御するためのものであればよく、低耐圧の素子で構成可能である。

このように、カスコード型ＪＦＥＴ３１において、オン・オフを制御するＳｉ−ＭＯＳＦＥＴを低耐圧のスイッチング素子で構成できる点がカスコード型ＪＦＥＴ３１の利点である。しかし一方で、スイッチングによって、Ｓｉ−ＭＯＳＦＥＴの定格電圧以上のサージ過電圧が低耐圧Ｓｉ−ＭＯＳＦＥＴに印可された場合、Ｓｉ−ＭＯＳＦＥＴは破壊されてしまう問題がある。そのため、Ｓｉ−ＭＯＳＦＥＴの定格電圧は、このサージ過電圧に大きく依存する。よって、サージ過電圧からＳｉ−ＭＯＳＦＥＴを保護するためには、カスコード型ＪＦＥＴをサージ過電圧値以上の定格電圧値を有するＳｉ−ＭＯＳＦＥＴで構成するか、または、サージ過電圧がＳｉ−ＭＯＳＦＥＴに印加されないような構成にする必要がある。前者の場合、高耐圧な（高い定格電圧値を有する）Ｓｉ−ＭＯＳＦＥＴは、高価であり、素子サイズも大きくなるので、半導体装置の価格および小型化の面で問題がある。
＜従来の逆変換器におけるカスコード型ＪＦＥＴの課題＞
次に、図４および５を用い、本願が解決する課題として新たに突き止めた、カスコード型ＪＦＥＴを用いる従来の逆変換機における問題点を説明する。

図４は、従来の逆変換器における１アーム分のカスコード型ＪＦＥＴの構成図である。図３のカスコード型ＪＦＥＴの構成図において、ＳｉＣ−ＪＦＥＴのゲートとＳｉ−ＭＯＳＦＥＴのソース間にスイッチング速度を調整するための抵抗ＲＧＪを設けている。ここでは、逆変換器３を構成する三相分（Ｕ相、Ｖ相、Ｗ相）の内、代表的にＵ相の１アームのみについて記載している。１アームとは、直流中間回路の（＋）電位側に接続された上アーム側のカスコード型ＪＦＥＴと直流中間回路の（−）電位側に接続された下アーム側のカスコード型ＪＦＥＴを直列に接続した構成のものである。当然、Ｖ相もＷ相も、同様に各々１アーム分のカスコード型ＪＦＥＴ素子で構成されている。

図５は、図４における構成時の各部の波形である。縦軸を電圧、横軸を時間とし、ドライブ回路８Ｕによりカスコード型ＪＦＥＴのターンオン時（図５（ａ））とターンオフ時（図５（ｂ））における各部の電圧の過渡特性波形を示している。また、電圧以外にドレイン電流ＩＤＵも示してあるが、電流については過渡特性波形のみで、電流値のレンジについては記載していない。

図５（ａ）は、カスコード型ＪＦＥＴ４１がオフ状態からオン（カスコード型ＪＦＥＴ４２はオン状態からオフ）した際の過渡特性波形を示す。カスコード型ＪＦＥＴ４１がオフ状態からオンに移行すると、オフ状態にあるカスコード型ＪＦＥＴ４２のドレイン（Ｄ）とソース（Ｓ）間には、直流中間回路の電圧ＶＰＮに依存した、ｄＶＰＮ／ｄｔの急峻な電圧が印可されることになる。この急峻な電圧変化により、カスコード型ＪＦＥＴ４２を構成するＳｉＣ−ＪＦＥＴのドレイン（Ｄ１）からゲート（Ｇ１）とスイッチング速度を調整するための抵抗ＲＧＪを通してソース（Ｓ）へ変位電流ＩＧＤｊが流れる。

この変位電流ＩＧＤｊに起因して、高耐圧ＳｉＣ−ＪＦＥＴのゲート（Ｇ１）と低耐圧Ｓｉ−ＭＯＳＦＥＴのソース（Ｓ２）間には、数（１）のサージ過電圧が印可される。
ＶＧＪＤ＝ＲＧＪ＊ＩＧＤｊ------------------数（１）
このため、カスコード型ＪＦＥＴ４２の低耐圧Ｓｉ−ＭＯＳＦＥＴのドレーン（Ｄ２）とソース（Ｓ２）間（電圧ＶＤＳＤｍ）には、数（１）に近いサージ過電圧が印可されることになる。

数（１）より、スイッチング速度を調整するための抵抗ＲＧＪが大きい程、ＶＤＳＤｍは大きくなることが分かる。ＥＭＣ（電磁環境両立性）を考慮し、スイッチング速度を遅く制御してｄＶＰＮ／ｄｔを抑制することがノイズ発生の低減に有効であるが、スイッチング速度を調整するための抵抗ＲＧＪを大きくすると、低耐圧Ｓｉ−ＭＯＳＦＥＴのドレーン（Ｄ２）とソース（Ｓ２）間に、より高いサージ過電圧が印可されることになり、ＭＯＳＦＥＴが過電圧破壊に至る。高耐圧ＳｉＣ−ＪＦＥＴのゲート（Ｇ１）と低耐圧Ｓｉ−ＭＯＳＦＥＴのソース（Ｓ２）との間に設けられたスイッチング速度を調整するための抵抗ＲＧＪを大きくして、スイッチング速度を遅く制御した場合（ＥＭＣ対応：スイッチング速度を遅く制御してｄＶＰＮ／ｄｔを抑制することがノイズ発生の低減に有効）、高耐圧ＳｉＣ−ＪＦＥＴがスイッチングする際に発生するｄＶＰＮ／ｄｔに起因した変位電流により、数（１）のサージ過電圧が高耐圧ＳｉＣ−ＪＦＥＴのゲート（Ｇ１）とソース（Ｓ２）間に印可される。

よって、カスコード型ＪＦＥＴ４１がオフ状態からオンした際に、カスコード型ＪＦＥＴ４２における低耐圧Ｓｉ−ＭＯＳＦＥＴのドレーン（Ｄ２）とソース（Ｓ２）間には、電圧ＶＤＳＤｍ≒４９．６Ｖもの高いサージ過電圧がかかり、このサージ過電圧により低耐圧Ｓｉ−ＭＯＳＦＥＴが過電圧破壊することになる。本願において、この点が、ノーマリオン型の高耐圧ＳｉＣ−ＪＦＥＴとノーマリオフ型の低耐圧Ｓｉ−ＭＯＳＦＥＴとをカスケード接続したカスコード型ＪＦＥＴの課題となっていることを突き止めた。

図５（ｂ）は、カスコード型ＪＦＥＴ４１がオン状態からオフ（カスコード型ＪＦＥＴ４２はオフ状態からオン）した際の過渡特性波形を示す。オフ状態に移行するカスコード型ＪＦＥＴ４１のドレイン（Ｄ）とソース（Ｓ）間には、直流中間回路の電圧ＶＰＮに依存した、ｄＶＰＮ／ｄｔの急峻な電圧が印可されることになり、この電圧変化により、カスコード型ＪＦＥＴ４１を構成するＳｉＣ−ＪＦＥＴのドレイン（Ｄ１）からゲート（Ｇ１）とスイッチング速度を調整するための抵抗ＲＧＪを通してソース（Ｓ）へ変位電流ＩＧＵｊが流れる。

この変位電流ＩＧＵｊに起因して、カスコード型ＪＦＥＴ１の高耐圧ＳｉＣ−ＪＦＥＴのゲート（Ｇ１）と低耐圧Ｓｉ−ＭＯＳＦＥＴのソース（Ｓ２）間には、数（２）の電圧が印可される。
ＶＧＪＵ＝ＲＧＪ＊ＩＧＵｊ---------------数（２）
このため、低耐圧Ｓｉ−ＭＯＳＦＥＴのドレーン（Ｄ２）とソース（Ｓ２）間（電圧ＶＤＳＵｍ）には、数（２）の電圧に近いサージ過電圧が印可される。すなわち、カスコード型ＪＦＥＴ１の低耐圧Ｓｉ−ＭＯＳＦＥＴのドレーン（Ｄ２）とソース（Ｓ２）間には、電圧ＶＤＳＵｍ≒２１．５Ｖのサージ過電圧が印加されることになる。

よって、カスコード型ＪＦＥＴ４１がオン状態からオフした際に、カスコード型ＪＦＥＴ４２の低耐圧Ｓｉ−ＭＯＳＦＥＴのドレーン（Ｄ２）とソース（Ｓ２）間には、電圧ＶＤＳＤｍ≒２１．５Ｖもの高いサージ過電圧がかかり、このサージ過電圧により低耐圧Ｓｉ−ＭＯＳＦＥＴが過電圧破壊することになる。本願において、この点が、ノーマリオン型の高耐圧ＳｉＣ−ＪＦＥＴとノーマリオフ型の低耐圧Ｓｉ−ＭＯＳＦＥＴとをカスケード接続したカスコード型ＪＦＥＴの課題となっていることを突き止めた。

以下、上述した課題を解決することができる半導体装置とその半導体装置を有する電力変換装置の実施例１を図１、６、７を用いて説明する。

図１は、実施例１に係る電力変換装置の構成図である。図１の電力変換装置１０は、交流機４に電力を供給するための順変換器１、平滑用コンデンサ２、逆変換器３、制御回路５、冷却ファン６、デジタル操作パネル７、ドライブ回路８、電圧検出回路９を備えて構成される。図１では、任意の入力電源として交流電源を用いた場合を示す。順変換器１は、交流電圧を直流電圧に変換する。平滑用コンデンサ２は、直流中間回路に備えられ、順変換器１によって変換された直流電圧を平滑にする。逆変換器３は、直流電圧を任意の周波数の交流電圧に変換する。

逆変換器３内には、代表的なワイドバンドギャップ半導体素子として、ノーマリオン型のＳｉＣ−ＪＦＥＴとノーマリオフ型のＳｉ−ＭＯＳＦＥＴがカスケードに接続されたカスコード型のＪＦＥＴを有する半導体装置が搭載されており、三相出力のＵ相、Ｖ相、Ｗ相に各々カスコード型ＪＦＥＴを直列に接続した１アーム（図の点線部分）が３個（Ｕｐ、Ｖｐ、Ｗｐ）で構成される。

１アームは、例えば図６に示すように、点線で囲んだカスコード型ＪＦＥＴ６１および６２の２個で構成されているが、この構成に限定したものではない。１アームを構成する２個のカスコード型ＪＦＥＴからなる半導体装置（２ｉｎ１）を３個（Ｕ相分、Ｖ相分、Ｗ相分）使用してもよいし、Ｕ相、Ｖ相、Ｗ相の３アーム分である６個のカスコード型ＪＦＥＴからなる半導体装置（６ｉｎ１）を１個使用してもよい。さらには、この半導体装置の形態は、パワーモジュール構造でも三端子構造（例えば、ＴＯ−２２０）でもトランスファモールド構造でもよく、構造を限定したものではない。

以下の実施例では、代表的なノーマリオン型としての高耐圧ＳｉＣ−ＪＦＥＴとノーマリオフ型としての低耐圧Ｓｉ−ＭＯＳＦＥＴ構成で説明するが、ノーマリオン型の高耐圧ＪＦＥＴが炭化ケイ素（ＳｉＣ）で、ノーマリオフ型の低耐圧ＭＯＳＦＥＴがシリコン（Ｓｉ）で構成されることを限定したものではなく、ノーマリオン型の高耐圧ＧａＮ−ＪＦＥＴとノーマリオフ型の低耐圧Ｓｉ−ＭＯＳＦＥＴ構成でも、ノーマリオン型のＪＦＥＴとノーマリオフ型のＭＯＳＦＥＴが炭化ケイ素（ＳｉＣ）や窒化ガリウム（ＧａＮ）などワイドバンドギャップ半導体素子のみでの構成でもよい。

冷却ファン６は、順変換器１及び逆変換器３内のパワーモジュールを冷却する。デジタル操作パネル７は、電力変換装置の各種制御データを設定、変更、異常状態及びモニタ表示を行う。例えば、交流電動機４を駆動する際の加速時間や停止させる場合の減速時間などを設定することができる。制御データの一つである加速・減速時間は図示しない記憶部に格納され、このデータに基づいて、図示しないマイコンが交流電動機４の加速・減速を制御する。

操作パネル７には異常表示が可能な表示部が設けられており、電力変換装置における異常が検出されると当該表示部に表示される。本実施例の操作パネル７としては、特に種類が限られるものではないが、デジタル操作パネルとして装置使用者の操作性を考慮して表示部の表示を見ながら操作が行えるように構成している。なお、表示部は必ずしも操作パネル７と一体に構成する必要はないが、操作パネル７の操作者が、表示を見ながら操作できるように一体構成とすることが望ましい。操作パネル７から入力された電力変換装置の各種制御データは図示しない記憶部に格納される。

制御回路５は、デジタル操作パネル７によって入力される各種の制御データに基づいて逆変換器３のスイッチング素子を制御すると共に、電力変換装置１０全体の制御を司る働きをするもので、マイコン（制御演算装置）が搭載されており、デジタル操作パネル７から入力される各種の制御データに応じて必要な制御処理が行えるように構成されている。
内部構成は省略するが、各種の制御データが格納された記憶部の記憶データからの情報に基づいて演算を行うマイコン（制御演算装置）が搭載されている。
電流検出器ＣＴは、交流機のＵ相、Ｗ相の線電流を検出する。Ｖ相の線電流は、交流条件（ｉｕ＋ｉｖ＋ｉｗ＝０）から、ｉｖ＝−（ｉｕ＋ｉｗ）として求められる。図１では電流検出器ＣＴを２個用いた例を示したが、ＣＴを３個使用し、各Ｕ相、Ｖ相、Ｗ相の線電流を検出してもよい。また、電流検出器ＣＴの検出位置は、逆変換器３への入力側でもよく、上記一例の検出位置に限定されるものではない。

ドライブ回路８は、制御回路５からの指令に基づいて逆変換器３のスイッチング素子を駆動する。ドライブ回路８内にはスイッチングレギュレータ回路（ＤＣ／ＤＣコンバータ）が搭載されており、電力変換装置の運転に必要な各直流電圧を生成し、これらを各構成に対して供給する。電圧検出回路９は、直流中間回路の直流電圧ＶＰＮを検出する。

また、入力電源として交流電源ではなく、直流電源を供給する場合には、直流端子Ｐ（＋）側に直流電源の（＋）側を接続し、直流端子Ｎ（−）側に直流電源の−側を接続すればよい。さらには、交流端子ＲとＳとＴを接続し、この接続点に直流電源の（＋）側を接続し、直流端子Ｎ（−）側に直流電源の（−）側を接続してもよいし、逆に、直流端子Ｐ（＋）側に直流電源の（＋）側を接続し、交流端子ＲとＳとＴを接続し、この接続点に直流電源の（−）側を接続してもよい。

図６は、本実施例の一例に係わるカスコード型ＪＦＥＴの構成図である。カスコード型ＪＦＥＴの制御動作については、図３で説明した通りである。図４のカスコード型ＪＦＥＴの構成図と比較して、ＳｉＣ−ＪＦＥＴのゲート(Ｇ１)とＳｉ−ＭＯＳＦＥＴのソース(Ｓ２)間にスイッチング速度を調整するための抵抗ＲＧＪに定電圧ダイオードＺＤ１を並列に設けている。定電圧ダイオードＺＤ１は、例えばツェナーダイオードなど、予め定められた降伏電圧にクランプできるものであればよい。これは、後述する実施例においても同様である。

カスコード型ＪＦＥＴのスイッチング動作によるｄＶＰＮ／ｄｔを抑制しノイズ発生を低減する目的で、高耐圧ＳｉＣ−ＪＦＥＴのゲート(Ｇ１)と低耐圧Ｓｉ−ＭＯＳＦＥＴのソース(Ｓ２)との間に設けられたスイッチング速度を調整するための抵抗ＲＧＪを大きくし、スイッチング速度を遅く制御した場合、高耐圧ＳｉＣ−ＪＦＥＴがスイッチングする際に発生するｄＶＰＮ／ｄｔに起因した変位電流により、サージ過電圧が低耐圧Ｓｉ−ＭＯＳＦＥＴのドレイン（Ｄ２）とソース（Ｓ２）間に印可され、このサージ過電圧により低耐圧Ｓｉ−ＭＯＳＦＥＴが過電圧破壊する点については、図５における波形で説明した通りである。

このため、低耐圧Ｓｉ−ＭＯＳＦＥＴの破壊を保護する目的で、スイッチング速度を調整するための抵抗ＲＧＪに定電圧ダイオードＺＤ１を並列に接続した構成である。定電圧ダイオードＺＤ１は、高耐圧ＳｉＣ−ＪＦＥＴがスイッチングする際に発生するｄＶＰＮ／ｄｔに起因した変位電流により、高耐圧ＳｉＣ−ＪＦＥＴのゲート（Ｇ１）とソース（Ｓ２）間に印可されるサージ過電圧を定電圧にクランプできる。その結果、低耐圧Ｓｉ−ＭＯＳＦＥＴのドレーン（Ｄ２）とソース（Ｓ２）間（電圧ＶＤＳＤｍ）に印加される電圧を抑制し、低耐圧Ｓｉ−ＭＯＳＦＥＴをサージ過電圧から保護することができる。この時、定電圧ダイオードＺＤ１は、その降伏電圧が低耐圧Ｓｉ−ＭＯＳＦＥＴの定格電圧値（耐圧値）より小さいものを選ぶとよい。

図７は、図６の構成回路において、ドライブ回路８Ｕによりカスコード型ＪＦＥＴ６１のターンオン時とターンオフ時における各部の過渡特性波形を示したものである。縦軸を電圧、横軸を時間にとり、各部の電圧の過渡特性波形を示している。また、電圧以外にドレイン電流ＩＤＵも示してあるが、電流については過渡特性波形のみで、電流値のレンジについては記載していない。

図７（ａ）は、図５（ａ）と同様のモードで、カスコード型ＪＦＥＴ６１がオフ状態からオン（カスコード型ＪＦＥＴ６２はオン状態からオフ）した際の過渡特性波形で、オフ状態にあるカスコード型ＪＦＥＴ６２のドレイン（Ｄ）とソース（Ｓ）間には、直流中間回路の電圧ＶＰＮに依存した、ｄＶＰＮ／ｄｔの急峻な電圧が印可されることになり、この電圧変化により、カスコード型ＪＦＥＴ６２を構成するＳｉＣ−ＪＦＥＴのドレイン（Ｄ１）からゲート（Ｇ１）とスイッチング速度を調整するための抵抗ＲＧＪを通してソース（Ｓ）へ変位電流ＩＧＤｊが流れ、この変位電流ＩＧＤｊに起因して、高耐圧ＳｉＣ−ＪＦＥＴのゲート（Ｇ１）と低耐圧Ｓｉ−ＭＯＳＦＥＴのソース（Ｓ）間には、数（１）の電圧が印可される。

しかし、本実施例では、定電圧ダイオードＺＤ１の作用により、カスコード型ＪＦＥＴ６２の低耐圧Ｓｉ−ＭＯＳＦＥＴのドレーン（Ｄ２）とソース（Ｓ２）間にもサージ過電圧が印加されるが、定電圧ダイオードＺＤ１の働きによりサージ過電圧が定電圧にクランプ（ＶＤＳＤｍ≒１４．７Ｖ）されていることが分かる。

図５（ａ）における低耐圧Ｓｉ−ＭＯＳＦＥＴのドレーン（Ｄ２）とソース（Ｓ２）間に印加される電圧（ＶＤＳＤｍ≒４９．６Ｖ）値と比較すれば、定電圧ダイオードＺＤ１によるサージ過電圧の抑制効果は明白である。

すなわち、ノーマリオン型の高耐圧ＳｉＣ−ＪＦＥＴとノーマリオフ型の低耐圧Ｓｉ−ＭＯＳＦＥＴをカスケードに接続したカスコード型スイッチング素子（カスコード型ＪＦＥＴ）を構成し、ＳｉＣ−ＪＦＥＴのゲート(Ｇ１)とＳｉ−ＭＯＳＦＥＴのソース(Ｓ２)との間に設けられ、カスコード型ＪＦＥＴのスイッチング速度を調整するための抵抗ＲＪＧに並列に接続された定電圧ダイオードＺＤ１で構成された半導体装置を備えることにより、高耐圧ＳｉＣ−ＪＦＥＴがスイッチングする際に発生するｄＶＰＮ／ｄｔに起因した変位電流により発生する、高耐圧ＳｉＣ−ＪＦＥＴのゲート（Ｇ１）とソース（Ｓ２）間に印可されるサージ過電圧を定電圧にクランプできる。このため、低耐圧Ｓｉ−ＭＯＳＦＥＴのドレーン（Ｄ２）とソース（Ｓ２）間（電圧ＶＤＳＤｍ）に印加されるサージ過電圧も定電圧にクランプすることが可能で、サージ過電圧から低耐圧Ｓｉ−ＭＯＳＦＥＴを適切に保護でき、信頼性の高い電力変換装置を提供することができる。

以上、本発明の実施例では、スイッチング速度を調整するための抵抗に並列に定電圧ダイオードＺＤ１を接続することにより、サージ過電圧を確実に定電圧にクランプすることができる。このため、高耐圧ＳｉＣ−ＪＦＥＴと低耐圧Ｓｉ−ＭＯＳＦＥＴでカスコード型ＪＦＥＴを構成しても、低耐圧Ｓｉ−ＭＯＳＦＥＴをサージ過電圧による破壊から保護でき、定格電圧が２０Ｖ程度（＞１４．７Ｖ）の低耐圧Ｓｉ−ＭＯＳＦＥＴで構成することが可能となり、高い信頼性化と低価格化の両面を享受することができる。

なお、スイッチング速度調整用の抵抗に並列に接続する定電圧ダイオードの定電圧値をさらに低い物を選定すれば、定格電圧が１０Ｖあるいは１５Ｖ程度の低耐圧Ｓｉ−ＭＯＳＦＥＴで構成することも可能であることは明白である。

図７（ｂ）は、図５（ｂ）と同様のモードで、カスコード型ＪＦＥＴ６１がオン状態からオフ（カスコード型ＪＦＥＴ６２はオフ状態からオン）した際の過渡特性波形で、オフ状態に移行するカスコード型ＪＦＥＴ６１のドレイン（Ｄ）とソース（Ｓ）間には、直流中間回路の電圧ＶＰＮに依存した、ｄＶＰＮ／ｄｔの急峻な電圧が印可されることになり、この電圧変化により、カスコード型ＪＦＥＴ６１を構成するＳｉＣ−ＪＦＥＴのドレイン（Ｄ１）からゲート（Ｇ１）とスイッチング速度を調整するための抵抗ＲＧＪを通してソース（Ｓ）へ変位電流ＩＧＵｊが流れる。

この変位電流ＩＧＵｊに起因して、カスコード型ＪＦＥＴ６１の高耐圧ＳｉＣ−ＪＦＥＴのゲート（Ｇ１）と低耐圧Ｓｉ−ＭＯＳＦＥＴのソース（Ｓ２）間には、数（２）の電圧が印可され、低耐圧Ｓｉ−ＭＯＳＦＥＴのドレーン（Ｄ２）とソース（Ｓ２）間（電圧ＶＤＳＵｍ）には、数（２）の電圧に近いサージ過電圧が印可される。

本実施例では、カスコード型ＪＦＥＴ６１の低耐圧Ｓｉ−ＭＯＳＦＥＴのドレーン（Ｄ２）とソース（Ｓ２）間には、定電圧ダイオードＺＤ１の働きによりサージ過電圧が定電圧にクランプ（ＶＤＳＵｍ≒１４．３Ｖ）されていることが分かる。

図５（ｂ）における低耐圧Ｓｉ−ＭＯＳＦＥＴのドレーン（Ｄ２）とソース（Ｓ２）間に印加される電圧（ＶＤＳＵｍ≒２１．５Ｖ）値と比較すれば、定電圧ダイオードＺＤ１によるサージ過電圧の抑制効果が分かる。

以下、図８を用いて、実施例１におけるカスコード型ＪＦＥＴの変形例について説明する。

図８は、実施例１に係わるカスコード型ＪＦＥＴの変形例である。本実施例は、図６におけるカスコード型ＪＦＥＴ６１とカスコード型ＪＦＥＴ６２の内、代表的にカスコード型ＪＦＥＴ８１についてのみ記載しているが、もう一つのカスコード型ＪＦＥＴについても同様の構成である。

図８（ａ）は、ＳｉＣ−ＪＦＥＴのゲート(Ｇ１)とＳｉ−ＭＯＳＦＥＴのソース(Ｓ２)との間に設けたカスコード型ＪＦＥＴのスイッチング速度を調整するために接続された抵抗ＲＧＪと、カスコード型ＪＦＥＴへの電圧印加の時間を調整するコンデンサＣＧＪに対し、定電圧ダイオードＺＤ１とＺＤ２が逆向き、かつ、直列に接続した回路を並列に接続した構成である。定電圧ダイオードＺＤ１とＺＤ２により、スイッチング素子（カスコード型ＪＦＥT）自身のスイッチングによるｄＶＰＮ／ｄｔに伴う変位電流に起因したサージ過電圧からスイッチング素子を保護することができる。

図８（ｂ）は、ＳｉＣ−ＪＦＥＴのゲート(Ｇ１)とＳｉ−ＭＯＳＦＥＴのソース(Ｓ２)との間に設けたカスコード型ＪＦＥＴのスイッチング速度を調整するために接続された抵抗ＲＧＪとコンデンサＣＧＪに対し、定電圧ダイオードＺＤ１とダイオードＤ１２が逆向き、かつ、直列に接続された回路が並列に接続した構成である。定電圧ダイオードＺＤ１とダイオードＤ１２は、スイッチング素子自身のスイッチングによるｄＶＰＮ／ｄｔに伴う変位電流に起因したサージ過電圧からスイッチング素子を保護することができる。

図８（ｃ）は、ＳｉＣ−ＪＦＥＴのゲート(Ｇ１)とＳｉ−ＭＯＳＦＥＴのソース(Ｓ２)との間に設けたカスコード型ＪＦＥＴのスイッチング速度を調整するために接続された抵抗ＲＧＪとコンデンサＣＧＪに対し、定電圧ダイオードＺＤ１と直列に接続した抵抗ＲＧＪ１の回路が並列に接続した構成である。定電圧ダイオードＺＤ１は、スイッチング素子自身のスイッチングによるｄＶＰＮ／ｄｔに伴う変位電流に起因したサージ過電圧からスイッチング素子を保護することができる。また、抵抗ＲＧＪ１は、定電圧ダイオードＺＤ１への電流を抑制し、定電圧ダイオードＺＤ１の信頼性を高めることができる。

図８（ｄ）は、ＳｉＣ−ＪＦＥＴのゲート(Ｇ１)とＳｉ−ＭＯＳＦＥＴのソース(Ｓ２)との間に設けたカスコード型ＪＦＥＴのスイッチング速度を調整するために接続した抵抗ＲＧＪとコンデンサＣＧＪに対し、定電圧ダイオードＺＤ１およびＺＤ２と抵抗ＲＧＪ１を直列に接続した回路が並列に接続した構成である。定電圧ダイオードＺＤ１とＺＤ２は、スイッチング素子自身のスイッチングによるｄＶＰＮ／ｄｔに伴う変位電流に起因したサージ過電圧からスイッチング素子を保護することができる。また、抵抗ＲＧＪ１は、定電圧ダイオードＺＤ１とＺＤ２への電流を抑制し、定電圧ダイオードＺＤ１とＺＤ２の信頼性を高めることができる。

図８（ｅ）は、ＳｉＣ−ＪＦＥＴのゲート(Ｇ１)とＳｉ−ＭＯＳＦＥＴのソース(Ｓ２)との間に設けたカスコード型ＪＦＥＴのスイッチング速度を調整するために接続された抵抗ＲＧＪとコンデンサＣＧＪに対し、定電圧ダイオードＺＤ１とダイオードＤ１２と抵抗ＲＧＪ１が直列に接続された回路を並列に接続した構成である。定電圧ダイオードＺＤ１とダイオードＤ１２は、スイッチング素子自身のスイッチングによるｄＶＰＮ／ｄｔに伴う変位電流に起因したサージ過電圧からスイッチング素子を保護することができる。また、抵抗ＲＧＪ１は、定電圧ダイオードＺＤ１とダイオードＤ１２への電流を抑制し、定電圧ダイオードＺＤ１とダイオードＤ１２の信頼性を高めることができる。

図８（ａ）から（ｅ）に示した本変形例は、いずれも低耐圧Ｓｉ−ＭＯＳＦＥＴを保護するという効果については図６と同様である。

以下、図９を用いて別の実施例について説明する。

図９は、実施例３に係わるカスコード型ＪＦＥＴの構成図である。

実施例１で示した図６の構成とは、定電圧ダイオード素子ＺＤ１の接続点が異なる。

ＳｉＣ−ＪＦＥＴのゲート(Ｇ１)とＳｉ−ＭＯＳＦＥＴのソース(Ｓ２)との間に設けられ、スイッチング速度を調整するための抵抗ＲＧＪを大きくして、スイッチング速度を遅く制御した場合、高耐圧ＳｉＣ−ＪＦＥＴがスイッチングする際に発生するｄＶＰＮ／ｄｔに起因した変位電流により、サージ過電圧が高耐圧ＳｉＣ−ＪＦＥＴのゲート(Ｇ１)とソース（Ｓ２）間に印可され、このサージ過電圧により低耐圧Ｓｉ−ＭＯＳＦＥＴが破壊する。

このため、低耐圧Ｓｉ−ＭＯＳＦＥＴの破壊を保護するために、低耐圧Ｓｉ−ＭＯＳＦＥＴのドレイン(Ｄ２)とソース（Ｓ２）間に並列に定電圧ダイオードＺＤ１を接続した構成である。定電圧ダイオードＺＤ１は、高耐圧ＳｉＣ−ＪＦＥＴがスイッチングする際に発生するｄＶＰＮ／ｄｔに起因した変位電流の一部を分流する働きを行い、スイッチング速度を調整するための抵抗ＲＧＪへ流れる変位電流を減少させることにより、低耐圧Ｓｉ−ＭＯＳＦＥＴのドレイン（Ｄ２）とソース（Ｓ２）間に印加するサージ過電圧を抑制し低耐圧Ｓｉ−ＭＯＳＦＥＴを保護する。

図１０は、ドライブ回路８Ｕによりカスコード型ＪＦＥＴ１のターンオン時とターンオフ時における各部の過渡特性波形を示したものである。縦軸を電圧に、横軸を時間にとり、各部の電圧の過渡特性波形を示している。

図１０（ａ）は、図９の構成回路において、図５（ａ）と同様のモードで、カスコード型ＪＦＥＴ９１がオフ状態からオン（カスコード型ＪＦＥＴ９２はオン状態からオフ）した際の過渡特性波形である。定電圧ダイオードＺＤ１は、高耐圧ＳｉＣ−ＪＦＥＴがスイッチングする際に発生するｄＶＰＮ／ｄｔに起因した変位電流の一部を分流する働きを行い、スイッチング速度を調整するための抵抗ＲＧＪへ流れる変位電流を減少させることにより、低耐圧Ｓｉ−ＭＯＳＦＥＴのドレイン（Ｄ２）とソース（Ｓ２）間に印加するサージ過電圧を抑制できる。

本実施例により、定電圧ダイオードＺＤ１の作用により、カスコード型ＪＦＥＴ９２の低耐圧Ｓｉ−ＭＯＳＦＥＴのドレーン（Ｄ２）とソース（Ｓ２）間にもサージ過電圧が印加されるが、定電圧ダイオードＺＤ１の働きによりサージ過電圧が定電圧にクランプ（ＶＤＳＤｍ≒１４．５Ｖ）されていることが分かる。

図５（ａ）におけるカスコード型ＪＦＥＴ４２の低耐圧Ｓｉ−ＭＯＳＦＥＴのドレーン（Ｄ２）とソース（Ｓ２）間に印加される電圧（ＶＤＳＤｍ≒４９．６Ｖ）値と比較すれば、定電圧ダイオードＺＤ１によるサージ過電圧の抑制効果は明白である。

すなわち、ノーマリオン型の高耐圧ＳｉＣ−ＪＦＥＴとノーマリオフ型の低耐圧Ｓｉ−ＭＯＳＦＥＴをカスケードに接続したカスコード型スイッチング素子（カスコード型ＪＦＥＴ）を構成し、ＳｉＣ−ＪＦＥＴのゲート(Ｇ１)とＳｉ−ＭＯＳＦＥＴのソース(Ｓ２)との間に設けられ、カスコード型ＪＦＥＴのスイッチング速度を調整するための抵抗ＲＪＧと低耐圧Ｓｉ−ＭＯＳＦＥＴのドレイン(Ｄ２)とソース（Ｓ２）間に並列に接続された定電圧ダイオードＺＤ１で構成されたスイッチング素子を備えることにより、高耐圧ＳｉＣ−ＪＦＥＴがスイッチングする際に発生するｄＶＰＮ／ｄｔに起因した変位電流により、高耐圧ＳｉＣ−ＪＦＥＴのゲート（Ｇ１）とソース（Ｓ２）間に印可されるサージ過電圧を低減することができる。さらに、低耐圧Ｓｉ−ＭＯＳＦＥＴのドレーン（Ｄ２）とソース（Ｓ２）間（電圧ＶＤＳＤｍ）に印加されるサージ過電圧も定電圧にクランプすることが可能で、サージ過電圧から低耐圧Ｓｉ−ＭＯＳＦＥＴを適切に保護でき信頼性の高い電力変換装置を提供することができる。

図１０（ｂ）は、図９の構成回路において、図５（ｂ）と同様のモードで、カスコード型ＪＦＥＴ９１がオン状態からオフ（カスコード型ＪＦＥＴ９２はオフ状態からオン）した際の過渡特性波形である。定電圧ダイオードＺＤ１は、同様に、高耐圧ＳｉＣ−ＪＦＥＴがスイッチングする際に発生するｄＶＰＮ／ｄｔに起因した変位電流の一部を分流する働きを行い、スイッチング速度を調整するための抵抗ＲＧＪへ流れる変位電流を減少させることにより、カスコード型ＪＦＥＴ９１の低耐圧Ｓｉ−ＭＯＳＦＥＴのドレイン（Ｄ２）とソース（Ｓ２）間（電圧ＶＤＳＵｍ）には、数（２）の電圧に近いサージ過電圧が印可される。

本実施例では、定電圧ダイオードＺＤ１の作用により、カスコード型ＪＦＥＴ９１の低耐圧Ｓｉ−ＭＯＳＦＥＴのドレーン（Ｄ２）とソース（Ｓ２）間にもサージ過電圧が定電圧にクランプ（ＶＤＳＵｍ≒１２．９Ｖ）されていることが分かる。

図５（ｂ）におけるカスコード型ＪＦＥＴ５２の低耐圧Ｓｉ−ＭＯＳＦＥＴのドレーン（Ｄ２）とソース（Ｓ２）間に印加される電圧（ＶＤＳＵｍ≒２１．５Ｖ）値と比較すれば、定電圧ダイオードＺＤ１によるサージ過電圧の抑制効果が分かる。

以下、図１１を用い、実施例３におけるカスコード型ＪＦＥＴの変形例について説明する。

図１１は、実施例４におけるカスコード型ＪＦＥＴの変形例を示す構成図である。図９におけるカスコード型ＪＦＥＴ９１とカスコード型ＪＦＥＴ９２の内、代表的にカスコード型ＪＦＥＴ１１１についてのみ記載しているが、もう一つのカスコード型ＪＦＥＴについても同様の構成である。

図１１（ａ）は、ＳｉＣ−ＪＦＥＴのゲート(Ｇ１)とＳｉ−ＭＯＳＦＥＴのソース(Ｓ２)との間に設けられ、スイッチング速度を調整するために接続された抵抗ＲＧＪと、、カスコード型ＪＦＥＴへの電圧印加の時間を調整するコンデンサＣＧＪと、低耐圧Ｓｉ−ＭＯＳＦＥＴのドレイン(Ｄ２)とソース(Ｓ２)間に定電圧ダイオードＺＤ１と抵抗ＲＤＪ１を直列に接続した回路が並列に接続された構成である。定電圧ダイオードＺＤ１により、高耐圧ＳｉＣ−ＪＦＥＴがスイッチングする際に発生するｄＶＰＮ／ｄｔに起因した変位電流の一部が分流し、スイッチング速度を調整するための抵抗ＲＧＪへ流れる変位電流を減少させることができる。そして、それにより、カスコード型ＪＦＥＴ１１１の低耐圧Ｓｉ−ＭＯＳＦＥＴのドレイン（Ｄ２）とソース（Ｓ２）間のサージ過電圧を抑制し、低耐圧Ｓｉ−ＭＯＳＦＥＴを保護する事ができる。また、抵抗ＲＤＪ１は、定電圧ダイオードＺＤ１への電流を抑制し、定電圧ダイオードＺＤ１の信頼性を高めることができる。

図１１（ｂ）は、ＳｉＣ−ＪＦＥＴのゲート(Ｇ１)とＳｉ−ＭＯＳＦＥＴのソース(Ｓ２)との間に設けられ、スイッチング速度を調整するために接続された抵抗ＲＧＪとコンデンサＣＧＪと、低耐圧Ｓｉ−ＭＯＳＦＥＴのドレイン(Ｄ２)とソース(Ｓ２)間に定電圧ダイオードＺＤ１とＺＤ２を逆向き、かつ、直列に接続し、さらに抵抗ＲＤＪ１を直列に接続した回路を並列に接続した構成である。定電圧ダイオードＺＤ１とＺＤ２により、高耐圧ＳｉＣ−ＪＦＥＴがスイッチングする際に発生するｄＶＰＮ／ｄｔに起因した変位電流の一部が分流し、スイッチング速度を調整するための抵抗ＲＧＪへ流れる変位電流を減少させることができる。そして、それにより、カスコード型ＪＦＥＴ１１１の低耐圧Ｓｉ−ＭＯＳＦＥＴのドレイン（Ｄ２）とソース（Ｓ２）間のサージ過電圧を抑制し、低耐圧Ｓｉ−ＭＯＳＦＥＴを保護する事ができる。また、抵抗ＲＤＪ１は、定電圧ダイオードＺＤ１とＺＤ２への電流を抑制し、定電圧ダイオードＺＤ１とＺＤ２の信頼性を高めることができる。

図１１（ｃ）は、ＳｉＣ−ＪＦＥＴのゲート(Ｇ１)とＳｉ−ＭＯＳＦＥＴのソース(Ｓ２)との間に設けられ、スイッチング速度を調整するために接続された抵抗ＲＧＪとコンデンサＣＧＪと、低耐圧Ｓｉ−ＭＯＳＦＥＴのドレイン(Ｄ２)とソース(Ｓ２)間に定電圧ダイオードＺＤ１とダイオードＤ１２を逆向き、かつ、直列に接続し、さらに抵抗ＲＤＪ１を直列に接続した回路を並列に接続した構成である。定電圧ダイオードＺＤ１とダイオードＤ１２により、高耐圧ＳｉＣ−ＪＦＥＴがスイッチングする際に発生するｄＶＰＮ／ｄｔに起因した変位電流の一部が分流し、スイッチング速度を調整するための抵抗ＲＧＪへ流れる変位電流を減少させることができる。そして、それにより、カスコード型ＪＦＥＴ１１１の低耐圧Ｓｉ−ＭＯＳＦＥＴのドレイン（Ｄ２）とソース（Ｓ２）間のサージ過電圧を抑制し、低耐圧Ｓｉ−ＭＯＳＦＥＴを保護する事ができる。また、抵抗ＲＤＪ１は、定電圧ダイオードＺＤ１とダイオードＤ１２への電流を抑制し、定電圧ダイオードＺＤ１とダイオードＤ１２の信頼性を高めることができる。

図１１（ａ）から（ｃ）は、いずれも低耐圧Ｓｉ−ＭＯＳＦＥＴを保護するという効果については図９と同様である。

以下、図１２および１３を用い、実施例５について説明する。

図１２は、実施例５に係わるカスコード型ＪＦＥＴの構成図である。
図１２（ａ）は、実施例２にかかる図８（ｃ）の回路構成において、カスコード型ＪＦＥＴの速度調整用抵抗ＲＧＪおよびコンデンサＣＧＪとサージ過電圧抑制用の定電圧ダイオード素子を接続できる外部端子としてＳｉＣ−ＪＦＥＴのゲート端子（ＧＳ）とＳｉ−ＭＯＳＦＥＴのソース端子（ＳＳ）が各々個別に設けられた半導体装置である。ここで、代表的に図８（ｃ）の回路構成をとりあげたが、実施例１または実施例２に示す他の回路構成にしてもよい。

Ｓｉ−ＭＯＳＦＥＴのソース端子（ＳＳ）として、主電流ＩＤが流れるソース端子（Ｓ）と制御用端子（ＳＳ）が分離されている。これは、ゲート（Ｇ１）の誤動作防止などを考慮してＳｉＣ−ＪＦＥＴのゲート端子（ＧＳ）とＳｉ−ＭＯＳＦＥＴのソース端子（ＳＳ）の物理的距離を可能な限り最短で構成できるようにした配慮である。

実施例１の変形例における図８（ｃ）と異なる点は、速度調整用抵抗ＲＧＪやコンデンサＣＧＪとサージ過電圧抑制用の定電圧ダイオード素子が、半導体装置を構成するモジュールパッケージ内部にないことである。速度調整用抵抗ＲＧＪとサージ過電圧抑制用の定電圧ダイオード素子ＺＤ１などを外部で接続する端子を有することにより、速度調整用抵抗素子ＲＧＪやコンデンサ素子ＣＧＪとサージ過電圧抑制用の定電圧ダイオード素子ＺＤ１などの定数を自由に選定でき、いわゆる設計の自由度を大幅に向上できる。

なお、速度調整用抵抗ＲＧＪとサージ過電圧抑制用の定電圧ダイオード素子ＺＤ１などを外付けする場合、ノイズの影響を受け易くなってしまうが、図１２（ａ）の回路構成をとることにより（ＧＳ端子とＳＳ端子の物理的距離を可能な限り最短で構成）、そのノイズによる誤動作の影響を抑制することができる。この効果は、実施例２に示す他の回路構成をとった場合でも同様である。

また、速度調整用抵抗素子ＲＧＪやコンデンサ素子ＣＧＪとサージ過電圧抑制用の定電圧ダイオード素子ＺＤ１などを、例えば図１におけるドライブ基板８や別の基板に搭載してもよい。

図１２（ｂ）は、実施例４にかかる図１１（ａ）の回路構成において、カスコード型ＪＦＥＴの速度調整用抵抗ＲＧＪおよびコンデンサＣＧＪとサージ過電圧抑制用の定電圧ダイオード素子ＺＤ１などをそれぞれ接続できる外部端子としてＳｉＣ−ＪＦＥＴのゲート端子（ＧＳ）とＳｉ−ＭＯＳＦＥＴのドレイン端子（ＤＳ）とＳｉ−ＭＯＳＦＥＴの制御用ソース端子（ＳＳ）とがそれぞれ個別に設けられた半導体装置である。ここで、代表的に図１１（ａ）の回路構成をとりあげたが、実施例３または実施例４に示す他の回路構成にしてもよい。

ここで、Ｓｉ−ＭＯＳＦＥＴのソース端子として、主電流ＩＤが流れるソース端子（Ｓ）と制御用ソース端子（ＳＳ）が分離されている。これは、主電流ＩＤに起因するゲート（Ｇ１）の誤動作防止などを考慮して、ＳｉＣ−ＪＦＥＴのゲート端子（ＧＳ）とＳｉ−ＭＯＳＦＥＴの制御用ソース端子（ＳＳ）の物理的距離を可能な限り最短で構成できるように配慮したものである。

実施例４における図１１と異なる点は、速度調整用抵抗ＲＧＪやコンデンサＣＧＪとサージ過電圧抑制用の定電圧ダイオード素子ＺＤ１が、半導体装置を構成するモジュールパッケージ内部にはないことである。速度調整用抵抗とサージ過電圧抑制用の定電圧ダイオード素子を外部で接続する端子を有することにより、速度調整用抵抗素子ＲＧＪやコンデンサ素子ＣＧＪとサージ過電圧抑制用の定電圧ダイオード素子ＺＤ１などの定数を自由に選定でき、いわゆる設計の自由度を大幅に向上できる。

なお、速度調整用抵抗ＲＧＪとサージ過電圧抑制用の定電圧ダイオード素子ＺＤ１などを外付けする場合、ノイズの影響を受け易くなってしまうが、図１２（ｂ）の回路構成をとることにより（ＧＳ端子とＳＳ端子の物理的距離を可能な限り最短で構成）、そのノイズによる誤動作の影響を抑制することができる。この効果は、実施例４に示す他の回路構成をとった場合でも同様である。
また、速度調整用抵抗素子ＲＧＪやコンデンサ素子ＣＧＪとサージ過電圧抑制用の定電圧ダイオード素子ＺＤ１などを、例えば図１におけるドライブ基板８や別の基板に搭載してもよい。

図１３は、実施例５に係わる半導体装置の鳥瞰図である。交流電圧を直流電圧に変換する順変換器１と直流電圧を任意の周波数の交流電圧に変換する逆変換器３で構成された半導体装置である。

逆変換器３内には、代表的なワイドバンドギャップ半導体素子として、ノーマリオン型ＳｉＣ−ＪＦＥＴ素子とノーマリオフ型Ｓｉ−ＭＯＳＦＥＴ素子がカスケードに接続されたカスコード型ＪＦＥＴが各々６素子（三相分）搭載されている。

ＧＳＵはＵ相上アームのＳｉＣ−ＪＦＥＴ素子のゲート端子、ＳＳＵはＵ相上アームのＳｉ−ＭＯＳＦＥＴ素子の制御用ソース端子であり、ＤＳＵはＳｉ−ＭＯＳＦＥＴ素子のドレイン端子である。また、ＧＳＶはＶ相上アームのＳｉＣ−ＪＦＥＴ素子のゲート端子、ＳＳＶはＶ相上アームのＳｉ−ＭＯＳＦＥＴ素子の制御用ソース端子である。Ｕ相下アーム、Ｖ相下アーム、Ｗ相下アーム、Ｗ相上アームの各々の端子ＧＳＸ、ＳＳＸ、ＤＳＸ、ＧＳＹ、ＳＳＹ、ＤＳＹ、ＧＳＺ、ＳＳＺ、ＤＳＺ、ＤＳＶ、ＧＳＷ、ＳＳＷ、ＤＳＷも記号は記載していないがそれぞれの端子が設けられている。

速度調整用素子とサージ過電圧抑制用の定電圧ダイオード素子を接続できる端子を半導体装置の外部に設けたことにより、速度調整用抵抗素子やコンデンサ素子とサージ過電圧抑制用の定電圧ダイオード素子などの定数を自由に選定できるため、スイッチング速度を自由に制御可能であり、いわゆる設計の自由度を大幅に向上させることができ、さらに信頼性を十分に確保することができる。

ここで、実施例１〜５における半導体装置の形態は、パワーモジュール構成であるが、三端子構造（例えば、ＴＯ−２２０）でもトランスファモールド構造でもよく、構造を限定した実施例ではない。また、半導体装置の形態では、端子がはんだ接続可能なリード端子構造であるが、はんだ接続構造ではないネジ端子構造であってもプレスフィット構造でもよく、構造を限定した実施例ではない。

以上、これまで説明してきたように、本願に係わる各実施例は、ノーマリオン型の高耐圧ＳｉＣ−ＪＦＥＴとノーマリオフ型の低耐圧Ｓｉ−ＭＯＳＦＥＴをカスケードに接続したカスコード型スイッチング素子（カスコード型ＪＦＥＴ）を構成し、ＳｉＣ−ＪＦＥＴのゲートとＳｉ−ＭＯＳＦＥＴのソースとの間に設けられたカスコード型ＪＦＥＴのスイッチング速度を調整するための抵抗に並列に接続された定電圧ダイオードで構成されたスイッチング素子を備えることにより、高耐圧ＳｉＣ−ＪＦＥＴがスイッチングする際に発生するｄＶＰＮ／ｄｔに起因した変位電流により、高耐圧ＳｉＣ−ＪＦＥＴのゲート（Ｇ１）とソース（Ｓ２）間に印可されるサージ過電圧を定電圧にクランプできるため、低耐圧Ｓｉ−ＭＯＳＦＥＴを過電圧破壊から保護でき信頼性の高い電力変換装置を提供できる。

また、電圧クランプ素子が設けられているため、高耐圧ＳｉＣ−ＪＦＥＴと低耐圧Ｓｉ−ＭＯＳＦＥＴでカスコード型ＪＦＥＴを構成しても、低耐圧Ｓｉ−ＭＯＳＦＥＴをサージ過電圧による破壊から保護でき、定格電圧が２０Ｖ程度の低耐圧Ｓｉ−ＭＯＳＦＥＴで構成することが可能となり、低価格で信頼性の高いカスコード型ＪＦＥＴを提供できる。

１…順変換器、２…平滑用コンデンサ、３…逆変換器、４…交流電動機、５…制御回路、８…ドライブ回路、１０…電力変換装置、ＶＰＮ…直流中間回路の電圧、３１、４１、４２、６１、６２、８１ａ〜ｅ、９１、９２、１１１ａ〜ｃ、１２１ａ、ｂ…カスコード型ＪＦＥT、ＲＧＪ…抵抗、ＣＧＪ…コンデンサ、ＺＤ１、ＺＤ２…定電圧ダイオード、Ｄ１２…ダイオード、ＥＭＣ…Ｅｌｅｃｔｒｏ Ｍａｇｎｅｔｉｃ Ｃｏｍｐａｔｉｂｉｌｉｔｙ、＊…乗算演算子

Claims (15)

1. ノーマリオン型ワイドバンドギャップ半導体ＪＦＥＴのソースとノーマリオフ型ＭＯＳＦＥＴのドレインとを接続し、前記ワイドバンドギャップ半導体ＪＦＥＴのゲートと前記ＭＯＳＦＥＴのソースとを接続してなるカスコード型ＪＦＥＴを有する半導体装置であって、
   前記ワイドバンドギャップ半導体ＪＦＥＴのゲートと前記ＭＯＳＦＥＴのソースとの間に設けられた第一の抵抗と、
   前記第一の抵抗に並列に接続された定電圧ダイオードを備える半導体装置。
2. 請求項１に記載の半導体装置であって、
   前記定電圧ダイオードはツェナーダイオードであり、該ツェナーダイオードの降伏電圧は、前記ＭＯＳＦＥＴの定格電圧より低いことを特徴とする半導体装置。
3. 請求項１に記載の半導体装置であって、
   前記第一の抵抗に並列に接続されたコンデンサを備えることを特徴とする半導体装置。
4. 請求項３に記載の半導体装置であって、
   前記定電圧ダイオードに直列に接続された第二の抵抗を備えることを特徴とする電力変換装置。
5. 請求項３または４に記載の半導体装置であって、
   前記定電圧ダイオードの順方向とは逆向き、かつ、直列に接続された定電圧ダイオードまたはダイオードを備えることを特徴とする半導体装置。
6. 請求項１乃至５のいずれかに記載の半導体装置であって、
   前記ワイドギャップ型半導体ＪＦＥＴのゲートと前記ＭＯＳＦＥＴのソースとの間の接続は、前記ワイドギャップ型半導体ＪＦＥＴのゲート端子と前記ＭＯＳＦＥＴのソース端子によりなされていることを特徴とする半導体装置。
7. ノーマリオン型ワイドバンドギャップ半導体ＪＦＥＴのソースとノーマリオフ型ＭＯＳＦＥＴのドレインとを接続し、前記ワイドバンドギャップ半導体ＪＦＥＴのゲートと前記ＭＯＳＦＥＴのソースとを接続してなるカスコード型ＪＦＥＴを有する半導体装置であって、
   前記ワイドバンドギャップ半導体ＪＦＥＴのゲートと前記ＭＯＳＦＥＴのソースとの間に設けられた第一の抵抗と、
   前記ＭＯＳＦＥＴのドレインとソースの間に設けられた定電圧ダイオードと、
   を備える半導体装置。
8. 請求項７に記載の半導体装置であって、
   前記定電圧ダイオードはツェナーダイオードであり、該ツェナーダイオードの降伏電圧は、前記ＭＯＳＦＥＴの定格電圧より低いことを特徴とする半導体装置。
9. 請求項７に記載の半導体装置であって、
   前記第一の抵抗に並列に接続されたコンデンサを備えることを特徴とする半導体装置。
10. 請求項９に記載の半導体装置であって、
    前記定電圧ダイオードに直列に接続された第二の抵抗を備えることを特徴とする電力変換装置。
11. 請求項９または１０に記載の半導体装置であって、
    前記定電圧ダイオードの順方向とは逆向きに、かつ、直列に接続された定電圧ダイオードあるいはダイオードを備えることを特徴とする半導体装置。
12. 請求項７乃至１１のいずれかに記載の半導体装置であって、
    前記ワイドギャップ型半導体ＪＦＥＴのゲートと前記ＭＯＳＦＥＴのソースとの間の接続および前記ＭＯＳＦＥＴのソースとドレインとの間の接続は、前記ワイドギャップ型半導体ＪＦＥＴのゲート端子と前記ＭＯＳＦＥＴのソース端子およびドレイン端子によりなされていることを特徴とする半導体装置。
13. 交流電圧を直流電圧に変換する順変換器と、
    順変換器に変換された直流電力を平滑する平滑用コンデンサと、
    平滑された直流電圧を任意の周波数の交流電圧に変換する逆変換器と、
    前記逆変換器を駆動するドライブ回路と、
    前記ドライブ回路を制御する制御部と、
    を備え、
    前記逆変換器は、ノーマリオフ型ワイドギャップ半導体ＪＦＥＴとノーマリオン型ＭＯＳＦＥＴを有するカスコード型ＪＦＥＴを備え、
    前記カスコード型ＪＦＥＴには、第一の抵抗と第一の定電圧ダイオードが接続されている電力変換装置。
14. 請求項１３に記載の電力変換装置であって、
    前記カスコード型ＪＦＥＴには、コンデンサが接続されていることを特徴とする電力変換装置。
15. 請求項１４に記載の電力変換装置であって、
    前記カスコード型ＪＦＥＴには、第二の定電圧ダイオードまたはダイオードまたは第二の抵抗が接続されていることを特徴とする電力変換装置。

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