JP2002152024A - パワー半導体スイッチング素子のスナバ回路及びパワー半導体装置 - Google Patents
パワー半導体スイッチング素子のスナバ回路及びパワー半導体装置Info
- Publication number
- JP2002152024A JP2002152024A JP2000346551A JP2000346551A JP2002152024A JP 2002152024 A JP2002152024 A JP 2002152024A JP 2000346551 A JP2000346551 A JP 2000346551A JP 2000346551 A JP2000346551 A JP 2000346551A JP 2002152024 A JP2002152024 A JP 2002152024A
- Authority
- JP
- Japan
- Prior art keywords
- switching element
- power semiconductor
- semiconductor switching
- drive signal
- snubber circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Electronic Switches (AREA)
Abstract
(57)【要約】
【課題】 パワー半導体スイッチング素子のオン時の損
失の低減化を図ると共に、サージに起因するコレクタ・
エミッタ間電圧の上昇率が低い場合でもスナバ回路を確
実に動作させる。 【解決手段】 パワー半導体スイッチング素子１のスナ
バ回路０３は、ＩＧＢＴ２と、アバランシェダイオード
２１と、ダイオード２２と、抵抗２３とを有する。抵抗
２３の値は、コレクタ・エミッタ間電圧がアバランシェ
ダイオード２１の耐圧を越える時に流れる電流と抵抗２
３との積で与えられる電圧がＩＧＢＴ２のしきい値電圧
以上となる様に、調整される。ＩＧＢＴ２に印加される
第２駆動信号０２の立ち上がり時間は第１駆動信号０１
のそれに対して遅延しており、逆に第２駆動信号０２の
立ち下がり時間は第１駆動信号０１のそれよりも早い。
失の低減化を図ると共に、サージに起因するコレクタ・
エミッタ間電圧の上昇率が低い場合でもスナバ回路を確
実に動作させる。 【解決手段】 パワー半導体スイッチング素子１のスナ
バ回路０３は、ＩＧＢＴ２と、アバランシェダイオード
２１と、ダイオード２２と、抵抗２３とを有する。抵抗
２３の値は、コレクタ・エミッタ間電圧がアバランシェ
ダイオード２１の耐圧を越える時に流れる電流と抵抗２
３との積で与えられる電圧がＩＧＢＴ２のしきい値電圧
以上となる様に、調整される。ＩＧＢＴ２に印加される
第２駆動信号０２の立ち上がり時間は第１駆動信号０１
のそれに対して遅延しており、逆に第２駆動信号０２の
立ち下がり時間は第１駆動信号０１のそれよりも早い。
Description
【０００１】
【発明の属する技術分野】この発明は、回路を開閉する
パワー半導体スイッチング素子のスナバ回路及び当該ス
ナバ回路を含むパワー半導体装置に関するものである。
パワー半導体スイッチング素子のスナバ回路及び当該ス
ナバ回路を含むパワー半導体装置に関するものである。
【０００２】
【従来の技術】特開平３−１７８２１４号公報に記載の
第１従来技術は、パワー半導体装置と並列に接続したＭ
ＯＳＦＥＴ又はバイポーラトランジスタをパワー半導体
装置のスナバ素子として用いることを、提案している。
この構成により、高いｄｖ／ｄｔが印加された場合に
は、ＭＯＳＦＥＴ又はバイポーラトランジスタをオンさ
せてスパイク電圧を抑制出来る旨が、開示されている。
第１従来技術は、パワー半導体装置と並列に接続したＭ
ＯＳＦＥＴ又はバイポーラトランジスタをパワー半導体
装置のスナバ素子として用いることを、提案している。
この構成により、高いｄｖ／ｄｔが印加された場合に
は、ＭＯＳＦＥＴ又はバイポーラトランジスタをオンさ
せてスパイク電圧を抑制出来る旨が、開示されている。
【０００３】又、特開平５−１０２５７１号公報に記載
の第２従来技術は、直列に接続された複数個の電力用サ
イリスタの各々に保護用ＦＥＴを並列に接続し、各保護
用ＦＥＴのアノードとゲート間にアバランシェダイオー
ドを接続する構成を提案している。この構成により、何
れかの電力用サイリスタに故障が発生して当該電力用サ
イリスタが短絡状態に至り、残りの健全な電力用サイリ
スタに過電圧が印加されても、過電圧の値がアバランシ
ェダイオードの耐圧を越えるときにはアバランシェダイ
オードを介して大きな電流が保護用ＦＥＴに流れ込む結
果、保護用ＦＥＴがオンして健全な電力用サイリスタが
保護される旨が、開示されている。
の第２従来技術は、直列に接続された複数個の電力用サ
イリスタの各々に保護用ＦＥＴを並列に接続し、各保護
用ＦＥＴのアノードとゲート間にアバランシェダイオー
ドを接続する構成を提案している。この構成により、何
れかの電力用サイリスタに故障が発生して当該電力用サ
イリスタが短絡状態に至り、残りの健全な電力用サイリ
スタに過電圧が印加されても、過電圧の値がアバランシ
ェダイオードの耐圧を越えるときにはアバランシェダイ
オードを介して大きな電流が保護用ＦＥＴに流れ込む結
果、保護用ＦＥＴがオンして健全な電力用サイリスタが
保護される旨が、開示されている。
【０００４】
【発明が解決しようとする課題】しかしながら、第１従
来技術では、高いｄｖ／ｄｔが印加された場合にのみス
ナバ回路が動作してサージ電圧が吸収されるにすぎず、
例えば数百Ｖ／μｓと言う様な低いｄｖ／ｄｔが発生し
ている時には、たとえ高いサージ電圧が印加されていて
もスナバ回路が全く動作しないため、パワー半導体スイ
ッチング素子の破壊と言う事態の発生が考えられる。
来技術では、高いｄｖ／ｄｔが印加された場合にのみス
ナバ回路が動作してサージ電圧が吸収されるにすぎず、
例えば数百Ｖ／μｓと言う様な低いｄｖ／ｄｔが発生し
ている時には、たとえ高いサージ電圧が印加されていて
もスナバ回路が全く動作しないため、パワー半導体スイ
ッチング素子の破壊と言う事態の発生が考えられる。
【０００５】加えて、第１従来技術では、オン期間中の
パワー半導体スイッチング素子の電力損失の低減化が一
切図られていない。この点は、第２従来技術についても
言える問題点である。
パワー半導体スイッチング素子の電力損失の低減化が一
切図られていない。この点は、第２従来技術についても
言える問題点である。
【０００６】本発明は、この様な懸案事項を克服すべく
成されたものであり、パワー半導体スイッチング素子の
オン時の損失の低減化を実現でき、且つ、パワー半導体
スイッチング素子の第１主電極・第２主電極間電圧の上
昇率の高低如何に係わらずに高いサージ電圧を確実に吸
収できるスナバ回路を提供することを、その目的として
いる。
成されたものであり、パワー半導体スイッチング素子の
オン時の損失の低減化を実現でき、且つ、パワー半導体
スイッチング素子の第１主電極・第２主電極間電圧の上
昇率の高低如何に係わらずに高いサージ電圧を確実に吸
収できるスナバ回路を提供することを、その目的として
いる。
【０００７】
【課題を解決するための手段】請求項１に係る発明は、
第１駆動信号が印加される制御電極と、その間に主電流
が流れる第１及び第２主電極とを有し、前記第１駆動信
号が第１レベルのときには前記主電流が流れるオン状態
にあり、前記第１駆動信号が第２レベルのときには前記
主電流が流れないオフ状態にあるパワー半導体スイッチ
ング素子の前記第１主電極と前記第２主電極間に加わる
サージ電圧を吸収するためのスナバ回路であって、前記
パワー半導体スイッチング素子の前記第１主電極に接続
された第１主電極と、前記パワー半導体スイッチング素
子の前記第２主電極に接続された第２主電極と、第２駆
動信号が印加される制御電極とを有し、前記第２駆動信
号が前記第１レベルのときには前記第１主電極から前記
第２主電極へ電流が流れるオン状態にあり、前記第２駆
動信号が前記第２レベルのときには前記電流が流れない
オフ状態にある、スナバ回路用半導体スイッチング素子
を備え、前記第２駆動信号が前記第２レベルから前記第
１レベルに変化するタイミングは、前記第１駆動信号が
前記第２レベルから前記第１レベルに変化するタイミン
グよりも遅延しており、前記第２駆動信号が前記第１レ
ベルから前記第２レベルに変化するタイミングは、前記
第１駆動信号が前記第１レベルから前記第２レベルに変
化するタイミングよりも早いことを特徴とする。
第１駆動信号が印加される制御電極と、その間に主電流
が流れる第１及び第２主電極とを有し、前記第１駆動信
号が第１レベルのときには前記主電流が流れるオン状態
にあり、前記第１駆動信号が第２レベルのときには前記
主電流が流れないオフ状態にあるパワー半導体スイッチ
ング素子の前記第１主電極と前記第２主電極間に加わる
サージ電圧を吸収するためのスナバ回路であって、前記
パワー半導体スイッチング素子の前記第１主電極に接続
された第１主電極と、前記パワー半導体スイッチング素
子の前記第２主電極に接続された第２主電極と、第２駆
動信号が印加される制御電極とを有し、前記第２駆動信
号が前記第１レベルのときには前記第１主電極から前記
第２主電極へ電流が流れるオン状態にあり、前記第２駆
動信号が前記第２レベルのときには前記電流が流れない
オフ状態にある、スナバ回路用半導体スイッチング素子
を備え、前記第２駆動信号が前記第２レベルから前記第
１レベルに変化するタイミングは、前記第１駆動信号が
前記第２レベルから前記第１レベルに変化するタイミン
グよりも遅延しており、前記第２駆動信号が前記第１レ
ベルから前記第２レベルに変化するタイミングは、前記
第１駆動信号が前記第１レベルから前記第２レベルに変
化するタイミングよりも早いことを特徴とする。
【０００８】請求項２に係る発明は、請求項１記載のパ
ワー半導体スイッチング素子のスナバ回路であって、前
記パワー半導体スイッチング素子の前記第１主電極に接
続されたカソード電極と、前記スナバ回路用半導体スイ
ッチング素子の前記制御電極に接続されたアノード電極
とを有するアバランシェダイオードと、前記スナバ回路
用半導体スイッチング素子の前記制御電極に接続された
第１端と、前記パワー半導体スイッチング素子の前記第
２主電極に接続された第２端とを有する抵抗とを更に備
え、前記アバランシェダイオードが導通するときに流れ
る電流と前記抵抗との積で与えられる電圧が前記スナバ
回路用半導体スイッチング素子のしきい値電圧以上とな
る様に、前記抵抗の値が設定されていることを特徴とす
る。
ワー半導体スイッチング素子のスナバ回路であって、前
記パワー半導体スイッチング素子の前記第１主電極に接
続されたカソード電極と、前記スナバ回路用半導体スイ
ッチング素子の前記制御電極に接続されたアノード電極
とを有するアバランシェダイオードと、前記スナバ回路
用半導体スイッチング素子の前記制御電極に接続された
第１端と、前記パワー半導体スイッチング素子の前記第
２主電極に接続された第２端とを有する抵抗とを更に備
え、前記アバランシェダイオードが導通するときに流れ
る電流と前記抵抗との積で与えられる電圧が前記スナバ
回路用半導体スイッチング素子のしきい値電圧以上とな
る様に、前記抵抗の値が設定されていることを特徴とす
る。
【０００９】請求項３に係る発明は、請求項２記載のパ
ワー半導体スイッチング素子のスナバ回路であって、前
記アバランシェダイオードの前記アノード電極に接続さ
れたアノード電極と、前記スナバ回路用半導体スイッチ
ング素子の前記制御電極に接続されたカソード電極とを
有するダイオードを更に備えることを特徴とする。
ワー半導体スイッチング素子のスナバ回路であって、前
記アバランシェダイオードの前記アノード電極に接続さ
れたアノード電極と、前記スナバ回路用半導体スイッチ
ング素子の前記制御電極に接続されたカソード電極とを
有するダイオードを更に備えることを特徴とする。
【００１０】請求項４に係る発明は、請求項１乃至請求
項３の何れかに記載の前記スナバ回路と、請求項１に記
載の前記パワー半導体スイッチング素子とを備えること
を特徴とする。
項３の何れかに記載の前記スナバ回路と、請求項１に記
載の前記パワー半導体スイッチング素子とを備えること
を特徴とする。
【００１１】
【発明の実施の形態】（実施の形態１）図１は、本実施
の形態に係るパワー半導体装置を示す図である。同図に
示す通り、本パワー半導体装置は高電位側パワー半導体
回路と低電位側パワー半導体回路とを有するが、両パワ
ー半導体回路の構成は基本的に同一である。即ち、高電
位側パワー半導体回路は各部１Ａ、１１Ａ、５Ａ、ＦＷ
ＤＡ、０３Ａ、１２Ａを有しており、同様に、低電位側
パワー半導体回路は各部１Ｂ、１１Ｂ、５Ｂ、ＦＷＤ
Ｂ、０３Ｂ、１２Ｂを有している。しかも、本発明の中
核を成す両スナバ回路０３Ａ、０３Ｂの構成も共通して
いる。そこで、以下の説明では、両パワー半導体回路の
共通例として、図１に示すパワー半導体回路１０の構成
について説明する（図１では各部の符号に付いている記
号Ａ、Ｂを以下の図面では削除している）。
の形態に係るパワー半導体装置を示す図である。同図に
示す通り、本パワー半導体装置は高電位側パワー半導体
回路と低電位側パワー半導体回路とを有するが、両パワ
ー半導体回路の構成は基本的に同一である。即ち、高電
位側パワー半導体回路は各部１Ａ、１１Ａ、５Ａ、ＦＷ
ＤＡ、０３Ａ、１２Ａを有しており、同様に、低電位側
パワー半導体回路は各部１Ｂ、１１Ｂ、５Ｂ、ＦＷＤ
Ｂ、０３Ｂ、１２Ｂを有している。しかも、本発明の中
核を成す両スナバ回路０３Ａ、０３Ｂの構成も共通して
いる。そこで、以下の説明では、両パワー半導体回路の
共通例として、図１に示すパワー半導体回路１０の構成
について説明する（図１では各部の符号に付いている記
号Ａ、Ｂを以下の図面では削除している）。
【００１２】図２は、パワー半導体回路１０の構成を示
す図である。但し、図２においては、図示の便宜上、図
１に示すフリーホイールダイオードＦＷＤＢ、ＦＷＤＡ
の図示化を割愛している。
す図である。但し、図２においては、図示の便宜上、図
１に示すフリーホイールダイオードＦＷＤＢ、ＦＷＤＡ
の図示化を割愛している。
【００１３】図２に於いて、１は保護対象のパワー半導
体スイッチング素子であり、ここではＩＧＢＴが採用さ
れている。尚、ＩＧＢＴに代えて、パワーＭＯＳＦＥＴ
やバイポーラトランジスタをパワー半導体スイッチング
素子１として用いることも出来る。図２に示す様に、パ
ワー半導体スイッチング素子１は、第１駆動回路１１を
介して第１駆動信号０１が印加される制御電極ないしは
ゲート端子５と、第１主電極ないしはコレクタ端子３
と、第２主電極ないしはエミッタ端子４とを有してい
る。そして、第１駆動信号０１が第１レベル（この例で
はＨレベルに該当）にあるときには、パワー半導体スイ
ッチング素子１は、コレクタ端子３とエミッタ端子４と
の間に主電流１０１が流れるオン状態にある。他方、第
１駆動信号０１が第２レベル（この例ではＬレベルに該
当）にあるときには、パワー半導体スイッチング素子１
は、主電流１０１が流れないオフ状態にある。
体スイッチング素子であり、ここではＩＧＢＴが採用さ
れている。尚、ＩＧＢＴに代えて、パワーＭＯＳＦＥＴ
やバイポーラトランジスタをパワー半導体スイッチング
素子１として用いることも出来る。図２に示す様に、パ
ワー半導体スイッチング素子１は、第１駆動回路１１を
介して第１駆動信号０１が印加される制御電極ないしは
ゲート端子５と、第１主電極ないしはコレクタ端子３
と、第２主電極ないしはエミッタ端子４とを有してい
る。そして、第１駆動信号０１が第１レベル（この例で
はＨレベルに該当）にあるときには、パワー半導体スイ
ッチング素子１は、コレクタ端子３とエミッタ端子４と
の間に主電流１０１が流れるオン状態にある。他方、第
１駆動信号０１が第２レベル（この例ではＬレベルに該
当）にあるときには、パワー半導体スイッチング素子１
は、主電流１０１が流れないオフ状態にある。
【００１４】これに対して、スナバ回路０３は、次の構
成要素２、２１、２２、２３を備えている。
成要素２、２１、２２、２３を備えている。
【００１５】先ず、スナバ回路０３の中核を成すスナバ
回路用半導体スイッチング素子２には、ここではＩＧＢ
Ｔが採用されている。ＩＧＢＴ２は、パワー半導体スイ
ッチング素子１のコレクタ端子３に接続された第１主電
極ないしはコレクタ端子と、パワー半導体スイッチング
素子１のエミッタ端子４に接続された第２主電極ないし
はエミッタ端子と、スナバ回路０３の外部にある第２駆
動回路１２を介して第２駆動信号０２が印加される制御
電極ないしはゲート端子２４とを有している。この様
に、ＩＧＢＴ２は、パワー半導体スイッチング素子１の
コレクタ端子３−エミッタ端子４間に並列に配設されて
いる。そして、第２駆動信号０２が上記第１レベル（Ｈ
レベル）にあるときには、ＩＧＢＴ２は、そのコレクタ
端子３からエミッタ端子４へ向けて回路電流１００から
分散した副電流１０２が流れるオン状態にあり、他方、
第２駆動信号０２が上記第２レベル（Ｌレベル）にある
ときには、ＩＧＢＴ２は、分散電流１０２が流れないオ
フ状態にある。尚、ＩＧＢＴ２に代えて、パワーＭＯＳ
ＦＥＴやバイポーラトランジスタをスナバ回路用半導体
スイッチング素子として用いることも出来る。
回路用半導体スイッチング素子２には、ここではＩＧＢ
Ｔが採用されている。ＩＧＢＴ２は、パワー半導体スイ
ッチング素子１のコレクタ端子３に接続された第１主電
極ないしはコレクタ端子と、パワー半導体スイッチング
素子１のエミッタ端子４に接続された第２主電極ないし
はエミッタ端子と、スナバ回路０３の外部にある第２駆
動回路１２を介して第２駆動信号０２が印加される制御
電極ないしはゲート端子２４とを有している。この様
に、ＩＧＢＴ２は、パワー半導体スイッチング素子１の
コレクタ端子３−エミッタ端子４間に並列に配設されて
いる。そして、第２駆動信号０２が上記第１レベル（Ｈ
レベル）にあるときには、ＩＧＢＴ２は、そのコレクタ
端子３からエミッタ端子４へ向けて回路電流１００から
分散した副電流１０２が流れるオン状態にあり、他方、
第２駆動信号０２が上記第２レベル（Ｌレベル）にある
ときには、ＩＧＢＴ２は、分散電流１０２が流れないオ
フ状態にある。尚、ＩＧＢＴ２に代えて、パワーＭＯＳ
ＦＥＴやバイポーラトランジスタをスナバ回路用半導体
スイッチング素子として用いることも出来る。
【００１６】又、ＩＧＢＴ２のコレクタ端子３−ゲート
端子２４間には、アバランシェダイオード２１と、逆電
流防止用ダイオード２２とが、直列に配設されている。
即ち、アバランシェダイオード乃至はアバランシェ素子
（この例ではツェナダイオードである）２１は、パワー
半導体スイッチング素子１のコレクタ端子３に接続され
たカソード電極と、ダイオード２２を介してＩＧＢＴ２
のゲート端子２４に接続されたアノード電極とを有す
る。このアバランシェダイオード２１の代表的な電圧・
電流特性を図３に示す。図３中の記号ＶＡがアバランシ
ェダイオード２１の耐圧（ブレークダウン電圧）であ
る。又、ダイオード２２は、アバランシェダイオード２
１の上記アノード電極に接続されたアノード電極と、Ｉ
ＧＢＴ２のゲート端子２４に直接に接続されたカソード
電極とを有する。このダイオード２２は、第１レベルの
第２駆動信号０２がＩＧＢＴ２のゲート端子２４に印加
されているときにゲート端子２４からパワー半導体スイ
ッチング素子１のコレクタ端子３側へ向けて流れようと
する逆電流の発生を阻止するためのものである。
端子２４間には、アバランシェダイオード２１と、逆電
流防止用ダイオード２２とが、直列に配設されている。
即ち、アバランシェダイオード乃至はアバランシェ素子
（この例ではツェナダイオードである）２１は、パワー
半導体スイッチング素子１のコレクタ端子３に接続され
たカソード電極と、ダイオード２２を介してＩＧＢＴ２
のゲート端子２４に接続されたアノード電極とを有す
る。このアバランシェダイオード２１の代表的な電圧・
電流特性を図３に示す。図３中の記号ＶＡがアバランシ
ェダイオード２１の耐圧（ブレークダウン電圧）であ
る。又、ダイオード２２は、アバランシェダイオード２
１の上記アノード電極に接続されたアノード電極と、Ｉ
ＧＢＴ２のゲート端子２４に直接に接続されたカソード
電極とを有する。このダイオード２２は、第１レベルの
第２駆動信号０２がＩＧＢＴ２のゲート端子２４に印加
されているときにゲート端子２４からパワー半導体スイ
ッチング素子１のコレクタ端子３側へ向けて流れようと
する逆電流の発生を阻止するためのものである。
【００１７】更に、抵抗２３は、ＩＧＢＴ２のゲート端
子２４に接続された第１端と、パワー半導体スイッチン
グ素子１のエミッタ端子４に接続された第２端とを有す
る。その際、抵抗２３の値は、アバランシェダイオード
２１が降伏領域に入って導通するときに流れる電流の値
と抵抗２３の値との積で定まる電圧がＩＧＢＴ２のしき
い値電圧以上となる様に、設定されている。
子２４に接続された第１端と、パワー半導体スイッチン
グ素子１のエミッタ端子４に接続された第２端とを有す
る。その際、抵抗２３の値は、アバランシェダイオード
２１が降伏領域に入って導通するときに流れる電流の値
と抵抗２３の値との積で定まる電圧がＩＧＢＴ２のしき
い値電圧以上となる様に、設定されている。
【００１８】又、スナバ回路０３の外部に配設されてい
る第２駆動信号生成回路１３は、第１駆動信号０１を受
信して、同信号０１のパルス幅を狭めてそのｄｕｔｙ比
を変更し、変更後のパルス信号を第２駆動信号０２とし
て第２駆動回路（バッファ）１２に出力する。この第２
駆動信号０２の波形を、第１駆動信号０１の波形と共
に、図４のタイミングチャートに示す。図４に示す様
に、第２駆動信号０２のＬレベルからＨレベルへの立ち
上がりタイミングは第１駆動信号０１のそれよりも第１
時間Δｔ１だけ遅延しており、逆に第２駆動信号０２の
ＨレベルからＬレベルへの立ち下がりタイミングは第１
駆動信号０１のそれよりも第２時間Δｔ２だけ早い。そ
の結果、第２駆動信号０２のパルス幅Ｔ２（＞Δｔ１，
Δｔ２）は第１駆動信号０１のパルス幅Ｔ１よりも短く
なる。この様に両信号０１，０２の立ち上がりタイミン
グ及び立ち下がりタイミングを共に相違させているの
は、両素子１，２の特性の相違（完全に一致することは
ない）を考慮したことに起因する。
る第２駆動信号生成回路１３は、第１駆動信号０１を受
信して、同信号０１のパルス幅を狭めてそのｄｕｔｙ比
を変更し、変更後のパルス信号を第２駆動信号０２とし
て第２駆動回路（バッファ）１２に出力する。この第２
駆動信号０２の波形を、第１駆動信号０１の波形と共
に、図４のタイミングチャートに示す。図４に示す様
に、第２駆動信号０２のＬレベルからＨレベルへの立ち
上がりタイミングは第１駆動信号０１のそれよりも第１
時間Δｔ１だけ遅延しており、逆に第２駆動信号０２の
ＨレベルからＬレベルへの立ち下がりタイミングは第１
駆動信号０１のそれよりも第２時間Δｔ２だけ早い。そ
の結果、第２駆動信号０２のパルス幅Ｔ２（＞Δｔ１，
Δｔ２）は第１駆動信号０１のパルス幅Ｔ１よりも短く
なる。この様に両信号０１，０２の立ち上がりタイミン
グ及び立ち下がりタイミングを共に相違させているの
は、両素子１，２の特性の相違（完全に一致することは
ない）を考慮したことに起因する。
【００１９】次に、図２のパワー半導体回路１０の動作
を図４のタイミングチャートを参照しつつ説明する。
を図４のタイミングチャートを参照しつつ説明する。
【００２０】（Ｉ） 時間ｔ１から時間ｔ２直前のオン
期間の動作 時間ｔ１で第１駆動信号０１がＨレベルに立ち上がりパ
ワー半導体スイッチング素子１がターンオンすると、パ
ワー半導体回路１０に流れ込む回路電流１００の全てが
パワー半導体スイッチング素子１内を主電流１０１とし
て流れる。しかし、時間ｔ１のすぐ後の時間（ｔ１＋Δ
ｔ１）に於いて、第２駆動信号０２がＨレベル（ＩＧＢ
Ｔ２のしきい値電圧よりも大きいレベル）に立ち上がり
スナバ回路０３内のＩＧＢＴ２が引き続いてターンオン
する結果、回路電流１００は、パワー半導体スイッチン
グ素子１内を流れる主電流１０１と、ＩＧＢＴ２内を流
れる副電流１０２とに分散される。この様な回路電流１
００の分散状態は、時間（ｔ２−Δｔ２）に於いて第２
駆動信号０２がＬレベルに立ち下がるまでの期間中、持
続される。そのため、オン期間中の主電流１０１の波形
は図４に示す様に凹型状となり、オン期間の大部分を占
める期間Ｔ２中の主電流１０１の値は、時間ｔ１に於け
る主電流１０１の値と比較して低減される。その結果、
オン期間中にパワー半導体スイッチング素子１内で生じ
る電力損失を格段に低減することが可能となる。この様
に、本装置によれば、あたかも２個のモジュールが本装
置内に配設されている様に、互いに並列接続された両素
子１，２を設けているので、オン期間中の電力損失を有
効に分散することが可能となる。
期間の動作 時間ｔ１で第１駆動信号０１がＨレベルに立ち上がりパ
ワー半導体スイッチング素子１がターンオンすると、パ
ワー半導体回路１０に流れ込む回路電流１００の全てが
パワー半導体スイッチング素子１内を主電流１０１とし
て流れる。しかし、時間ｔ１のすぐ後の時間（ｔ１＋Δ
ｔ１）に於いて、第２駆動信号０２がＨレベル（ＩＧＢ
Ｔ２のしきい値電圧よりも大きいレベル）に立ち上がり
スナバ回路０３内のＩＧＢＴ２が引き続いてターンオン
する結果、回路電流１００は、パワー半導体スイッチン
グ素子１内を流れる主電流１０１と、ＩＧＢＴ２内を流
れる副電流１０２とに分散される。この様な回路電流１
００の分散状態は、時間（ｔ２−Δｔ２）に於いて第２
駆動信号０２がＬレベルに立ち下がるまでの期間中、持
続される。そのため、オン期間中の主電流１０１の波形
は図４に示す様に凹型状となり、オン期間の大部分を占
める期間Ｔ２中の主電流１０１の値は、時間ｔ１に於け
る主電流１０１の値と比較して低減される。その結果、
オン期間中にパワー半導体スイッチング素子１内で生じ
る電力損失を格段に低減することが可能となる。この様
に、本装置によれば、あたかも２個のモジュールが本装
置内に配設されている様に、互いに並列接続された両素
子１，２を設けているので、オン期間中の電力損失を有
効に分散することが可能となる。
【００２１】（ＩＩ） 時間ｔ２のターンオフ時から時
間ｔ３迄のオフ期間の動作 時間ｔ２で第１駆動信号０１がＬレベルに立ち下がりパ
ワー半導体スイッチング素子１がターンオフすると、配
線のインダクタンスの存在に起因して、サージ電圧がコ
レクタ端子３−エミッタ端子４間に発生する。加えて、
パワー半導体スイッチング素子１のターンオフに連動し
て、他方のパワー半導体回路内のパワー半導体スイッチ
ング素子（例えば図１の素子１Ａ）が逆にターンオンす
る結果、他方のパワー半導体回路内のフリーホイールダ
イオード（例えば図１のフリーホイールダイオードＦＷ
ＤＡ）にリカバリー現象が生ずることとなり、このリカ
バリーに起因して、パワー半導体スイッチング素子１の
オフ期間内にもサージ電圧がコレクタ端子３−エミッタ
端子４間に発生する。しかし、これらのサージ電圧は、
コレクタ端子３−エミッタ端子４間電圧の上昇率（ｄＶ
／ｄｔ）の高低如何に係わらず、本スナバ回路０３によ
って確実に吸収される。その点を上昇率（ｄＶ／ｄｔ）
が高い場合と低い場合とに分けて説明する。
間ｔ３迄のオフ期間の動作 時間ｔ２で第１駆動信号０１がＬレベルに立ち下がりパ
ワー半導体スイッチング素子１がターンオフすると、配
線のインダクタンスの存在に起因して、サージ電圧がコ
レクタ端子３−エミッタ端子４間に発生する。加えて、
パワー半導体スイッチング素子１のターンオフに連動し
て、他方のパワー半導体回路内のパワー半導体スイッチ
ング素子（例えば図１の素子１Ａ）が逆にターンオンす
る結果、他方のパワー半導体回路内のフリーホイールダ
イオード（例えば図１のフリーホイールダイオードＦＷ
ＤＡ）にリカバリー現象が生ずることとなり、このリカ
バリーに起因して、パワー半導体スイッチング素子１の
オフ期間内にもサージ電圧がコレクタ端子３−エミッタ
端子４間に発生する。しかし、これらのサージ電圧は、
コレクタ端子３−エミッタ端子４間電圧の上昇率（ｄＶ
／ｄｔ）の高低如何に係わらず、本スナバ回路０３によ
って確実に吸収される。その点を上昇率（ｄＶ／ｄｔ）
が高い場合と低い場合とに分けて説明する。
【００２２】先ず、上昇率（ｄＶ／ｄｔ）が例えば数千
Ｖ／μｓと言う様に、当該上昇率（ｄＶ／ｄｔ）が相対
的に高い場合（急峻な場合）には、既述した特開平３−
１７８２１４号公報の場合と同様に、スナバ回路０３内
のＩＧＢＴ２の接合容量が充電されてＩＧＢＴ２がオン
状態となる結果、コレクタ端子３−エミッタ端子４間電
圧の上昇が抑制される。
Ｖ／μｓと言う様に、当該上昇率（ｄＶ／ｄｔ）が相対
的に高い場合（急峻な場合）には、既述した特開平３−
１７８２１４号公報の場合と同様に、スナバ回路０３内
のＩＧＢＴ２の接合容量が充電されてＩＧＢＴ２がオン
状態となる結果、コレクタ端子３−エミッタ端子４間電
圧の上昇が抑制される。
【００２３】他方、上昇率（ｄＶ／ｄｔ）が例えば数百
Ｖ／μｓと言う様に、当該上昇率（ｄＶ／ｄｔ）が相対
的に低い場合（緩やかな場合）においても、コレクタ端
子３−エミッタ端子４間に印加されるサージ電圧が高く
なり、当該サージ電圧がアバランシェダイオード２１の
耐圧を越える値となったときには、スナバ回路０３はサ
ージ電圧を吸収する動作を行う。即ち、サージ電圧が上
記耐圧よりも大きくなると、アバランシェダイオード２
１が降伏領域に入り、その抵抗値が下がって電流が流れ
る状態と成る。この導通により、コレクタ端子３からゲ
ート端子２４を経てエミッタ端子４に至る経路に電流が
流れることとなり、抵抗２３の両端に電位差が発生す
る。この電位差は、既述した通り、ＩＧＢＴ２のしきい
値電圧以上となるので、ＩＧＢＴ２がオンし、コレクタ
端子３−エミッタ端子４間電圧の上昇が抑制される。
Ｖ／μｓと言う様に、当該上昇率（ｄＶ／ｄｔ）が相対
的に低い場合（緩やかな場合）においても、コレクタ端
子３−エミッタ端子４間に印加されるサージ電圧が高く
なり、当該サージ電圧がアバランシェダイオード２１の
耐圧を越える値となったときには、スナバ回路０３はサ
ージ電圧を吸収する動作を行う。即ち、サージ電圧が上
記耐圧よりも大きくなると、アバランシェダイオード２
１が降伏領域に入り、その抵抗値が下がって電流が流れ
る状態と成る。この導通により、コレクタ端子３からゲ
ート端子２４を経てエミッタ端子４に至る経路に電流が
流れることとなり、抵抗２３の両端に電位差が発生す
る。この電位差は、既述した通り、ＩＧＢＴ２のしきい
値電圧以上となるので、ＩＧＢＴ２がオンし、コレクタ
端子３−エミッタ端子４間電圧の上昇が抑制される。
【００２４】上記（Ｉ）及び（ＩＩ）の説明より明らか
となった様に、本装置のスナバ回路０３によれば、オン
期間中の電力損失を分散することができると共に、上昇
率（ｄＶ／ｄｔ）の高低如何に係わらずにサージ電圧を
確実に吸収することが出来ると言う利点が得られる。
となった様に、本装置のスナバ回路０３によれば、オン
期間中の電力損失を分散することができると共に、上昇
率（ｄＶ／ｄｔ）の高低如何に係わらずにサージ電圧を
確実に吸収することが出来ると言う利点が得られる。
【００２５】
【発明の効果】請求項１、４の発明によれば、パワー半
導体スイッチング素子に流れ込む回路電流を分散させる
ことができ、これにより主電流の値を低減できる結果、
オン状態のパワー半導体スイッチング素子で生じ得る損
失の低減化を図ることが出来る。しかも、本発明によれ
ば、パワー半導体スイッチング素子の第１主電極−第２
主電極間電圧の上昇率が高いときには、スナバ回路用半
導体スイッチング素子がオン状態となり第１主電極−第
２主電極間電圧を制限することが出来るという効果をも
奏する。
導体スイッチング素子に流れ込む回路電流を分散させる
ことができ、これにより主電流の値を低減できる結果、
オン状態のパワー半導体スイッチング素子で生じ得る損
失の低減化を図ることが出来る。しかも、本発明によれ
ば、パワー半導体スイッチング素子の第１主電極−第２
主電極間電圧の上昇率が高いときには、スナバ回路用半
導体スイッチング素子がオン状態となり第１主電極−第
２主電極間電圧を制限することが出来るという効果をも
奏する。
【００２６】請求項２、４の発明によれば、パワー半導
体スイッチング素子の第１主電極−第２主電極間電圧の
上昇率が低いときであっても、パワー半導体スイッチン
グ素子の第１主電極−第２主電極間電圧がアバランシェ
ダイオードの耐圧を越える場合には、スナバ回路用半導
体スイッチング素子がオン状態となりスナバ回路動作が
働く結果、パワー半導体スイッチング素子の第１主電極
−第２主電極間電圧を制限することが出来るという効果
を奏する。
体スイッチング素子の第１主電極−第２主電極間電圧の
上昇率が低いときであっても、パワー半導体スイッチン
グ素子の第１主電極−第２主電極間電圧がアバランシェ
ダイオードの耐圧を越える場合には、スナバ回路用半導
体スイッチング素子がオン状態となりスナバ回路動作が
働く結果、パワー半導体スイッチング素子の第１主電極
−第２主電極間電圧を制限することが出来るという効果
を奏する。
【００２７】請求項３、４の発明によれば、第１レベル
の第２駆動信号がスナバ回路用半導体スイッチング素子
の制御電極に印加されているときに当該制御電極からパ
ワー半導体スイッチング素子の第１主電極へ向けて流れ
ようとする逆電流の発生を阻止することが出来る。
の第２駆動信号がスナバ回路用半導体スイッチング素子
の制御電極に印加されているときに当該制御電極からパ
ワー半導体スイッチング素子の第１主電極へ向けて流れ
ようとする逆電流の発生を阻止することが出来る。
【図１】 本発明に係るパワー半導体装置を示す回路図
である。
である。
【図２】 本発明に係るパワー半導体スイッチング素子
とそのスナバ回路とを示す回路図である。
とそのスナバ回路とを示す回路図である。
【図３】 本発明に係るスナバ回路が有するアバランシ
ェダイオードの電圧・電流特性を示す図である。
ェダイオードの電圧・電流特性を示す図である。
【図４】 本発明に係るパワー半導体スイッチング素子
とそのスナバ回路との動作を示すタイミングチャートで
ある。
とそのスナバ回路との動作を示すタイミングチャートで
ある。
０１ 第１駆動信号、０２ 第２駆動信号、１ パワー
半導体スイッチング素子、２ ＩＧＢＴ、３ コレクタ
端子、４ エミッタ端子、５ ゲート端子、１０ パワ
ー半導体装置、２１ アバランシェダイオード、２２
ダイオード、２３ 抵抗、２４ ゲート端子、１００
回路電流、１０１ パワー半導体スイッチング素子に流
れる電流、１０２ ＩＧＢＴに流れる電流。
半導体スイッチング素子、２ ＩＧＢＴ、３ コレクタ
端子、４ エミッタ端子、５ ゲート端子、１０ パワ
ー半導体装置、２１ アバランシェダイオード、２２
ダイオード、２３ 抵抗、２４ ゲート端子、１００
回路電流、１０１ パワー半導体スイッチング素子に流
れる電流、１０２ ＩＧＢＴに流れる電流。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０３Ｋ 17/56
Claims (4)
- 【請求項１】 第１駆動信号が印加される制御電極と、
その間に主電流が流れる第１及び第２主電極とを有し、
前記第１駆動信号が第１レベルのときには前記主電流が
流れるオン状態にあり、前記第１駆動信号が第２レベル
のときには前記主電流が流れないオフ状態にあるパワー
半導体スイッチング素子の前記第１主電極と前記第２主
電極間に加わるサージ電圧を吸収するためのスナバ回路
であって、 前記パワー半導体スイッチング素子の前記第１主電極に
接続された第１主電極と、前記パワー半導体スイッチン
グ素子の前記第２主電極に接続された第２主電極と、第
２駆動信号が印加される制御電極とを有し、前記第２駆
動信号が前記第１レベルのときには前記第１主電極から
前記第２主電極へ電流が流れるオン状態にあり、前記第
２駆動信号が前記第２レベルのときには前記電流が流れ
ないオフ状態にある、スナバ回路用半導体スイッチング
素子を備え、 前記第２駆動信号が前記第２レベルから前記第１レベル
に変化するタイミングは、前記第１駆動信号が前記第２
レベルから前記第１レベルに変化するタイミングよりも
遅延しており、 前記第２駆動信号が前記第１レベルから前記第２レベル
に変化するタイミングは、前記第１駆動信号が前記第１
レベルから前記第２レベルに変化するタイミングよりも
早いことを特徴とする、パワー半導体スイッチング素子
のスナバ回路。 - 【請求項２】 請求項１記載のパワー半導体スイッチン
グ素子のスナバ回路であって、 前記パワー半導体スイッチング素子の前記第１主電極に
接続されたカソード電極と、前記スナバ回路用半導体ス
イッチング素子の前記制御電極に接続されたアノード電
極とを有するアバランシェダイオードと、 前記スナバ回路用半導体スイッチング素子の前記制御電
極に接続された第１端と、前記パワー半導体スイッチン
グ素子の前記第２主電極に接続された第２端とを有する
抵抗とを更に備え、 前記アバランシェダイオードが導通するときに流れる電
流と前記抵抗との積で与えられる電圧が前記スナバ回路
用半導体スイッチング素子のしきい値電圧以上となる様
に、前記抵抗の値が設定されていることを特徴とする、
パワー半導体スイッチング素子のスナバ回路。 - 【請求項３】 請求項２記載のパワー半導体スイッチン
グ素子のスナバ回路であって、 前記アバランシェダイオードの前記アノード電極に接続
されたアノード電極と、前記スナバ回路用半導体スイッ
チング素子の前記制御電極に接続されたカソード電極と
を有するダイオードを更に備えることを特徴とする、パ
ワー半導体スイッチング素子のスナバ回路。 - 【請求項４】 請求項１乃至請求項３の何れかに記載の
前記スナバ回路と、 請求項１に記載の前記パワー半導体スイッチング素子と
を備えることを特徴とする、パワー半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000346551A JP2002152024A (ja) | 2000-11-14 | 2000-11-14 | パワー半導体スイッチング素子のスナバ回路及びパワー半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000346551A JP2002152024A (ja) | 2000-11-14 | 2000-11-14 | パワー半導体スイッチング素子のスナバ回路及びパワー半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002152024A true JP2002152024A (ja) | 2002-05-24 |
Family
ID=18820402
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000346551A Pending JP2002152024A (ja) | 2000-11-14 | 2000-11-14 | パワー半導体スイッチング素子のスナバ回路及びパワー半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002152024A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPWO2015166523A1 (ja) * | 2014-04-28 | 2017-04-20 | 株式会社日立産機システム | 半導体装置および電力変換装置 |
| US9692226B2 (en) | 2012-08-23 | 2017-06-27 | General Electric Technology Gmbh | Circuit interruption device |
-
2000
- 2000-11-14 JP JP2000346551A patent/JP2002152024A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9692226B2 (en) | 2012-08-23 | 2017-06-27 | General Electric Technology Gmbh | Circuit interruption device |
| JPWO2015166523A1 (ja) * | 2014-04-28 | 2017-04-20 | 株式会社日立産機システム | 半導体装置および電力変換装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP6402591B2 (ja) | 半導体装置 | |
| US8766702B2 (en) | Power semiconductor device having plurality of switching elements connected in parallel | |
| US7830196B2 (en) | Semiconductor device alleviating or preventing surge voltage | |
| CN109495102B (zh) | 一种SiC MOSFET一类短路电流抑制电路及方法 | |
| JP5927739B2 (ja) | 半導体装置 | |
| JP2001245466A (ja) | 電力変換装置 | |
| JP5993749B2 (ja) | 半導体装置のゲート駆動回路およびそれを用いた電力変換装置 | |
| JP4779549B2 (ja) | 電圧駆動型半導体素子のゲート駆動回路。 | |
| US6687106B1 (en) | Power module | |
| JP2016059036A (ja) | 短絡保護用の回路、システム、及び方法 | |
| JP3067448B2 (ja) | 半導体装置 | |
| JP5542719B2 (ja) | 電力用半導体素子の駆動保護回路 | |
| JPH0964707A (ja) | 半導体出力回路装置 | |
| JPH05218836A (ja) | 絶縁ゲート素子の駆動回路 | |
| JP4727360B2 (ja) | 絶縁ゲート型半導体素子のゲート回路 | |
| JP2913699B2 (ja) | 電圧駆動形半導体素子の駆動回路 | |
| US11837866B1 (en) | ESD protection apparatus and control method | |
| JP5704105B2 (ja) | 半導体装置 | |
| JP2002152024A (ja) | パワー半導体スイッチング素子のスナバ回路及びパワー半導体装置 | |
| JP3598870B2 (ja) | ドライブ回路 | |
| JP2013017064A (ja) | スイッチング素子の保護回路 | |
| Bayerer et al. | Low impedance gate drive for full control of voltage controlled power devices | |
| JP4449190B2 (ja) | 電圧駆動型半導体素子のゲート駆動装置 | |
| JP2006014402A (ja) | 電力変換装置の過電流保護装置 | |
| JP2973997B2 (ja) | 電圧駆動形半導体素子の駆動回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20060213 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20071210 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080108 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20080513 |