JP5927739B2 - 半導体装置 - Google Patents
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Description
図4において、1はIGBT(絶縁ゲートバイポーラトランジスタ)等の半導体スイッチング素子、2は還流ダイオード(FWD)である。スイッチング素子1のコレクタCとゲートGとの間には、定電圧ダイオード3とゲート電流の逆流阻止用ダイオード5との直列回路からなる過電圧保護回路23が接続されている。また、ゲートGとエミッタEとの間には、定電圧ダイオード9が接続されている。この定電圧ダイオード9は、ゲート信号及び過電圧保護回路23による過電圧ノイズが、スイッチング素子1のゲートGの耐電圧を超えないようにするためのものである。
なお、上記コレクタCは正の直流電源端子Pに接続され、エミッタEは負の直流電源端子Nに接続されている。
前記スイッチング素子がオフするときに前記スイッチング素子の出力端子に印加される電圧に相当する信号が、前記過電圧保護回路を介して入力される第1のスイッチ手段と、
前記第1のスイッチ手段の出力側に接続された第1のコンデンサの電圧により動作して前記抵抗の抵抗値を増加させる第2のスイッチ手段と、
前記制御信号のレベルに応じて充電または放電される前記第1のコンデンサの電圧に応じて、前記第2のスイッチ手段を動作させるタイミングを制御するタイミング制御手段と、を備え、
前記タイミング制御手段は、前記スイッチング素子に過電流が流れるような前記制御信号のオン時間が経過する前に、前記制御信号により前記第1のコンデンサを放電させて前記第2のスイッチ手段をオフさせ、前記抵抗値を増加させて前記スイッチング素子のターンオフ速度を通常よりも遅くすることを特徴とする。
請求項3に係る発明は、請求項2に記載した半導体装置において、前記遅延手段が、前記過電圧保護回路と前記第1のスイッチ手段との間に接続された第2のコンデンサを含み、この第2のコンデンサの電圧によって前記第1のスイッチ手段の入力電圧の変化を遅延させるものである。
請求項4に係る発明は、請求項1〜3の何れか1項に記載した半導体装置において、前記第2のスイッチ手段が、複数の抵抗の接続状態を変化させるように動作して前記抵抗値を増加させるものである。
請求項5に係る発明は、請求項1〜4の何れか1項に記載した半導体装置において、前記第1のスイッチ手段が、前記過電圧保護回路に接続された分圧用抵抗による分圧値によって動作する半導体スイッチング素子を有するものである。
請求項6に係る発明は、請求項1〜5の何れか1項に記載した半導体装置において、前記第2のスイッチ手段が、前記第1のコンデンサの電圧によって動作する半導体スイッチング素子を有するものである。
従って、スイッチング素子のコレクタ−エミッタ間に印加される電圧を低下させることができ、自己発熱を抑制すると共にスイッチング素子やゲート制御回路の負荷を軽減することが可能である。
図1において、前記同様に1はIGBT等の半導体スイッチング素子、Cは正の直流電源端子Pに接続されたコレクタ、Gはゲート、Eは負の直流電源端子Nに接続されたエミッタ、2は還流ダイオードである。
ここで、ゲートGは請求項における制御端子に相当し、コレクタC及びエミッタEは同じく出力端子に相当する。
上記コレクタCとゲートGとの間には、定電圧ダイオード3,4とゲート電流の逆流阻止用ダイオード5との直列回路が接続され、ゲートGとエミッタEとの間には定電圧ダイオード9が接続されている。
定電圧ダイオード9は、図4と同様に、ゲート信号及び過電圧保護回路24による過電圧ノイズが、スイッチング素子1のゲートGの耐電圧を超えないようにするためのものである。
ゲート信号出力回路8の出力側とスイッチング素子1のゲートGとの間には、ゲート抵抗切替スイッチ15内のスイッチング素子15aとゲート抵抗7とが直列に接続されている。また、スイッチング素子15aとゲート抵抗7との直列回路には、ゲート抵抗6が並列に接続されている。
ゲート抵抗切替スイッチ15は、請求項における第2のスイッチ手段に相当する。
なお、電圧検出抵抗10,11及び遅延コンデンサ12は、請求項における遅延手段に相当する。また、遅延コンデンサ12は請求項における第2のコンデンサに相当する。
また、ゲート信号は、ゲート信号反転出力回路16にも入力されている。このゲート信号反転出力回路16の出力側とスイッチング素子15bのゲート(電圧検出スイッチ13のコレクタ)との間には、ダイオード18と抵抗17との直列回路、及び、ダイオード20と抵抗19との直列回路が、互いに並列に接続されている。
これらのゲート信号反転出力回路16、ダイオード18,20、抵抗17,19、タイミングコンデンサ14等は、請求項におけるタイミング制御手段を構成している。
すなわち、タイミングコンデンサ14の電位がゲート抵抗切替スイッチ15の入力閾値レベルを超えるとスイッチング素子15b,15aがオンしてゲート抵抗7が有効になり、スイッチング素子1のゲートGにはゲート抵抗6,7の並列回路が接続される。また、タイミングコンデンサ14の電位がゲート抵抗切替スイッチ15の入力閾値レベルを下回るとスイッチング素子15b,15aがオフしてゲート抵抗7が無効になり、スイッチング素子1のゲートGにはゲート抵抗6のみが接続されることになる。
この実施形態では、スイッチング素子1がターンオフする際にゲート抵抗値を大きくしてゲート電流を制限し、スイッチング素子1のコレクタ電流変化率(di/dt)を小さくしてサージ電圧を低減させている。これにより、スイッチング素子1のコレクタ−エミッタ間に印加される電圧を予め耐電圧以下に低減し、過電圧保護回路24によりスイッチング素子1を非飽和状態でオンさせる保護動作を極力避けるようにしてスイッチング素子1の自己発熱を防止する。
ここで、上記電流変化率(di/dt)は、ターンオフ時のゲート抵抗値(ゲート電流)によって制御可能である。従って、スイッチング素子1のコレクタ−エミッタ間電圧及びコレクタ電流に基づいてゲート抵抗値を制御すれば、スイッチング素子1がターンオフする際のサージ電圧を抑制することができる。
このとき、スイッチング素子1のターンオフ速度はゲート抵抗6のみによって制御されており、ゲート抵抗6,7の並列接続時に比べてゲート抵抗値が大きくなるので、電流変化率(di/dt)は小さくなる。このため、スイッチング素子1のコレクタ−エミッタ間電圧に重畳されるサージ電圧を低減することができる。
一方、時刻t1以後、ゲート信号反転出力回路16の出力は「High」レベルになっており、時刻t3で電圧検出スイッチ13がオフした後は、ダイオード18及び抵抗17を介して、タイミングコンデンサ14がゲート信号反転出力回路16の出力電圧レベルまで充電される。この場合、サージ電圧が発生する時間よりもタイミングコンデンサ14の充電時間が長くなるように、抵抗17の値(充電時の時定数)を決定する。
そして、タイミングコンデンサ14の電位がゲート抵抗切替スイッチ15の入力閾値を超えるとゲート抵抗切替スイッチ15がオンし、スイッチング素子1のゲートGにゲート抵抗6,7が並列接続されるため、ゲート抵抗値が小さくなる。
時刻t5〜t6における、スイッチング素子1のコレクタ電流、ゲート電圧等の挙動は、図2〜明らかなように、前述した時刻t1〜t2の場合と同様である。
時刻t5〜t7の期間は、ゲート信号が「Low」レベル、ゲート信号反転出力が「High」レベルであるが、上記のように電圧検出スイッチ13はオン状態であるため、タイミングコンデンサ14は充電されず、その電位はゲート抵抗切替スイッチ15の入力閾値を下回り続ける。
なお、スイッチング素子1のコレクタ−エミッタ間電圧が電圧検出点を超える時刻t9で、電圧検出スイッチ13がオンすることになる。
前述したように、この実施形態では、ゲート信号反転出力回路16の出力を用い、ダイオード20及び抵抗19を介してタイミングコンデンサ14を放電させている。この場合、抵抗19によって決定される放電時定数を、スイッチング素子1にとっての過電流状態に相当するオン時間に設定する。
従って、スイッチング素子1の電流変化率(di/dt)を減少させてサージ電圧を低減することができる。
2:還流ダイオード(FWD)
3,4,9:定電圧ダイオード
5:ダイオード
6,7:ゲート抵抗
8:ゲート信号出力回路
10,11:電圧検出抵抗
12:遅延コンデンサ
13:電圧検出スイッチ(MOS−FET)
14:タイミングコンデンサ
15:ゲート抵抗切替スイッチ
15a,15b:半導体スイッチング素子(MOS−FET)
15c,15d,15e:抵抗
16:ゲート信号反転出力回路
17,19:抵抗
18,20:ダイオード
21:定電圧ダイオード
22:ダイオード
23,24:過電圧保護回路
G:ゲート
C:コレクタ
E:エミッタ
P,N:直流電源端子
Claims (6)
- 半導体スイッチング素子を過電圧から保護する過電圧保護回路と、前記スイッチング素子をオン・オフさせる制御信号を前記スイッチング素子の制御端子に伝達する抵抗と、を備えた半導体装置において、
前記スイッチング素子がオフするときに前記スイッチング素子の出力端子に印加される電圧に相当する信号が、前記過電圧保護回路を介して入力される第1のスイッチ手段と、
前記第1のスイッチ手段の出力側に接続された第1のコンデンサの電圧により動作して前記抵抗の抵抗値を増加させる第2のスイッチ手段と、
前記制御信号のレベルに応じて充電または放電される前記第1のコンデンサの電圧に応じて、前記第2のスイッチ手段を動作させるタイミングを制御するタイミング制御手段と、を備え、
前記タイミング制御手段は、前記スイッチング素子に過電流が流れるような前記制御信号のオン時間が経過する前に、前記制御信号により前記第1のコンデンサを放電させて前記第2のスイッチ手段をオフさせ、前記抵抗値を増加させて前記スイッチング素子のターンオフ速度を通常よりも遅くすることを特徴とする半導体装置。 - 請求項1に記載した半導体装置において、
前記過電圧保護回路から出力される情報を遅延させて前記第1のスイッチ手段に伝達する遅延手段を備えたことを特徴とする半導体装置。 - 請求項2に記載した半導体装置において、
前記遅延手段が、前記過電圧保護回路と前記第1のスイッチ手段との間に接続された第2のコンデンサを含み、この第2のコンデンサの電圧によって前記第1のスイッチ手段の入力電圧の変化を遅延させることを特徴とする半導体装置。 - 請求項1〜3の何れか1項に記載した半導体装置において、
前記第2のスイッチ手段が、複数の抵抗の接続状態を変化させるように動作して前記抵抗値を増加させることを特徴とする半導体装置。 - 請求項1〜4の何れか1項に記載した半導体装置において、
前記第1のスイッチ手段が、前記過電圧保護回路に接続された分圧用抵抗による分圧値によって動作する半導体スイッチング素子を有することを特徴とする半導体装置。 - 請求項1〜5の何れか1項に記載した半導体装置において、
前記第2のスイッチ手段が、前記第1のコンデンサの電圧によって動作する半導体スイッチング素子を有することを特徴とする半導体装置。
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