JP2014050179A - 半導体装置 - Google Patents
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Abstract
【解決手段】オフ駆動信号によりFET5がオフすると、サージ電圧が発生してFET5のドレイン・ソース間電圧VDSが電圧Vm1以上になる。このとき、電圧検出回路6による検出電圧はしきい値電圧Vthよりも高くなり、制御回路9のFET13がオフ、FET14がオンになり、FET11のゲート電圧VGSがほぼ0Vになる。これにより、FET11がオフし、スイッチ回路8は高インピーダンスになる。その結果、FET5のゲートがオープン状態になり、FET5がセルフターンオンするので、サージ電圧のエネルギーがソース側に逃れる。
【選択図】図1
Description
以下、第1の実施形態について図1および図2を参照しながら説明する。負荷駆動装置1(半導体装置に相当)は、例えば車両に搭載された電子制御装置に用いられるもので、外部回路(図示せず)から入力される駆動信号に従ってオン・オフ動作を行うことで、バッテリ電圧VBの供給を受けた誘導性負荷であるコイル2に電流を流す。負荷駆動装置1は、素子モジュール3と駆動IC4とから構成されている。
検出電圧=(C1/(C1+C2))・VDS …(1)
Vth<(C1/(C1+C2))・Vm1<(C1/(C1+C2))・VDSS…(2)
Vth>(C1/(C1+C2))・Vm2>(C1/(C1+C2))・VB …(3)
VGS=(CGD/(CGD+CGS))・VDS …(4)
第2の実施形態について図3を参照しながら説明する。負荷駆動装置21の駆動IC22は制御回路23を備えている。制御回路23は、電源12の端子間に出力端子n2を挟んで直列に接続された抵抗24とMOSFET14から構成されている。MOSFET14のしきい値電圧は、上述したしきい値電圧Vthに等しく設定されている。
第3の実施形態について図4を参照しながら説明する。負荷駆動装置25の駆動IC26は制御回路27を備えている。制御回路27は、電源12の端子間に出力端子n2を挟んで直列に接続されたMOSFET13と抵抗28とから構成されている。検出電圧がしきい値電圧Vthを超えると、MOSFET13がオフするように構成されている。
第4の実施形態について図5を参照しながら説明する。負荷駆動装置29は、素子モジュール30と駆動IC4とから構成されており、素子モジュール30は、FET5と電圧検出回路31とから構成されている。電圧検出回路31は、抵抗R1とコンデンサC1との直列回路からなる第1回路31aと、抵抗R2とコンデンサC2との直列回路からなる第2回路31bとが、出力端子n1を挟んで直列に接続された構成を備えている。
第5の実施形態について図6を参照しながら説明する。負荷駆動装置32は、素子モジュール33と駆動IC4とから構成されており、素子モジュール33は、FET5と電圧検出回路34とから構成されている。電圧検出回路34は、出力端子n1を挟んで直列に接続された第1回路34aと第2回路34bから構成されている。第1回路34a、第2回路34bは、それぞれ上述した第1回路31a、第2回路31b(図5参照)に対し並列に抵抗R3、R4を備えている。
第6の実施形態について図7を参照しながら説明する。負荷駆動装置35は、素子モジュール36と駆動IC4とから構成されており、素子モジュール36は、FET5と電圧検出回路37とから構成されている。電圧検出回路37は、コンデンサC1と抵抗R3との並列回路からなる第1回路37aと、コンデンサC2と抵抗R4との並列回路からなる第2回路37bとが、出力端子n1を挟んで直列に接続された構成を備えている。コンデンサC1、C2の容量比および抵抗R3、R4の抵抗比は第5の実施形態と同様に設定されている。
第7の実施形態について図8を参照しながら説明する。負荷駆動装置38は、素子モジュール39と駆動IC4とから構成されており、素子モジュール39は、FET5と電圧検出回路40とから構成されている。電圧検出回路40は、FET5のドレインとソースとの間に出力端子n1を挟んで直列に接続された抵抗R3、R4(第1回路、第2回路に相当)から構成されている。抵抗R3、R4は、R3:R4=(5〜500):1程度の比であって、抵抗損失が低減するように比較的高い抵抗値に設定されている。電圧検出回路40は、抵抗分圧により検出電圧を出力するので、電圧変化に対する追従性がよく、精度がよく安定した分圧比が得られる。
第8の実施形態について図9を参照しながら説明する。負荷駆動装置41は、素子モジュール42と駆動IC4とから構成されており、素子モジュール42は、FET5と電圧検出回路43とから構成されている。電圧検出回路43は、FET5のドレインとソースとの間に出力端子n1を挟んで直列に接続された図示極性のツェナーダイオードZD1、ZD2(第1回路、第2回路に相当)から構成されている。ツェナーダイオードZD1、ZD2は、印加電圧がツェナー電圧(規定電圧に相当)を超えるときに通電状態に移行する通電回路である。
第9の実施形態について図10を参照しながら説明する。負荷駆動装置44は、素子モジュール45と駆動IC4とから構成されており、素子モジュール45は、FET5と電圧検出回路46とから構成されている。電圧検出回路46は、第1回路に相当する抵抗R3と、ツェナーダイオードZD2と抵抗R4との直列回路からなる第2回路46bとが、出力端子n1を挟んで直列に接続された構成を備えている。抵抗R3、R4の抵抗比は第5の実施形態と同様に設定されている。
第10の実施形態について図11および図12を参照しながら説明する。負荷駆動装置51は、図11に示すように素子モジュール52と駆動IC4とから構成されている。素子モジュール52は、FET5、電圧検出回路6および第1電圧制御回路53とから構成されている。
第11の実施形態について図13を参照しながら説明する。負荷駆動装置54は、素子モジュール55と駆動IC4とから構成されている。素子モジュール55は、電圧制御回路53に加え、FET5のゲートとソースの間にゲート側をカソードとするツェナーダイオード56(第2電圧制御回路に相当)を備えている。ツェナーダイオード56は、FET5のゲート・ソース間の電圧がゲート・ソース間の正方向の耐圧VGSSよりも小さく設定された規定電圧を超えるときに通電状態に移行する。
第12の実施形態について図14を参照しながら説明する。負荷駆動装置57は、素子モジュール58と駆動IC4とから構成されている。素子モジュール58は、電圧制御回路53に加え、FET5のゲートとソースの間にゲート側をアノードとするツェナーダイオード59(第2電圧制御回路に相当)を備えている。ツェナーダイオード59は、FET5のゲート・ソース間の電圧がゲート・ソース間の負方向の耐圧VGSSよりも小さく設定された規定電圧を超えるときに通電状態に移行する。
第13の実施形態について図15を参照しながら説明する。負荷駆動装置60は、素子モジュール61と駆動IC4とから構成されている。素子モジュール61は、電圧制御回路53に加えて第2電圧制御回路62を備えている。電圧制御回路62は、第11、第12の実施形態で説明したツェナーダイオード56、59の直列回路から構成されている。本実施形態によれば、第11、第12の実施形態で説明した作用および効果が得られる。
第14の実施形態について図16を参照しながら説明する。負荷駆動装置71は、素子モジュール3と駆動IC72とから構成されている。駆動IC72が備えるスイッチ回路73において、MOSFET11と並列に抵抗74が接続されている。抵抗74の抵抗値Rpは、通常のゲート抵抗Rgon、Rgoffよりも格段に高い抵抗値に設定されている。
第15の実施形態について図17を参照しながら説明する。負荷駆動装置81は、素子モジュール3と駆動IC82とから構成されている。駆動IC82が備える制御回路83は、電源12の出力電圧Vcを電源電圧として動作するマイコン84から構成されている。マイコン84は、温度補正、過電圧保護、過電流保護などを制御する演算装置(CPU)である。
以上、本発明の好適な実施形態について説明したが、本発明は上述した実施形態に限定されるものではなく、発明の要旨を逸脱しない範囲内で種々の変形、拡張を行うことができる。
第10〜第13の実施形態で説明した第1電圧制御回路53、ツェナーダイオード56、59(第2電圧制御回路)、第2電圧制御回路62は、第2〜第9、第14、第15の実施形態に対しても同様に適用できる。
電圧検出回路は、FET5のドレイン・ソース間に印加される電圧VDSに応じた検出電圧を出力する回路であればよく、必ずしも第1回路と第2回路の直列回路から構成する必要はない。
負荷駆動装置への適用について説明したが、これに限らずスイッチング電源回路、インバータ回路などにも適用できる。
Claims (17)
- ゲート端子(G)と第1端子(S)との間に印加されるゲート電圧に応じて第2端子(D)と第1端子(S)との間の導通状態を変化させるスイッチング素子(5)と、
前記スイッチング素子の第2端子と第1端子との間に印加される電圧に応じた検出電圧を出力する電圧検出回路(6,31,34,37,40,43)と、
前記スイッチング素子のゲート端子に繋がるゲート駆動線(10)に直列に設けられ、制御信号に応じて高インピーダンス状態または低インピーダンス状態に切り替わるスイッチ回路(8,73)と、
前記スイッチング素子の第2端子と第1端子との間に前記スイッチング素子の電圧保護動作が行われるべき範囲の電圧が印加されたときに前記電圧検出回路が出力する検出電圧よりも低く設定され、且つ、前記スイッチング素子の第2端子と第1端子との間に前記スイッチング素子の電圧保護動作が不要とされるべき範囲の電圧が印加されたときに前記電圧検出回路が出力する検出電圧よりも高く設定されたしきい値電圧を有し、前記検出電圧が前記しきい値電圧以下になるときには前記スイッチ回路を低インピーダンス状態に切り替え、前記検出電圧が前記しきい値電圧を超えるときには前記スイッチ回路を高インピーダンス状態に切り替える前記制御信号を出力する制御回路(9,23,27,83)とを備えていることを特徴とする半導体装置。 - 前記電圧検出回路は、前記スイッチング素子の第2端子と第1端子との間に、検出電圧の出力端子を挟んで直列に接続された第1回路と第2回路から構成されていることを特徴とする請求項1記載の半導体装置。
- 前記第1回路と第2回路は、それぞれコンデンサ(C1,C2)を備えて構成されていることを特徴とする請求項2記載の半導体装置。
- 前記第1回路(31a)と第2回路(31b)は、それぞれ前記コンデンサと直列に抵抗(R1,R2)を備えていることを特徴とする請求項3記載の半導体装置。
- 前記第1回路(37a)と第2回路(37b)は、それぞれ前記コンデンサと並列に抵抗(R3,R4)を備えていることを特徴とする請求項3記載の半導体装置。
- 前記第1回路(34a)と第2回路(34b)は、それぞれ前記コンデンサと前記抵抗との直列回路に対し並列に抵抗(R3,R4)を備えていることを特徴とする請求項4記載の半導体装置。
- 前記第1回路と第2回路は、それぞれ抵抗(R3,R4)から構成されていることを特徴とする請求項2記載の半導体装置。
- 前記第1回路と第2回路は、それぞれ印加電圧が規定電圧を超えるときに通電状態に移行する通電回路(ZD1,ZD2)から構成されていることを特徴とする請求項2記載の半導体装置。
- 前記通電回路は、ダイオード、ツェナーダイオード、MOSトランジスタおよびバイポーラトランジスタの中から選択された1または複数の半導体素子から構成されており、その順方向電圧、ツェナー電圧、しきい値電圧または当該電圧の組み合わせにより前記規定電圧が構成されていることを特徴とする請求項8記載の半導体装置。
- 前記制御回路(9)は、前記制御信号を出力するのに必要な直流電圧を供給する電源線間に、前記制御信号の出力端子(n2)を挟んで、前記しきい値電圧を持つPチャネル型トランジスタ(13)とNチャネル型トランジスタ(14)とがインバータ接続された構成を備え、これらトランジスタのゲートに前記検出電圧が与えられていることを特徴とする請求項1ないし9の何れかに記載の半導体装置。
- 前記制御回路(23,27)は、前記制御信号を出力するのに必要な直流電圧を供給する電源線間に、前記制御信号の出力端子(n2)を挟んで、抵抗(24,28)と前記しきい値電圧を持つトランジスタ(14,13)とが直列に接続された構成を備え、当該トランジスタのゲートに前記検出電圧が与えられていることを特徴とする請求項1ないし9の何れかに記載の半導体装置。
- 前記スイッチング素子の第2端子とゲート端子との間に、当該端子間の電圧が前記スイッチング素子の第2端子と第1端子との間の耐圧よりも低く設定された規定電圧を超えるときに通電状態に移行する第1電圧制御回路(53)を備えていることを特徴とする請求項1ないし11の何れかに記載の半導体装置。
- 前記スイッチング素子のゲート端子と第1端子との間に、当該端子間の電圧が前記スイッチング素子の第1端子を基準とするゲート端子の正方向の耐圧よりも小さく設定された規定電圧を超えるときに通電状態に移行する第2電圧制御回路(56)を備えていることを特徴とする請求項12記載の半導体装置。
- 前記スイッチング素子のゲート端子と第1端子との間に、当該端子間の電圧が前記スイッチング素子の第1端子を基準とするゲート端子の負方向の耐圧よりも小さく設定された規定電圧を超えるときに通電状態に移行する第2電圧制御回路(59)を備えていることを特徴とする請求項12記載の半導体装置。
- 前記電圧制御回路は、ダイオード、ツェナーダイオード、MOSトランジスタおよびバイポーラトランジスタの中から選択された1または複数の半導体素子から構成されており、その順方向電圧、ツェナー電圧、しきい値電圧または当該電圧の組み合わせにより前記規定電圧が構成されていることを特徴とする請求項12ないし14の何れかに記載の半導体装置。
- 前記スイッチ回路は、Nチャネル型MOSトランジスタ(11)から構成されており、前記ゲート駆動線を通して前記スイッチング素子のゲート端子に至る向きに順方向となるダイオード(11a)を備えていることを特徴とする請求項1ないし15の何れかに記載の半導体装置。
- 前記スイッチング素子は、GaNデバイスであることを特徴とする請求項1ないし16の何れかに記載の半導体装置。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2012190065A JP5630484B2 (ja) | 2012-08-30 | 2012-08-30 | 半導体装置 |
US14/411,988 US9203393B2 (en) | 2012-08-30 | 2013-08-23 | Semiconductor apparatus |
PCT/JP2013/004987 WO2014034063A1 (ja) | 2012-08-30 | 2013-08-23 | 半導体装置 |
CN201380044765.9A CN104604134B (zh) | 2012-08-30 | 2013-08-23 | 半导体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2012190065A JP5630484B2 (ja) | 2012-08-30 | 2012-08-30 | 半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2014050179A true JP2014050179A (ja) | 2014-03-17 |
JP5630484B2 JP5630484B2 (ja) | 2014-11-26 |
Family
ID=50609348
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2012190065A Expired - Fee Related JP5630484B2 (ja) | 2012-08-30 | 2012-08-30 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP5630484B2 (ja) |
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---|---|
JP5630484B2 (ja) | 2014-11-26 |
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Date | Code | Title | Description |
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A621 | Written request for application examination |
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TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
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A61 | First payment of annual fees (during grant procedure) |
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|
R151 | Written notification of patent or utility model registration |
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R250 | Receipt of annual fees |
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R250 | Receipt of annual fees |
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R250 | Receipt of annual fees |
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