JP5541349B2 - 半導体装置 - Google Patents

Description

本発明は、過電圧耐量を高めた半導体装置に関する。

コイルなどのインダクタンス素子は勿論、抵抗負荷であっても配線インダクタンスなどの存在により誘導性を持つことが多い。トランジスタがこうした誘導性を持つ負荷を駆動する場合、ターンオフする時に逆起電力が発生する。負荷駆動回路、スイッチング電源回路、インバータ回路などにおいては、逆起電力の発生を防止するため、トランジスタまたは負荷と並列に還流用のダイオードが設けられている。しかし、この場合であってもスイッチングに伴うサージ電圧が発生するので、トランジスタをサージ電圧から保護する手段が必要となる。

特許文献１には、ＭＯＳＦＥＴのゲート・ドレイン間にツェナーダイオード群が接続され、ドレインにサージ電圧が印加されるとツェナーダイオード群がブレークダウンする保護回路が開示されている。ブレークダウンによるゲート電圧の上昇を抑えるため、ＭＯＳＦＥＴのゲート・ソース間にもツェナーダイオード群が接続されている。

特開２０００−７７５３７号公報

上述した保護回路のように、ゲート・ドレイン間およびゲート・ソース間にツェナーダイオードが接続されると、ゲートに寄生容量が付加されてスイッチング速度が低下する。ＡｌＧａＮ／ＧａＮ接合を有する半導体デバイス（以下、ＧａＮ−ＨＥＭＴと称す）は、従来のＳｉデバイスに比べオン抵抗が格段に低く、電流遮断特性に優れているため、次世代パワーデバイスとして上述した種々の回路への適用が期待されている。

しかし、直流伝達コンダクタンスｇｍが高いＧａＮ−ＨＥＭＴは、デバイス自体が持つゲート容量が小さいので（例えば従来素子の１／４程度）、従来の半導体素子よりも寄生容量の影響を受け易くなる。ＧａＮ−ＨＥＭＴは、ゲートしきい値が低く（例えば２Ｖ程度）、ゲート耐圧も低い（例えば５Ｖ程度）ので、ゲート電圧を高めてスイッチング速度を改善するような手段もとりにくい。

また、従来のＳｉデバイス、例えばＭＯＳトランジスタは、アバランシェ耐量を有しているため、ドレイン・ソース間に耐圧を超える電圧が印加されても、ある一定のエネルギーに達するまでは故障することはない。これに対し、ＧａＮ−ＨＥＭＴは、アバランシェ耐量がないため、僅かであっても耐圧を超えることができない。

本発明は上記事情に鑑みてなされたもので、その目的は、ゲートの寄生容量を低く抑えて高速スイッチング性能を保ったままサージ電圧に対する耐量を高めることができる半導体装置を提供することにある。

請求項１に記載した半導体装置は、ゲート端子と第１端子との間に印加されるゲート電圧に応じて第２端子と第１端子との間の導通状態を変化させるスイッチング素子に、第１電圧検出回路、第２電圧検出回路、スイッチ回路、一方向性素子および制御回路が付加された構成を備えている。ここで、第１端子はソースまたはエミッタ、第２端子はドレインまたはコレクタに相当し、スイッチング素子はＧａＮ−ＨＥＭＴ、ＭＯＳＦＥＴ、ＩＧＢＴなどの絶縁ゲート型の半導体素子である。

第１、第２電圧検出回路は、それぞれスイッチング素子の第２端子と第１端子との間に印加される電圧に応じた検出電圧を出力する。スイッチ回路は、スイッチング素子のゲート端子に繋がるゲート駆動線に直列に設けられており、制御信号に応じて高インピーダンス状態または低インピーダンス状態に切り替わる。一方向性素子は、第２電圧検出回路の出力端子とスイッチング素子のゲート端子との間に接続され、当該出力端子からゲート端子の向きに電流を流す。

制御回路は、しきい値電圧を有している。しきい値電圧は、スイッチング素子の第２端子と第１端子との間にスイッチング素子の電圧保護動作が行われるべき範囲の電圧が印加されたときに第１電圧検出回路が出力する第１検出電圧よりも低く設定されている。電圧保護動作が行われるべき範囲の電圧は、少なくともスイッチング素子の耐圧を超える電圧を含んでいる。さらに、しきい値電圧は、スイッチング素子の第２端子と第１端子との間にスイッチング素子の電圧保護動作が不要とされるべき範囲の電圧が印加されたときに第１電圧検出回路が出力する第１検出電圧よりも高く設定されている。電圧保護動作が不要とされるべき範囲の電圧は、スイッチング素子の耐圧よりも低い電圧であって、スイッチング素子を何ら保護する必要がない電圧である。

制御回路は、第１検出電圧がしきい値電圧以下になると、スイッチ回路を低インピーダンス状態に切り替える制御信号を出力する。これにより、駆動信号がスイッチ回路を通してゲート端子に与えられ、スイッチング素子は駆動信号に従ってオンオフ動作する。一方、制御回路は、サージ電圧の発生などにより第１検出電圧がしきい値電圧を超えると、スイッチ回路を高インピーダンス状態に切り替える制御信号を出力する。これにより、スイッチング素子のゲート端子は遮断されて高インピーダンス状態になる。

遮断された後のゲート電圧は、第２端子と第１端子との間に印加される電圧とゲート容量（例えばゲート・ドレイン間容量とゲート・ソース間容量）とで定まる電位に向かって上昇を開始する。これと並行して、第２電圧検出回路が出力する第２検出電圧が、スイッチング素子を確実にセルフターンオンに導く。

第２電圧検出回路の分圧比は、スイッチング素子の第２端子と第１端子との間に電圧保護動作が行われるべき範囲の電圧が印加されたときに、第２検出電圧がスイッチング素子のゲートしきい値電圧と一方向性素子の通電電圧とを加えた電圧よりも高くなるように設定されている。さらに、第２電圧検出回路の分圧比は、第１検出電圧が制御回路のしきい値電圧以下のときに、第２検出電圧がスイッチング素子のゲートしきい値電圧と一方向性素子の通電電圧とを加えた電圧よりも低くなるように設定されている。

この設定によれば、スイッチング素子の第２端子と第１端子との間の電圧が急上昇したとき、最初に第１検出電圧がしきい値電圧を超えてスイッチ回路が高インピーダンス状態になる。その後、第２検出電圧により一方向性素子を通してゲート電圧がゲートしきい値電圧以上に引き上げられ、スイッチング素子がセルフターンオンする。この順序によれば、スイッチ回路が低インピーダンス状態のときに、第２検出電圧がスイッチング素子をオンさせることはない。

スイッチング素子がセルフターンオンすると、サージ電圧のエネルギーはスイッチング素子を通して逃され、スイッチング素子の第２端子と第１端子との間の電圧は、素子耐圧以下であって第２検出電圧に応じた電圧に制限される。サージ電圧のエネルギーが開放されている間は、第２端子と第１端子との間の電圧が上昇しない状態でバランスする。

エネルギーの開放が終了すると、第２端子と第１端子との間の電圧が低下を開始し、第１検出電圧と第２検出電圧も低下し始める。このとき、最初に第２検出電圧が、スイッチング素子のゲートしきい値電圧と一方向性素子の通電電圧とを加えた電圧よりも低くなり、第２検出電圧がゲートをオン駆動できなくなる。しかし、スイッチ回路が高インピーダンス状態を保持している限り、スイッチング素子はオンし続ける。その後、第１検出電圧が制御回路のしきい値電圧以下に低下すると、スイッチ回路が低インピーダンス状態になり、駆動信号に従ったスイッチング動作に復帰する。

本手段によれば、スイッチング素子のゲートへの寄生容量の追加がない（または小さい）ので、高速スイッチング性能を保ったまま、第２端子と第１端子との間に加わるサージ電圧に対する耐量を高めることができる。また、スイッチング素子に電圧保護動作が行われるべき範囲の電圧が印加されたときに、スイッチング素子を確実にセルフターンオンさせることができる。

請求項２記載の手段によれば、第１電圧検出回路は、スイッチング素子の第２端子と第１端子との間に、第１検出電圧の出力端子を挟んで直列に接続された第１回路と第２回路から構成されている。第２電圧検出回路は、スイッチング素子の第２端子と第１端子との間に、第２検出電圧の出力端子を挟んで直列に接続された第３回路と第４回路から構成されている。

請求項３、４記載の第１ないし第４回路は、それぞれＣスナバまたはＲＣスナバを兼用しているので、サージ電圧の抑制効果が得られるとともに部品数および搭載スペースを節約できる。請求項５、６記載の第１ないし第４回路は更に並列に抵抗を備えているので、分圧比が確定され易くなり、より精度よく且つ確実に電圧を検出できる。

請求項７記載の第１電圧検出回路および第２電圧検出回路は、第２回路および第４回路とスイッチング素子の第１端子との間に当該第１、第２電圧検出回路で共用する共通回路を備えている。共通回路は、分圧に用いる第２回路の容量と第４回路の容量の各一部を共通化したものである。これにより、共通回路を用いない構成に比べ、第１、第２電圧検出回路の総容量値を低減できるとともに、第１検出電圧と第２検出電圧との間の相対的な誤差を低減することができる。請求項８記載の共通回路は、コンデンサおよび／または抵抗の接続構成に関して、第１回路と第２回路または第３回路と第４回路と同じ構成を備えている。

請求項９に記載した半導体装置は、請求項１に記載した半導体装置と類似の構成を備えているが、電圧検出回路を１つだけ備え、その出力電圧が、スイッチ回路のインピーダンス状態の切り替えとスイッチング素子のセルフターンオンの両方に寄与する点が異なる。第１検出電圧を出力する電圧検出回路の出力端子とスイッチング素子のゲート端子との間には、当該出力端子からゲート端子の向きに電流を流す一方向性素子が接続されている。制御回路が有するしきい値電圧は、請求項１に記載の半導体装置が有する条件に加え、スイッチング素子のゲートしきい値電圧と一方向性素子の通電電圧とを加えた電圧よりも低くなるように設定されている。

この構成によれば、制御回路は、サージ電圧の発生などにより第１検出電圧がしきい値電圧を超えると、スイッチ回路を高インピーダンス状態に切り替える。これにより、スイッチング素子のゲート端子は遮断されて高インピーダンス状態になる。遮断された後のゲート電圧は、第２端子と第１端子との間に印加される電圧とゲート容量（例えばゲート・ドレイン間容量とゲート・ソース間容量）とで定まる電位に向かって上昇を開始する。これと並行して、電圧検出回路が出力する第１検出電圧が、スイッチング素子を確実にセルフターンオンに導く。

スイッチング素子の第２端子と第１端子との間の電圧が急上昇したとき、最初にスイッチ回路が高インピーダンス状態になる。その後、第１検出電圧により一方向性素子が通電し、ゲート電圧がゲートしきい値電圧以上に引き上げられ、スイッチング素子が確実にセルフターンオンする。この順序によれば、スイッチ回路が低インピーダンス状態のときに、第１検出電圧がスイッチング素子をオンさせることはない。セルフターンオンした後の作用は、請求項１に記載した半導体装置と同様である。本手段によれば、請求項１記載の手段と同様の効果が得られる。また、１つの電圧検出回路を備えればよいため、構成をより簡単化できる。

請求項１０記載の手段によれば、電圧検出回路は、スイッチング素子の第２端子と第１端子との間に、出力端子を挟んで直列に接続された第１回路と第２回路から構成されている。請求項１１記載の第１回路と第２回路は、それぞれ抵抗から構成されているので精度よく且つ確実に電圧を検出できる。

請求項１２記載の第１回路と第２回路は、印加電圧が規定電圧を超えるときに通電状態に移行する通電回路から構成されているので、その通電状態において検出電圧が第２回路の規定電圧に定まり、安定した検出電圧の下で保護動作を行うことができる。

請求項１３記載の手段によれば、通電回路は、ダイオード、ツェナーダイオード、ＭＯＳトランジスタおよびバイポーラトランジスタの中から選択された１または複数の半導体素子から構成されており、その順方向電圧、ツェナー電圧、しきい値電圧または当該電圧の組み合わせにより規定電圧が構成されている。これにより、規定電圧を生成する際の自由度が高まる。

請求項１４記載の手段によれば、制御回路は、制御信号を出力するのに必要な直流電圧を供給する電源線間に、上記しきい値電圧を持つトランジスタによって構成されるインバータ回路を備えている。このトランジスタのゲートに第１検出電圧を与えることにより、スイッチ回路のインピーダンス状態を制御できる。

請求項１５記載の手段によれば、スイッチング素子はＧａＮデバイスである。ＧａＮデバイス例えばＧａＮ−ＨＥＭＴは、アバランシェ耐量がなく、ゲート耐圧が低く、素子自体のゲート容量が小さい特性を持つ。上述した各手段をＧａＮデバイスに適用すれば、スイッチング速度を殆ど低下させることなく、サージ電圧に対する耐量を高めることができる。その結果、素子耐圧を超える電圧が印加される虞があり、高速スイッチングを必要とする回路環境、例えば誘導性の負荷を通断電する回路においても、ＧａＮデバイスを適用することが可能になる。

第１の実施形態を示す負荷駆動装置の構成図 波形図 スイッチング素子のゲートに付加される入力容量の等価回路 第２の実施形態を示す図１相当図 第３の実施形態を示す図１相当図 第４の実施形態を示す図１相当図 第５の実施形態を示す図１相当図 第６の実施形態を示す図１相当図 第７の実施形態を示す図１相当図 第８の実施形態を示す図１相当図 第９の実施形態を示す図１相当図 第１０の実施形態を示す図１相当図 第１１の実施形態を示す図１相当図 第１２の実施形態を示す図１相当図 第１３の実施形態を示す図１相当図 第１４の実施形態を示す図１相当図 図３相当図 第１５の実施形態を示す図１相当図

各実施形態において先に記載した実施形態の構成と実質的に同一の部分には同一符号を付して説明を省略する。また、第２以降の各実施形態は、当該各実施形態に特有の構成に基づく作用、効果を除いて、基本的に第１の実施形態と同様の作用、効果を奏する。

（第１の実施形態）
以下、第１の実施形態について図１ないし図３を参照しながら説明する。負荷駆動装置１（半導体装置に相当）は、例えば車両に搭載された電子制御装置に用いられるもので、外部回路（図示せず）から入力される駆動信号に従ってオンオフ動作を行うことで、バッテリ電圧ＶＢの供給を受けた誘導性負荷であるコイル２に電流を流す。負荷駆動装置１は、素子モジュール３と駆動ＩＣ４とから構成されている。

素子モジュール３は、Ｎチャネル型のＦＥＴ５と第１、第２電圧検出回路６Ａ、６Ｂとが１つのパッケージにモールドされて構成されている。ＦＥＴ５は、ゲート端子Ｇとソース端子Ｓ（第１端子に相当）との間に印加されるゲート電圧ＶGSに応じて、ドレイン端子Ｄ（第２端子に相当）とソース端子Ｓとの間の導通状態を変化させるＭＯＳＦＥＴ、ＧａＮ−ＨＥＭＴなどのスイッチング素子である。ＦＥＴに替えてＩＧＢＴであってもよい。ＦＥＴ５には、寄生のダイオード５ａが形成されている。

第１電圧検出回路６Ａは、ＦＥＴ５のドレインとソースとの間に出力端子ｎ1Aを挟んで直列に接続されたコンデンサＣ１、Ｃ２（第１回路、第２回路に相当）から構成されている。これらのコンデンサＣ１、Ｃ２は、ＦＥＴ５のドレイン・ソース間に印加される電圧を分圧した第１検出電圧を出力するとともにＣスナバとして作用する。コンデンサＣ１の容量値はコンデンサＣ２の容量値よりも小さく、例えばＣ１：Ｃ２＝１：（５〜５００）程度の比に設定されている。

第２電圧検出回路６Ｂは、ＦＥＴ５のドレインとソースとの間に出力端子ｎ1Bを挟んで直列に接続されたコンデンサＣ３、Ｃ４（第３回路、第４回路に相当）から構成されている。これらのコンデンサＣ３、Ｃ４は、ＦＥＴ５のドレイン・ソース間に印加される電圧を分圧した第２検出電圧を出力するとともにＣスナバとして作用する。コンデンサＣ３の容量値はコンデンサＣ４の容量値よりも小さく、例えばＣ３：Ｃ４＝１：（５〜５００）程度の比に設定されている。

駆動ＩＣ４は、駆動回路７、スイッチ回路８、制御回路９およびダイオード１５を備えている。駆動回路７は、ＦＥＴ５のソース電位と共通のグランド電位を持ち、マイコンなどの外部回路から入力される駆動信号に従って、ＦＥＴ５に対するゲート駆動信号（以下、単に駆動信号と称す）を出力する。スイッチ回路８は、ＦＥＴ５のゲートに繋がるゲート駆動線１０に直列に設けられたＮチャネル型のＭＯＳＦＥＴ１１から構成されている。ＭＯＳＦＥＴ１１には、ゲート駆動線１０を通してＦＥＴ５のゲートに至る向きに順方向となる寄生のダイオード１１ａが並列に形成されている。

制御回路９は、電源１２の端子間に出力端子ｎ２を挟んで接続されたＰチャネル型のＭＯＳＦＥＴ１３とＮチャネル型のＭＯＳＦＥＴ１４とからなるインバータ回路を備えている。ＭＯＳＦＥＴ１３、１４には、それぞれ寄生のダイオード１３ａ、１４ａが形成されている。ＭＯＳＦＥＴ１３、１４の素子サイズは、ＭＯＳＦＥＴ１１を駆動するのに十分な素子サイズであればよく、小さい素子サイズで十分である。

ＭＯＳＦＥＴ１３、１４のゲートは、第１電圧検出回路６Ａの出力端子ｎ1Aに接続されている。出力端子ｎ２は、ＭＯＳＦＥＴ１１のゲートに接続されて制御信号を与える。電源１２が供給する直流電圧Ｖｃは、ＭＯＳＦＥＴ１１をオン／オフさせる制御信号を出力するのに必要な電圧であればよい。第２電圧検出回路６Ｂの出力端子ｎ1BとＦＥＴ５のゲートとの間には、出力端子ｎ1Bからゲートの向きに電流を流すダイオード１５（一方向性素子に相当）が接続されている。

次に、本実施形態の作用について図２および図３も参照しながら説明する。第１電圧検出回路６Ａは、ＦＥＴ５のドレイン・ソース間電圧ＶDSに対し（１）式で示す第１検出電圧を出力する。
第１検出電圧＝（Ｃ１／（Ｃ１＋Ｃ２））・ＶDS …（１）

制御回路９は、ＦＥＴ５の電圧保護動作に用いるしきい値電圧Ｖthを有している。耐圧ＶDSSを超える電圧からＦＥＴ５を確実に保護するため、ＦＥＴ５の耐圧ＶDSSよりも所定のマージンだけ低く設定された電圧Ｖm1以上の範囲を、ＦＥＴ５の電圧保護動作が行われるべき電圧範囲としている。しきい値電圧Ｖthは、ＦＥＴ５のドレイン・ソース間に上記電圧保護動作が行われるべき範囲の電圧が印加されたときに第１電圧検出回路６Ａが出力する検出電圧よりも低く設定されている。これを式で表すと（２）式のようになる。
Ｖth＜（Ｃ１／（Ｃ１＋Ｃ２））・Ｖm1＜（Ｃ１／（Ｃ１＋Ｃ２））・ＶDSS…（２）

一方、負荷駆動装置１に与えられるバッテリ電圧ＶＢよりも所定のマージンだけ高く設定された電圧Ｖm2以下の範囲（上記電圧保護動作が行われるべき電圧範囲よりも低い範囲）を、ＦＥＴ５の電圧保護動作が不要とされるべき範囲としている。しきい値電圧Ｖthは、ＦＥＴ５のドレイン・ソース間に上記電圧保護動作が不要とされるべき範囲の電圧が印加されたときに第１電圧検出回路６Ａが出力する検出電圧よりも高く設定されている。これを式で表すと（３）式のようになる。
Ｖth＞（Ｃ１／（Ｃ１＋Ｃ２））・Ｖm2＞（Ｃ１／（Ｃ１＋Ｃ２））・ＶＢ …（３）

制御回路９を構成するＭＯＳＦＥＴ１３、１４の素子自体のしきい値電圧は、上記しきい値電圧Ｖthに等しく設定されており、それに合わせて適切な直流電圧Ｖｃが設定されている。

第２電圧検出回路６Ｂは、ＦＥＴ５のドレイン・ソース間電圧ＶDSに対し（４）式で示す第２検出電圧を出力する。
第２検出電圧＝（Ｃ３／（Ｃ３＋Ｃ４））・ＶDS …（４）

第２電圧検出回路６Ｂの分圧比は、第１検出電圧が制御回路９のしきい値電圧Ｖth以下のときに、第２検出電圧がＦＥＴ５のゲートしきい値電圧Ｖth(FET)とダイオード１５の順方向電圧Ｖｆ（通電電圧）とを加えた電圧（＝Ｖth(FET)＋Ｖｆ）よりも低くなるように設定されている。さらに、第２電圧検出回路６Ｂの分圧比は、ＦＥＴ５に電圧Ｖm1以上の範囲の電圧が印加されたときに、第２検出電圧がＶth(FET)＋Ｖｆよりも高くなるように設定されている。

図２は、ＦＥＴ５のドレイン電流ＩＤ、ドレイン・ソース間電圧ＶDSおよびゲート電圧ＶGSを示す波形図である。時刻ｔ１からｔ２までの期間Ｔ１ではオフ駆動信号が入力されており、ＦＥＴ５はオフしている。時刻ｔ２からｔ３までの期間Ｔ２ではオン駆動信号が入力されており、ＦＥＴ５はオンしている。期間Ｔ１、Ｔ２におけるＦＥＴ５のドレイン・ソース間電圧ＶDSは、それぞれバッテリ電圧ＶＢ、ほぼ０Ｖ（厳密にはＦＥＴ５のオン抵抗とドレイン電流ＩＤとの関係で定まる電圧）になっている。

期間Ｔ１、Ｔ２における素子モジュール３への印加電圧は、高々電圧Ｖm2以下であるため、第１電圧検出回路６Ａが出力する検出電圧は、上記しきい値電圧Ｖthよりも低い。このため、ＭＯＳＦＥＴ１３がオン、ＭＯＳＦＥＴ１４がオフになり、ＭＯＳＦＥＴ１１のゲートにはＭＯＳＦＥＴ１３を介して電圧Ｖｃが与えられる。その結果、ＭＯＳＦＥＴ１１はオンになり、スイッチ回路８は駆動回路７とＦＥＴ５のゲートとの間を低インピーダンスで接続する。一方、第２電圧検出回路６Ｂが出力する検出電圧は、上述したようにＶth(FET)＋Ｖｆよりも低くなる。従って、ＦＥＴ５は、駆動信号に従って通常のスイッチング動作を行う。

時刻ｔ３においてオフ駆動信号が入力されてＦＥＴ５がオフすると、逆起電力によるサージ電圧（逆起電力自体を含む）が発生し、ＦＥＴ５のドレイン・ソース間電圧ＶDSが電圧Ｖm1以上になる。このとき、第１電圧検出回路６Ａが出力する検出電圧は、ＭＯＳＦＥＴ１３、１４のゲート耐圧以下であって、上記しきい値電圧Ｖthよりも高くなる。このため、ＭＯＳＦＥＴ１３がオフ、ＭＯＳＦＥＴ１４がオンになり、ＭＯＳＦＥＴ１１のゲート電圧ＶGSは０Ｖになる。その結果、ＭＯＳＦＥＴ１１はオフになり、スイッチ回路８は駆動回路７とＦＥＴ５のゲートとの間を高インピーダンスで遮断する。これに伴い、ＦＥＴ５のゲートはオープン状態になる。

これ以降のＦＥＴ５のゲート電圧ＶGSは、ドレイン・ソース間電圧ＶDSとゲート・ドレイン間容量ＣGDとゲート・ソース間容量ＣGSに基づいて、（５）式で示す電圧に向かって上昇を開始する。
ＶGS＝（ＣGD／（ＣGD＋ＣGS））・ＶDS …（５）

このゲート電圧ＶGSの上昇動作と並行して、第２電圧検出回路６Ｂが出力する第２検出電圧が、ＦＥＴ５をセルフターンオンに導く。すなわち、上述した第２電圧検出回路６Ｂの分圧比によれば、ＦＥＴ５のドレイン・ソース間電圧ＶDSが電圧Ｖm1以上に上昇するとき、最初に第１検出電圧がしきい値電圧Ｖthよりも高くなる。これにより、スイッチ回路８が高インピーダンス状態になる。

その後、第２検出電圧がＶth(FET)＋Ｖｆよりも高くなる。このとき、ＦＥＴ５に印加されるゲート電圧ＶGSはゲート耐圧以下である。これにより、ダイオード１５を通して、ＦＥＴ５のゲート電圧ＶGSがゲートしきい値電圧Ｖth(FET)以上に引き上げられ、ＦＥＴ５がセルフターンオンする。この順序によれば、スイッチ回路８が低インピーダンス状態のときに、第２検出電圧がＦＥＴ５をオンさせることはない。

ＦＥＴ５がオンすると、ドレイン・ソース間に印加されたサージ電圧のエネルギーがＦＥＴ５を通してソース側に逃され、ドレイン・ソース間電圧ＶDSは、第２検出電圧に応じた電圧であって素子耐圧以下の電圧（例えば６００Ｖ）に制限される。サージ電圧のエネルギーが開放されている間は、ドレイン・ソース間電圧ＶDSが上昇しない状態でバランスする。ゲート電圧も、第２検出電圧からＶｆだけ低い電圧でバランスする。

時刻ｔ４でエネルギーの開放が終了すると、ドレイン・ソース間電圧ＶDSが低下を開始し、第１検出電圧と第２検出電圧も低下し始める。このとき、最初に第２検出電圧がＶth(FET)＋Ｖｆよりも低くなり、第２検出電圧がゲートをオン駆動できなくなる。この場合でも、スイッチ回路８が高インピーダンス状態を保持している限り、ＦＥＴ５はオンし続ける。その後、第１検出電圧がしきい値電圧Ｖth以下に低下すると、スイッチ回路８が低インピーダンス状態になり、駆動信号に従ったスイッチング動作に復帰する。

以上の動作において、ＦＥＴ５のゲート電流の最大値は数Ａ程度になるが、ゲート電流が流れるターンオン時間／ターンオフ時間は非常に短いので、ＭＯＳＦＥＴ１１およびダイオード１５の定格電流は小さくてよい。また、ＭＯＳＦＥＴ１３、１４は、ＭＯＳＦＥＴ１１を駆動するものなので、同様に小さいサイズの素子で十分である。このため、スイッチ回路８と制御回路９は、ＦＥＴ５よりも十分に小さい素子サイズで構成できる。

コンデンサＣ１、Ｃ２は、検出電圧に応じてＭＯＳＦＥＴ１３、１４のゲート容量を充放電する作用を持つ。従って、コンデンサＣ１、Ｃ２は、ＭＯＳＦＥＴ１３、１４のゲート容量を十分に駆動できるだけの容量値が必要である。一例を示せば、コンデンサＣ１、Ｃ２の容量値は、ＭＯＳＦＥＴ１３、１４のゲート容量の１倍から１００倍程度の大きさに設定することが好ましい。

コンデンサＣ３、Ｃ４は、検出電圧に応じてＦＥＴ５のゲート容量を充電してセルフターンオンさせる作用を持つ。従って、コンデンサＣ３、Ｃ４は、（５）式によるゲート電圧ＶGSの上昇動作と並行してＦＥＴ５をセルフターンオンに導くのに十分な容量値が必要である。一例を示せば、コンデンサＣ３、Ｃ４の容量値は、ＦＥＴ５のゲート容量の１倍から１００倍程度の大きさに設定することが好ましい。

スイッチ回路８を構成するＭＯＳＦＥＴ１１には、駆動回路７側をアノード、ＦＥＴ５のゲート側をカソードとする寄生ダイオード１１ａが存在する。そのため、スイッチ回路８が遮断状態にあっても、駆動回路７が出力する正の電圧を持つオン駆動信号を、寄生ダイオード１１ａを通してＦＥＴ５のゲートに与えることができる。これにより、スイッチ回路８の状態にかかわらず、駆動回路７からのオン駆動信号を優先してＦＥＴ５をオン動作させることができる。なお、ＭＯＳＦＥＴ１１に替えてＩＧＢＴやバイポーラトランジスタを用いる場合には、並列ダイオードを付けることにより同様の効果が得られる。

本実施形態によれば、ＦＥＴ５のドレイン・ソース間電圧ＶDSがその素子耐圧ＶDSSより低く設定された電圧Ｖm1以上になると、ゲート駆動線１０に介在するスイッチ回路８が遮断してＦＥＴ５のゲートがオープン状態になる。従来のＳｉデバイス例えばＭＯＳトランジスタでは、ゲートのオープン状態でセルフターンオンしにくいものも存在するが、本実施形態によれば、第２検出電圧を用いてＦＥＴ５を確実にセルフターンオンさせることができる。

ＦＥＴ５のゲートには、ダイオード１５を介してコンデンサＣ３、Ｃ４が接続されている。ＦＥＴ５のゲートに付加される容量を等価回路で表すと、図３に示すようになる。ここで、Ｃiss＝Ｃgd＋ＣgsはＦＥＴ５の入力容量であり、Ｃｄはダイオード１５に逆方向電圧が印加されたときのダイオード１５の接合容量である。

上述したようにダイオード１５の定格電流は非常に小さいので、Ｃｄ＜＜Ｃ３、Ｃ４となる。このため、ＦＥＴ５のゲートからダイオード１５を介してコンデンサＣ３、Ｃ４を見たときの等価的な容量値は、ダイオード１５の接合容量値にほぼ等しい微小な値になる。さらに、ＦＥＴ５のゲートには、サージを逃すための定格電流の大きいダイオードが接続されていない。従って、従来構成よりもゲートに追加される寄生容量が小さくなり、ＦＥＴ５の高速スイッチング性能（特にターンオン特性）を保ったまま電圧耐量を確保することができる。

負荷駆動装置１は、特にＧａＮデバイス例えばＧａＮ−ＨＥＭＴからなるＦＥＴ５に好適である。ＧａＮ−ＨＥＭＴは、アバランシェ耐量（Ｌ負荷耐量）がなく、ゲート耐圧が低く、素子自体のゲート容量が小さい特性を持つ。本実施形態によれば、スイッチング速度を殆ど低下させることなく、サージ電圧に対する耐量を高めることができる。勿論、ＭＯＳＦＥＴやＩＧＢＴにも適用できる。

電圧検出回路６Ａ、６Ｂは、Ｃスナバの構成を備えているので、ターンオフ時のｄＶ／ｄｔおよびリンギングを抑制できるとともに、部品数および搭載スペースを節約できる。また、コンデンサＣ１、Ｃ２の容量比、コンデンサＣ３、Ｃ４の容量比およびＦＥＴ５の素子耐圧の関係に基づいて、電圧保護動作の条件を容易に設定できる。

ＦＥＴ５と同一の半導体基板上にコンデンサＣ１〜Ｃ４を作り込むことにより素子モジュール３を構成してもよい。また、ディスクリート部品であるＦＥＴ５とコンデンサＣ１〜Ｃ４を基板上に搭載した後にモールドしてもよい。さらに、ＦＥＴ５、コンデンサＣ１〜Ｃ４、スイッチ回路８、制御回路９およびダイオード１５を同一の半導体基板上に作り込んでもよい。この場合、さらに駆動回路７も併せて作り込むことができる。また、コンデンサＣ１〜Ｃ４だけを外付けの構成としてもよい。このように、回路構成上の自由度が高く小型化を図ることができる。

（第２の実施形態）
第２の実施形態について図４を参照しながら説明する。負荷駆動装置２１の駆動ＩＣ２２は制御回路２３を備えている。制御回路２３は、電源１２の端子間に出力端子ｎ２を挟んで直列に接続された抵抗２４とＭＯＳＦＥＴ１４とからなるインバータ回路を備えている。ＭＯＳＦＥＴ１４のしきい値電圧は、上述したしきい値電圧Ｖthに等しく設定されている。

サージ電圧が印加されていないとき、第１検出電圧はしきい値電圧Ｖthよりも低くなる。このため、ＭＯＳＦＥＴ１４がオフになり、ＭＯＳＦＥＴ１１のゲートに抵抗２４を介して電圧Ｖｃが与えられる。一方、サージ電圧が発生してＦＥＴ５のドレイン・ソース間電圧ＶDSが電圧Ｖm1以上になると、第１検出電圧は、ＭＯＳＦＥＴ１４のゲート耐圧以下であって、しきい値電圧Ｖthよりも高くなる。これにより、ＭＯＳＦＥＴ１４がオンになり、スイッチ回路８が遮断する。その後、ＦＥＴ５は、上述したように（５）式に示すゲート電圧ＶGSの上昇または第２検出電圧によりセルフターンオンする。

本実施形態によれば、制御回路２３を１つのＭＯＳＦＥＴ１４を用いて構成できるので、回路面積を一層低減できる。ただし、ＭＯＳＦＥＴ１４がオンした時に電源１２から抵抗２４とＭＯＳＦＥＴ１４を介した経路で電流が流れる。しかし、ＭＯＳＦＥＴ１４がオンする頻度は低く、オンする時間も短いので、消費電力の増加は殆どない。

（第３の実施形態）
第３の実施形態について図５を参照しながら説明する。負荷駆動装置２５の駆動ＩＣ２６は制御回路２７を備えている。制御回路２７は、電源１２の端子間に出力端子ｎ２を挟んで直列に接続されたＭＯＳＦＥＴ１３と抵抗２８とからなるインバータ回路を備えている。第１検出電圧がしきい値電圧Ｖthを超えると、ＭＯＳＦＥＴ１３がオフするように構成されている。

サージ電圧が印加されていないとき、第１検出電圧はしきい値電圧Ｖthよりも低くなる。このため、ＭＯＳＦＥＴ１３がオンになり、ＭＯＳＦＥＴ１１のゲートにＭＯＳＦＥＴ１３を介して電圧Ｖｃが与えられる。一方、サージ電圧が発生してＦＥＴ５のドレイン・ソース間電圧ＶDSが電圧Ｖm1以上になると、第１検出電圧は、ＭＯＳＦＥＴ１３のゲート耐圧以下であって、しきい値電圧Ｖthよりも高くなる。これにより、ＭＯＳＦＥＴ１３がオフになり、スイッチ回路８が遮断する。その後、ＦＥＴ５は、上述したように（５）式に示すゲート電圧ＶGSの上昇または第２検出電圧によりセルフターンオンする。本実施形態によれば、制御回路２３を１つのＭＯＳＦＥＴ１３を用いて構成できるので、回路面積を一層低減できる。

（第４の実施形態）
第４の実施形態について図６を参照しながら説明する。負荷駆動装置２９は、素子モジュール３０と駆動ＩＣ４とから構成されており、素子モジュール３０は、ＦＥＴ５、第１電圧検出回路３１Ａおよび第２電圧検出回路３１Ｂから構成されている。

第１電圧検出回路３１Ａは、抵抗Ｒ１とコンデンサＣ１との直列回路からなる第１回路３１Ａａと、抵抗Ｒ２とコンデンサＣ２との直列回路からなる第２回路３１Ａｂとが、出力端子ｎ1Aを挟んで直列に接続された構成を備えている。同様に、第２電圧検出回路３１Ｂは、抵抗Ｒ３とコンデンサＣ３との直列回路からなる第３回路３１Ｂａと、抵抗Ｒ４とコンデンサＣ４との直列回路からなる第４回路３１Ｂｂとが、出力端子ｎ1Bを挟んで直列に接続された構成を備えている。

コンデンサＣ１の容量値はコンデンサＣ２の容量値よりも小さく、例えばＣ１：Ｃ２＝１：（５〜５００）程度の比に設定されている。抵抗Ｒ１の抵抗値は抵抗Ｒ２の抵抗値よりも大きく、例えばＲ１：Ｒ２＝（５〜５００）：１程度の比に設定されている。同様に、コンデンサＣ３の容量値はコンデンサＣ４の容量値よりも小さく、例えばＣ３：Ｃ４＝１：（５〜５００）程度の比に設定されている。抵抗Ｒ３の抵抗値は抵抗Ｒ４の抵抗値よりも大きく、例えばＲ３：Ｒ４＝（５〜５００）：１程度の比に設定されている。

本実施形態の第１、第２電圧検出回路３１Ａ、３１ＢはＲＣスナバの構成を備えているので、コンデンサＣ１、Ｃ２、Ｃ３、Ｃ４に蓄積されたサージエネルギーをそれぞれ抵抗Ｒ１、Ｒ２、Ｒ３、Ｒ４で消費させることができ、電圧サージを一層抑制する効果が得られる。また、直列に抵抗Ｒ１、Ｒ２、Ｒ３、Ｒ４を備えているので、コンデンサＣ１、Ｃ２、Ｃ３、Ｃ４に流れるリプル電流を低減できる。

この場合、τ１＝Ｃ１・Ｒ１≒Ｃ２・Ｒ２、τ２＝Ｃ３・Ｒ３≒Ｃ４・Ｒ４になるように定数を設定すれば、第１回路３１Ａａと第２回路３１Ａｂの充放電状態、第３回路３１Ｂａと第４回路３１Ｂｂの充放電状態がそれぞれ等しくなり、第１電圧検出回路３１Ａ、第２電圧検出回路３１Ｂの分圧比を所望の値に安定化することができる。

さらに、τ１＝τ２に設定すると、第１検出電圧と第２検出電圧が安定するのに要する時間が等しくなるので、サージ電圧が印加されたときのスイッチ回路８の状態変化とＦＥＴ５のセルフターンオン／ターンオフとを上述した順序に従って確実に行うことができる。また、少なくともτ１≦τ２に設定すれば、スイッチ回路８が高インピーダンス状態になった後に、ＦＥＴ５をターンオンさせることができる。

（第５の実施形態）
第５の実施形態について図７を参照しながら説明する。負荷駆動装置３２は、素子モジュール３３と駆動ＩＣ４とから構成されており、素子モジュール３３は、ＦＥＴ５、第１電圧検出回路３４Ａおよび第２電圧検出回路３４Ｂから構成されている。

第１電圧検出回路３４Ａは、出力端子ｎ1Aを挟んで直列に接続された第１回路３４Ａａと第２回路３４Ａｂから構成されている。第１回路３４Ａａ、第２回路３４Ａｂは、それぞれ上述した第１回路３１Ａａ、第２回路３１Ａｂ（図６参照）に対し並列に抵抗Ｒ５、Ｒ６を備えている。同様に、第２電圧検出回路３４Ｂは、出力端子ｎ1Bを挟んで直列に接続された第３回路３４Ｂａと第４回路３４Ｂｂから構成されている。第３回路３４Ｂａ、第４回路３４Ｂｂは、それぞれ上述した第３回路３１Ｂａ、第４回路３１Ｂｂ（図６参照）に対し並列に抵抗Ｒ７、Ｒ８を備えている。

コンデンサＣ１、Ｃ２の容量比および抵抗Ｒ１、Ｒ２の抵抗比並びにコンデンサＣ３、Ｃ４の容量比および抵抗Ｒ３、Ｒ４の抵抗比は第４の実施形態に等しい。抵抗Ｒ５の抵抗値は抵抗Ｒ６の抵抗値よりも大きく、例えばＲ５：Ｒ６＝（５〜５００）：１程度の比に設定されている。同様に、抵抗Ｒ７の抵抗値は抵抗Ｒ８の抵抗値よりも大きく、例えばＲ７：Ｒ８＝（５〜５００）：１程度の比に設定されている。

本実施形態の第１、第２電圧検出回路３４Ａ、３４ＢもＲＣスナバの構成を備えているので、第４の実施形態と同様に電圧サージを一層抑制する効果が得られる。また、τ１＝Ｃ１・Ｒ１≒Ｃ２・Ｒ２、Ｃ２：Ｃ１≒Ｒ１：Ｒ２≒Ｒ５：Ｒ６、τ２＝Ｃ３・Ｒ３≒Ｃ４・Ｒ４、Ｃ４：Ｃ３≒Ｒ３：Ｒ４≒Ｒ７：Ｒ８になるように定数を設定すれば、第１回路３４Ａａと第２回路３４Ａｂの充放電状態、第３回路３４Ｂａと第４回路３４Ｂｂの充放電状態がそれぞれ等しくなり、第１電圧検出回路３４Ａ、第２電圧検出回路３４Ｂの分圧比を所望の値に安定化することができる。τ１＝τ２またはτ１≦τ２に設定したときの作用、効果も第４の実施形態と同様となる。

特にバランス抵抗Ｒ５〜Ｒ８を備えたことにより、電圧変化に対する追従性が高まり、過渡時における分圧比を一層安定化することができる。なお、抵抗Ｒ５〜Ｒ８の抵抗値は、分圧比の安定化と抵抗損失との兼ね合いから決定すればよい。

（第６の実施形態）
第６の実施形態について図８を参照しながら説明する。負荷駆動装置３５は、素子モジュール３６と駆動ＩＣ４とから構成されており、素子モジュール３６は、ＦＥＴ５、第１電圧検出回路３７Ａおよび第２電圧検出回路３７Ｂから構成されている。

第１電圧検出回路３７Ａは、コンデンサＣ１と抵抗Ｒ５との並列回路からなる第１回路３７Ａａと、コンデンサＣ２と抵抗Ｒ６との並列回路からなる第２回路３７Ａｂとが、出力端子ｎ1Aを挟んで直列に接続された構成を備えている。同様に、第２電圧検出回路３７Ｂは、コンデンサＣ３と抵抗Ｒ７との並列回路からなる第３回路３７Ｂａと、コンデンサＣ４と抵抗Ｒ８との並列回路からなる第４回路３７Ｂｂとが、出力端子ｎ1Bを挟んで直列に接続された構成を備えている。コンデンサＣ１、Ｃ２の容量比および抵抗Ｒ５、Ｒ６の抵抗比並びにコンデンサＣ３、Ｃ４の容量比および抵抗Ｒ７、Ｒ８の抵抗比は、第５の実施形態と同様に設定されている。

Ｃ１：Ｃ２≒Ｒ６：Ｒ５、Ｃ３：Ｃ４≒Ｒ８：Ｒ７になるように定数を設定すれば、第１回路３７Ａａと第２回路３７Ａｂの充放電状態、第３回路３７Ｂａと第４回路３７Ｂｂの充放電状態がそれぞれ等しくなり、第１電圧検出回路３７Ａ、第２電圧検出回路３７Ｂの分圧比を所望の値に安定化することができる。また、バランス抵抗Ｒ５〜Ｒ８を備えたことにより、第５の実施形態と同様の効果が得られる。

（第７の実施形態）
第７の実施形態について図９を参照しながら説明する。負荷駆動装置３８は、素子モジュール３９と駆動ＩＣ４とから構成されており、素子モジュール３９は、ＦＥＴ５、第１電圧検出回路４０Ａおよび第２電圧検出回路４０Ｂから構成されている。電圧検出回路４０Ａ、４０Ｂは、それぞれ第１の実施形態の電圧検出回路６Ａ、６Ｂに対し、コンデンサＣ２、Ｃ４の共通接続ノードｎ３とＦＥＴ５のソースとの間に共通回路としてのコンデンサＣ５を備えている。コンデンサＣ５は、コンデンサＣ２、Ｃ４が有すべき容量のうち共通する容量の一部を、コンデンサＣ２、Ｃ４に代わって有している。

ノードｎ３の電圧Ｖ３、第１検出電圧Ｖ１および第２検出電圧Ｖ２は、それぞれ以下の（６）式、（７）式、（８）式となる。ここで、ＣＡはコンデンサＣ１、Ｃ２の直列合成容量値、ＣＢはコンデンサＣ３、Ｃ４の直列合成容量値である。
Ｖ３＝（ＣＡ＋ＣＢ）／（ＣＡ＋ＣＢ＋Ｃ５）・ＶDS …（６）
Ｖ１＝１／（Ｃ１＋Ｃ２）・（Ｃ１・ＶDS＋Ｃ２・Ｖ３） …（７）
Ｖ２＝１／（Ｃ３＋Ｃ４）・（Ｃ３・ＶDS＋Ｃ４・Ｖ３） …（８）

しきい値電圧Ｖthは、ＦＥＴ５のドレイン・ソース間に電圧保護動作が行われるべき範囲の電圧（電圧Ｖm1以上の電圧）が印加されたときに第１電圧検出回路４０Ａが出力する検出電圧Ｖ１よりも低く設定されている。また、しきい値電圧Ｖthは、ＦＥＴ５のドレイン・ソース間に電圧保護動作が不要とされるべき範囲の電圧（電圧Ｖm2以下の電圧）が印加されたときに第１電圧検出回路４０Ａが出力する検出電圧よりも高く設定されている。

第２電圧検出回路４０Ｂの分圧比は、第１検出電圧Ｖ１がしきい値電圧Ｖth以下のときに、第２検出電圧Ｖ２がＶth(FET)＋Ｖｆよりも低くなるように設定されている。また、第２電圧検出回路４０Ｂの分圧比は、ＦＥＴ５に電圧Ｖm1以上の範囲の電圧が印加されたときに、第２検出電圧がＶth(FET)＋Ｖｆよりも高くなるように設定されている。

本実施形態によれば、第１の実施形態と同様の作用、効果が得られる。さらに、共通回路としてのコンデンサＣ５を備えているので、第１の実施形態におけるコンデンサＣ２、Ｃ４の総容量値に比べ、本実施形態のコンデンサＣ２、Ｃ４、Ｃ５の総容量値を小さくできる。コンデンサＣ１〜Ｃ４（Ｃ５）の総容量値についても同様に小さくできる。その結果、素子モジュール３９を一層小型化できる。また、コンデンサＣ２とＣ４との間の相対的な容量誤差が低減するので、第１検出電圧Ｖ１と第２検出電圧Ｖ２との間の相対的な誤差も低減し、電圧の検出精度が向上する。

（第８の実施形態）
第８の実施形態について図１０を参照しながら説明する。負荷駆動装置４１は、素子モジュール４２と駆動ＩＣ４とから構成されており、素子モジュール４２は、ＦＥＴ５、第１電圧検出回路４３Ａおよび第２電圧検出回路４３Ｂから構成されている。ノードｎ３とＦＥＴ５のソースとの間には、電圧検出回路４３Ａ、４３Ｂで共用する共通回路４４を備えている。第１回路４３Ａａないし第４回路４３Ｂｂの構成は、図６に示した第１回路３１Ａａないし第４回路３１Ｂｂと同様である。共通回路４４も、同様にコンデンサＣ５と抵抗Ｒ９との直列回路により構成されている。

コンデンサＣ１ないしＣ５の容量値は、第４、第７の実施形態と同様に設定されている。各定数は、第４の実施形態と同様にτ１＝Ｃ１・Ｒ１≒Ｃ２・Ｒ２、τ２＝Ｃ３・Ｒ３≒Ｃ４・Ｒ４、τ１＝τ２（少なくともτ１≦τ２）となるように設定することが好ましい。さらに、τ３＝Ｃ５・Ｒ９としてτ１＝τ２＝τ３となるように設定すれば、第１検出電圧と第２検出電圧が安定するのに要する時間が等しくなる。

本実施形態によれば、第４、第７の実施形態と同様の作用、効果が得られる。加えて、コンデンサＣ５に蓄積されたサージエネルギーを抵抗Ｒ９で消費させることができ、コンデンサＣ５に流れるリプル電流を低減できる。

（第９の実施形態）
第９の実施形態について図１１を参照しながら説明する。負荷駆動装置４５は、素子モジュール４６と駆動ＩＣ４とから構成されており、素子モジュール４６は、ＦＥＴ５、第１電圧検出回路４７Ａおよび第２電圧検出回路４７Ｂから構成されている。ノードｎ３とＦＥＴ５のソースとの間には、電圧検出回路４７Ａ、４７Ｂで共用する共通回路４８を備えている。第１回路４７Ａａないし第４回路４７Ｂｂの構成は、図７に示した第１回路３４Ａａないし第４回路３４Ｂｂと同様である。共通回路４８も、同様にコンデンサＣ５と抵抗Ｒ９との直列回路に対し抵抗Ｒ１０が並列接続された構成を備えている。

コンデンサＣ１ないしＣ５の容量値および抵抗Ｒ１ないしＲ４の抵抗値は、第５、第８の実施形態と同様に設定されている。各定数は、第５の実施形態と同様にτ１＝Ｃ１・Ｒ１≒Ｃ２・Ｒ２、Ｃ２：Ｃ１≒Ｒ１：Ｒ２≒Ｒ５：Ｒ６、τ２＝Ｃ３・Ｒ３≒Ｃ４・Ｒ４、Ｃ４：Ｃ３≒Ｒ３：Ｒ４≒Ｒ７：Ｒ８になるように設定することが好ましい。さらに、τ３＝Ｃ５・Ｒ９としてτ１＝τ２＝τ３となるように設定すれば、第１検出電圧と第２検出電圧が安定するのに要する時間が等しくなる。

本実施形態によれば、第８の実施形態と同様の作用、効果が得られる。特にバランス抵抗Ｒ５〜Ｒ８、Ｒ１０を備えたことにより、電圧変化に対する追従性が高まり、過渡時における分圧比を一層安定化することができる。なお、抵抗Ｒ５〜Ｒ８、Ｒ１０の抵抗値は、分圧比の安定化と抵抗損失との兼ね合いから決定すればよい。

（第１０の実施形態）
第１０の実施形態について図１２を参照しながら説明する。負荷駆動装置４９は、素子モジュール５０と駆動ＩＣ４とから構成されており、素子モジュール５０は、ＦＥＴ５、第１電圧検出回路５１Ａおよび第２電圧検出回路５１Ｂから構成されている。ノードｎ３とＦＥＴ５のソースとの間には、電圧検出回路５１Ａ、５１Ｂで共用する共通回路５２を備えている。第１回路５１Ａａないし第４回路５１Ｂｂの構成は、図８に示した第１回路３７Ａａないし第４回路３７Ｂｂと同様である。共通回路５２も、同様にコンデンサＣ５と抵抗Ｒ１０との並列回路により構成されている。

コンデンサＣ１ないしＣ５の容量値は、第６、第７の実施形態と同様に設定されている。抵抗Ｒ５〜Ｒ８、Ｒ１０の抵抗比は、第６の実施形態と同様にコンデンサＣ１〜Ｃ４、Ｃ５の分圧比に等しく設定することが好ましい。この設定によれば、抵抗Ｒ５〜Ｒ８、Ｒ１０の抵抗比は（９）式のようになる。

Ｒ５：Ｒ６：Ｒ７：Ｒ８：Ｒ１０＝
Ｃ２・Ｃ５（Ｃ３＋Ｃ４）：
Ｃ１・Ｃ５（Ｃ３＋Ｃ４）：
Ｃ４・Ｃ５（Ｃ１＋Ｃ２）：
Ｃ３・Ｃ５（Ｃ１＋Ｃ２）：
Ｃ１・Ｃ２（Ｃ２＋Ｃ４）＋（Ｃ１＋Ｃ２）Ｃ３・Ｃ４ …（９）
本実施形態によれば、第６、第７の実施形態と同様の作用、効果が得られる。なお、抵抗Ｒ５〜Ｒ８、Ｒ１０の抵抗値は、分圧比の安定化と抵抗損失との兼ね合いから決定すればよい。

（第１１の実施形態）
第１１の実施形態について図１３を参照しながら説明する。負荷駆動装置５３は、素子モジュール５４と駆動ＩＣ５５とから構成されており、素子モジュール５４は、ＦＥＴ５と電圧検出回路５６とから構成されている。

電圧検出回路５６は、ＦＥＴ５のドレイン・ソース間電圧に応じた第１検出電圧を出力する回路で、ＦＥＴ５のドレインとソースとの間に出力端子ｎ１を挟んで直列に接続された図示極性のツェナーダイオードＺＤ１、ＺＤ２（第１回路、第２回路に相当）から構成されている。直列接続されたツェナーダイオードＺＤ１、ＺＤ２は、電圧Ｖm1よりも低く且つ電圧Ｖm2よりも高く設定されたツェナー電圧（規定電圧）を超える電圧が印加されたときに通電状態に移行する通電回路である。

駆動ＩＣ５５は、駆動回路７、スイッチ回路８、制御回路９およびダイオード１５を備えている。制御回路９のＭＯＳＦＥＴ１３、１４のゲートは、電圧検出回路５６の出力端子ｎ１に接続されている。出力端子ｎ１とＦＥＴ５のゲートとの間には、出力端子ｎ１からゲートの向きに電流を流すダイオード１５（一方向性素子に相当）が接続されている。

制御回路９は、ＦＥＴ５の電圧保護動作に用いるしきい値電圧Ｖthを有している。しきい値電圧Ｖthは、ＦＥＴ５のドレイン・ソース間に電圧Ｖm1以上の電圧が印加され、ツェナーダイオードＺＤ１、ＺＤ２が通電したときに電圧検出回路５６が出力する検出電圧（ツェナー電圧ＶZD2）よりも低く設定されている。また、しきい値電圧Ｖthは、ＦＥＴ５のドレイン・ソース間に電圧Ｖm2以下の電圧が印加され、ツェナーダイオードＺＤ１、ＺＤ２が非通電状態のときに電圧検出回路５６が出力する検出電圧よりも高く設定されている。

さらに、しきい値電圧Ｖthは、ＦＥＴ５のゲートしきい値電圧Ｖth(FET)とダイオード１５の順方向電圧Ｖｆ（通電電圧）とを加えた電圧（＝Ｖth(FET)＋Ｖｆ）よりも低くなるように設定されている。また、電圧検出回路５６の分圧比（すなわちツェナー電圧ＶZD1、ＶZD2）は、ＦＥＴ５に電圧Ｖm1以上の範囲の電圧が印加されたときに、第１検出電圧がＶth(FET)＋Ｖｆよりも高くなるように設定されている。

本実施形態の作用は、第１の実施形態とほぼ同様となる。すなわち、サージ電圧の発生によりＦＥＴ５のドレイン・ソース間電圧ＶDSが電圧Ｖm1以上になると、ツェナーダイオードＺＤ１、ＺＤ２が通電する。このとき、電圧検出回路５６が出力する第１検出電圧は、ＭＯＳＦＥＴ１３、１４のゲート耐圧以下であって、しきい値電圧Ｖthよりも高くなる。その結果、スイッチ回路８は駆動回路７とＦＥＴ５のゲートとの間を高インピーダンスで遮断する。

これ以降のＦＥＴ５のゲート電圧ＶGSは、（５）式で示す電圧に向かって上昇を開始する。このゲート電圧ＶGSの上昇動作と並行して、第１検出電圧が、ダイオード１５を介してＦＥＴ５をセルフターンオンに導く。すなわち、ＦＥＴ５のドレイン・ソース間電圧ＶDSが電圧Ｖm1以上に上昇するとき、最初に第１検出電圧がしきい値電圧Ｖthよりも高くなり、スイッチ回路８が高インピーダンス状態になる。

その後、第１検出電圧がＶth(FET)＋Ｖｆよりも高くなる。このとき、ＦＥＴ５に印加されるゲート電圧ＶGSはゲート耐圧以下である。これにより、ダイオード１５を通してＦＥＴ５のゲート電圧ＶGSがゲートしきい値電圧Ｖth(FET)以上に引き上げられ、ＦＥＴ５がセルフターンオンする。この順序によれば、スイッチ回路８が低インピーダンス状態のときに、第１検出電圧がＦＥＴ５をオンさせることはない。

エネルギーの開放が終了すると、ドレイン・ソース間電圧ＶDSが低下を開始し、第１検出電圧も低下し始める。このとき、第１検出電圧は、最初にＶth(FET)＋Ｖｆよりも低くなるが、スイッチ回路８が高インピーダンス状態を保持している限り、ＦＥＴ５はオンし続ける。その後、第１検出電圧がしきい値電圧Ｖth以下に低下すると、スイッチ回路８が低インピーダンス状態になり、駆動信号に従ったスイッチング動作に復帰する。

本実施形態によれば、ＦＥＴ５のドレイン・ソース間電圧ＶDSが電圧Ｖm1以上になると、ツェナーダイオードＺＤ１、ＺＤ２が通電し、出力端子ｎ１の電圧がほぼ一定に維持される。これにより、スイッチ回路８を安定的に遮断状態にでき、ＦＥＴ５を精度よく且つ確実にセルフターンオンさせることができる。

ツェナーダイオードＺＤ１、ＺＤ２は、サージ電圧のエネルギーを逃すものではなく、電圧を検出するためのものである。従って、ツェナーダイオードＺＤ１、ＺＤ２は、ＭＯＳＦＥＴ１３、１４のゲート容量を駆動するのに十分な素子サイズがあれば十分である。このため、ＦＥＴ５のゲートからダイオード１５を介してツェナーダイオードＺＤ１、ＺＤ２を見たときの容量値は、ダイオード１５の接合容量値よりも小さい値になる。従って、ゲートに追加される寄生容量が小さくなり、ＦＥＴ５の高速スイッチング性能（特にターンオン特性）を保ったまま電圧耐量を確保することができる。その他、第１の実施形態と同様の効果が得られる。

（第１２の実施形態）
第１２の実施形態について図１４を参照しながら説明する。負荷駆動装置５７は、素子モジュール５８と駆動ＩＣ５５とから構成されており、素子モジュール５８は、ＦＥＴ５と電圧検出回路５９とから構成されている。電圧検出回路５９は、ＦＥＴ５のドレインとソースとの間に出力端子ｎ１を挟んで直列に接続された抵抗Ｒ１１、Ｒ１２（第１回路、第２回路に相当）から構成されている。抵抗Ｒ１１、Ｒ１２は、Ｒ１１：Ｒ１２＝（５〜５００）：１程度の比であって、抵抗損失が低減するように比較的高い抵抗値に設定されている。

電圧検出回路５９は、抵抗分圧により検出電圧を出力するので、電圧変化に対する追従性がよく、精度がよく安定した分圧比が得られる。本実施形態によっても、スイッチ回路８を安定的に遮断状態にでき、ＦＥＴ５を精度よく且つ確実にセルフターンオンさせることができる。

（第１３の実施形態）
第１３の実施形態について図１５を参照しながら説明する。負荷駆動装置６０は、素子モジュール６１と駆動ＩＣ５５とから構成されており、素子モジュール６１は、ＦＥＴ５とツェナーダイオードＺＤ１（電圧検出回路）とから構成されている。この構成は、第１１の実施形態に示した負荷駆動装置５３からツェナーダイオードＺＤ２を削除した構成に等しい。

制御回路９のしきい値電圧Ｖthは、ＦＥＴ５のドレイン・ソース間に電圧Ｖm1以上の電圧が印加されたときにツェナーダイオードＺＤ１のアノードが出力する検出電圧よりも低く設定されている。また、しきい値電圧Ｖthは、ＦＥＴ５のドレイン・ソース間に電圧Ｖm2以下の電圧が印加され、ツェナーダイオードＺＤ１が非通電状態のときにツェナーダイオードＺＤ１のアノードが出力する電圧よりも高く設定されている。さらに、しきい値電圧Ｖthは、Ｖth(FET)＋Ｖｆよりも低くなるように設定されている。ツェナー電圧ＶZD1は、ＦＥＴ５に電圧Ｖm1以上の範囲の電圧が印加されたときにアノードが出力する検出電圧がＶth(FET)＋Ｖｆよりも高くなるように設定されている。

本実施形態によっても第１１の実施形態と同様の作用および効果が得られる。さらに、電圧検出回路を１つのツェナーダイオードＺＤ１で構成できるので、一層の小型化が図られる。

（第１４の実施形態）
第１４の実施形態について図１６および図１７を参照しながら説明する。負荷駆動装置６２は、素子モジュール３と駆動ＩＣ６３とから構成されている。駆動ＩＣ６３において、第１電圧検出回路６Ａの出力端子ｎ1AとＦＥＴ５のソースとの間に保護回路６４が設けられており、第２電圧検出回路６Ｂの出力端子ｎ1BとＦＥＴ５のソースとの間に保護回路６５が設けられている。

保護回路６４は、ツェナーダイオードＺＤ３と抵抗Ｒ１３との直列回路により構成されており、保護回路６５は、ツェナーダイオードＺＤ４と抵抗Ｒ１４との直列回路により構成されている。これに替えて高抵抗のみから構成してもよいし、ツェナーダイオードのみから構成してもよい。また、保護回路６４、６５を素子モジュール側に設けてもよい。

保護回路６４は、ＦＥＴ５のドレイン・ソース間に過大なサージ電圧が印加された時に、第１検出電圧がＭＯＳＦＥＴ１３、１４のゲート耐圧以下になるように制限する。保護回路６５は、ＦＥＴ５のドレイン・ソース間に過大なサージ電圧が印加された時に、ＦＥＴ５のゲート電圧がゲート耐圧以下になるように第２検出電圧の大きさを制限する。

保護回路６４は、制御回路９のインバータ回路を構成するＭＯＳＦＥＴ１３、１４に接続されているので、ＦＥＴ５のゲート容量には影響がない。一方、保護回路６５については、ツェナーダイオードＺＤ４の寄生容量Ｃzdが、第２電圧検出回路６Ｂの出力端子ｎ1BとＦＥＴ５のソースとの間に接続されている。このため、ＦＥＴ５のゲートには、ダイオード１５を介してコンデンサＣ３、Ｃ４、Ｃzdが接続される。ＦＥＴ５のゲートに付加される容量を等価回路で表すと、図１７に示すようになる。ここで、Ｃｐ＝Ｃ３＋Ｃ４＋Ｃzdである。

上述したようにダイオード１５の定格電流は非常に小さいので、Ｃｄ＜＜Ｃ３、Ｃ４となり、合成容量ＣｐとＣｄとの関係はＣｄ＜＜Ｃｐとなる。このため、ＦＥＴ５のゲートからダイオード１５を介してコンデンサＣ３、Ｃ４、Ｃzdを見たときの等価的な容量値は、ダイオード１５の接合容量値にほぼ等しい微小な値になる。さらに、ＦＥＴ５のゲートには、サージを逃すための定格電流の大きいダイオードが接続されていない。従って、従来構成よりもゲートに追加される寄生容量が小さくなり、ＦＥＴ５の高速スイッチング性能（特にターンオン特性）を保ったまま電圧耐量を確保することができる。これにより、制御回路９に入力される第１検出電圧およびＦＥＴ５のゲートに入力される第２検出電圧が安定化するので、ノイズなどにより制御回路９およびＦＥＴ５が誤動作することを防止できる。

なお、第１電圧検出回路６Ａの出力部および第２電圧検出回路６Ｂの出力部にそれぞれ保護回路６４、６５を設けることが好ましいが、動作条件、制御回路９とＦＥＴ５の特性等に応じて何れか一方の保護回路だけでも同等の効果が得られる。

（第１５の実施形態）
第１５の実施形態について図１８を参照しながら説明する。負荷駆動装置６６は、素子モジュール３と駆動ＩＣ６７とから構成されている。駆動ＩＣ６７が備えるスイッチ回路６８において、ＭＯＳＦＥＴ１１と並列に抵抗６９が接続されている。抵抗６９の抵抗値Ｒｐは、通常のゲート抵抗Ｒgon、Ｒgoffの１０倍程度の値に設定されている。

サージ電圧が発生してＦＥＴ５のドレイン・ソース間電圧ＶDSが電圧Ｖm1以上になると、制御回路９によりＭＯＳＦＥＴ１１がオフに制御される。このとき、駆動回路７の出力端子とＦＥＴ５のゲートとの間のインピーダンスはＲｐとなり、ＦＥＴ５のゲートはオープン状態に近くなる。抵抗６９を設けることにより、ＦＥＴ５がセルフターンオンする電圧値を調整することが可能になる。

（その他の実施形態）
以上、本発明の好適な実施形態について説明したが、本発明は上述した実施形態に限定されるものではなく、発明の要旨を逸脱しない範囲内で種々の変形、拡張を行うことができる。

各実施形態では、誘導性負荷であるコイル２への通電を遮断した時に生じるサージ電圧（逆起電力を含む）がＦＥＴ５に印加された場合について説明した。誘導ノイズ、バッテリ電圧ＶＢの変動などに起因する過電圧が印加されたときも同様である。

第１１の実施形態では、第１回路と第２回路を構成する通電回路としてツェナーダイオードＺＤ１、ＺＤ２を用いた。第１３の実施形態では、通電回路としてツェナーダイオードＺＤ１を用いた。通電回路は、印加電圧が規定電圧を超えるときに通電状態に移行する回路であれば他の回路構成でもよい。例えば、ダイオード、ツェナーダイオード、ＭＯＳトランジスタおよびバイポーラトランジスタの中から選択された１または複数の半導体素子から構成し、その順方向電圧、ツェナー電圧、しきい値電圧またはこれらの電圧の組み合わせにより規定電圧を構成してもよい。

第２、第３の実施形態で説明した制御回路２３、２７は、第４〜第１４の実施形態に対しても同様に適用できる。
第１４の実施形態で説明した保護回路６４、６５は、第２〜第１０、第１５の実施形態に対しても同様に適用できる。この場合、保護回路６４、６５のうち何れか一方だけを適用してもよい。また、第１１〜第１３の実施形態に対しても保護回路６４または６５を適用できる。

第１５の実施形態で説明したスイッチ回路６８は、第２〜第１４の実施形態に対しても同様に適用できる。
第１〜第１０、第１４、第１５の実施形態で説明した第１電圧検出回路および第２電圧検出回路および第１１〜第１３の実施形態で説明した電圧検出回路は、ＦＥＴ５のドレイン・ソース間に印加される電圧ＶDSに応じた検出電圧を出力する回路であればよく、必ずしも第１回路と第２回路の直列回路または第３回路と第４回路の直列回路から構成する必要はない。

第１３の実施形態を除く各実施形態において、第１回路と第２回路および第３回路と第４回路は互いに異なる構成であってもよい。例えば、第４の実施形態において、抵抗Ｒ１、Ｒ２を除いた構成または抵抗Ｒ３、Ｒ４を除いた構成としてもよい。第５、第６の実施形態において、抵抗Ｒ５、Ｒ６を除いた構成または抵抗Ｒ７、Ｒ８を除いた構成としてもよい。第８ないし第１０の実施形態についても同様である。第１回路と第２回路の構成および第３回路と第４回路の構成が異なる場合、共通回路は何れか一方（つまり第１、第２回路または第３、第４回路）と同じ構成とすればよい。

負荷駆動装置への適用について説明したが、これに限らずスイッチング電源回路、インバータ回路などにも適用できる。

図面中、１、２１、２５、２９、３２、３５、３８、４１、４５、４９、５３、５７、６０、６２、６６は負荷駆動装置（半導体装置）、５はＦＥＴ（スイッチング素子）、６Ａ、３１Ａ、３４Ａ、３７Ａ、４０Ａ、４３Ａ、４７Ａ、５１Ａは第１電圧検出回路、６Ｂ、３１Ｂ、３４Ｂ、３７Ｂ、４０Ｂ、４３Ｂ、４７Ｂ、５１Ｂは第２電圧検出回路、８、６８はスイッチ回路、９、２３、２７は制御回路、１０はゲート駆動線、１３、１４はＭＯＳＦＥＴ（トランジスタ）、３１Ａａ、３４Ａａ、３７Ａａ、４３Ａａ、４７Ａａ、５１Ａａは第１回路、３１Ａｂ、３４Ａｂ、３７Ａｂ、４３Ａｂ、４７Ａｂ、５１Ａｂは第２回路、３１Ｂａ、３４Ｂａ、３７Ｂａ、４３Ｂａ、４７Ｂａ、５１Ｂａは第３回路、３１Ｂｂ、３４Ｂｂ、３７Ｂｂ、４３Ｂｂ、４７Ｂｂ、５１Ｂｂは第４回路、４４、４８、５２は共通回路、５６、５９は電圧検出回路、Ｃ１〜Ｃ４はコンデンサ（第１回路〜第４回路）、Ｃ５はコンデンサ（共通回路）、ｎ1A、ｎ1B、ｎ２は出力端子、Ｒ１〜Ｒ１０は抵抗、Ｒ１１、Ｒ１２は抵抗（第１回路、第２回路）、ＺＤ１、ＺＤ２はツェナーダイオード（通電回路／第１回路、第２回路）である。

Claims (15)

1. ゲート端子（Ｇ）と第１端子（Ｓ）との間に印加されるゲート電圧に応じて第２端子（Ｄ）と第１端子（Ｓ）との間の導通状態を変化させるスイッチング素子（５）と、
   前記スイッチング素子の第２端子と第１端子との間に印加される電圧に応じた第１検出電圧を出力する第１電圧検出回路（６Ａ，３１Ａ，３４Ａ，３７Ａ，４０Ａ，４３Ａ，４７Ａ，５１Ａ）と、
   前記スイッチング素子の第２端子と第１端子との間に印加される電圧に応じた第２検出電圧を出力する第２電圧検出回路（６Ｂ，３１Ｂ，３４Ｂ，３７Ｂ，４０Ｂ，４３Ｂ，４７Ｂ，５１Ｂ）と、
   前記スイッチング素子のゲート端子に繋がるゲート駆動線（１０）に直列に設けられ、制御信号に応じて高インピーダンス状態または低インピーダンス状態に切り替わるスイッチ回路（８，６８）と、
   前記第２電圧検出回路の出力端子と前記スイッチング素子のゲート端子との間に接続され、当該出力端子からゲート端子の向きに電流を流す一方向性素子（１５）と、
   前記スイッチング素子の第２端子と第１端子との間に前記スイッチング素子の電圧保護動作が行われるべき範囲の電圧が印加されたときに前記第１電圧検出回路が出力する第１検出電圧よりも低く設定され、且つ、前記スイッチング素子の第２端子と第１端子との間に前記スイッチング素子の電圧保護動作が不要とされるべき範囲の電圧が印加されたときに前記第１電圧検出回路が出力する第１検出電圧よりも高く設定されたしきい値電圧を有し、前記第１検出電圧が前記しきい値電圧以下になるときには前記スイッチ回路を低インピーダンス状態に切り替え、前記第１検出電圧が前記しきい値電圧を超えるときには前記スイッチ回路を高インピーダンス状態に切り替える前記制御信号を出力する制御回路（９，２３，２７）とを備え、
   前記第１検出電圧が前記制御回路のしきい値電圧以下のときに、前記第２検出電圧が前記スイッチング素子のゲートしきい値電圧と前記一方向性素子の通電電圧とを加えた電圧よりも低くなり、前記スイッチング素子の第２端子と第１端子との間に前記電圧保護動作が行われるべき範囲の電圧が印加されたときに、前記第２検出電圧が前記スイッチング素子のゲートしきい値電圧と前記一方向性素子の通電電圧とを加えた電圧よりも高くなるように、前記第２電圧検出回路の分圧比が設定されていることを特徴とする半導体装置。
2. 前記第１電圧検出回路は、前記スイッチング素子の第２端子と第１端子との間に、前記第１検出電圧の出力端子を挟んで直列に接続された第１回路（Ｃ１，３１Ａａ，３４Ａａ，３７Ａａ，４３Ａａ，４７Ａａ，５１Ａａ）と第２回路（Ｃ２，３１Ａｂ，３４Ａｂ，３７Ａｂ，４３Ａｂ，４７Ａｂ，５１Ａｂ）を備えており、
   前記第２電圧検出回路は、前記スイッチング素子の第２端子と第１端子との間に、前記第２検出電圧の出力端子を挟んで直列に接続された第３回路（Ｃ３，３１Ｂａ，３４Ｂａ，３７Ｂａ，４３Ｂａ，４７Ｂａ，５１Ｂａ）と第４回路（Ｃ４，３１Ｂｂ，３４Ｂｂ，３７Ｂｂ，４３Ｂｂ，４７Ｂｂ，５１Ｂｂ）を備えていることを特徴とする請求項１記載の半導体装置。
3. 前記第１ないし第４回路は、それぞれコンデンサ（Ｃ１，Ｃ２，Ｃ３，Ｃ４）を備えて構成されていることを特徴とする請求項２記載の半導体装置。
4. 前記第１回路と第２回路および／または前記第３回路と第４回路は、前記コンデンサと直列に抵抗（Ｒ１，Ｒ２，Ｒ３，Ｒ４）を備えていることを特徴とする請求項３記載の半導体装置。
5. 前記第１ないし第４回路は、コンデンサと抵抗との直列回路から構成されている場合には当該直列回路と並列に抵抗（Ｒ５，Ｒ６，Ｒ７，Ｒ８）を備え、コンデンサから構成されている場合には当該コンデンサと並列に抵抗（Ｒ５，Ｒ６，Ｒ７，Ｒ８）を備えていることを特徴とする請求項４記載の半導体装置。
6. 前記第１回路と第２回路および／または前記第３回路と第４回路は、前記コンデンサと並列に抵抗（Ｒ５，Ｒ６，Ｒ７，Ｒ８）を備えていることを特徴とする請求項３記載の半導体装置。
7. 前記第１電圧検出回路および前記第２電圧検出回路は、前記第２回路および前記第４回路と前記スイッチング素子の第１端子との間に当該第１、第２電圧検出回路で共用する共通回路（Ｃ５，４４，４８，５２）を備えていることを特徴とする請求項２ないし６の何れかに記載の半導体装置。
8. 前記共通回路は、コンデンサおよび／または抵抗の接続構成に関して、前記第１回路と第２回路または前記第３回路と第４回路と同じ構成を備えていることを特徴とする請求項７記載の半導体装置。
9. ゲート端子（Ｇ）と第１端子（Ｓ）との間に印加されるゲート電圧に応じて第２端子（Ｄ）と第１端子（Ｓ）との間の導通状態を変化させるスイッチング素子（５）と、
   前記スイッチング素子の第２端子と第１端子との間に印加される電圧に応じた第１検出電圧を出力する電圧検出回路（５６，５９，ＺＤ１）と、
   前記スイッチング素子のゲート端子に繋がるゲート駆動線に直列に設けられ、制御信号に応じて高インピーダンス状態または低インピーダンス状態に切り替わるスイッチ回路（８，６８）と、
   前記電圧検出回路の出力端子と前記スイッチング素子のゲート端子との間に接続され、当該出力端子からゲート端子の向きに電流を流す一方向性素子（１５）と、
   前記スイッチング素子の第２端子と第１端子との間に前記スイッチング素子の電圧保護動作が行われるべき範囲の電圧が印加されたときに前記電圧検出回路が出力する第１検出電圧よりも低く設定され、且つ、前記スイッチング素子の第２端子と第１端子との間に前記スイッチング素子の電圧保護動作が不要とされるべき範囲の電圧が印加されたときに前記電圧検出回路が出力する第１検出電圧よりも高く設定され、且つ、前記スイッチング素子のゲートしきい値電圧と前記一方向性素子の通電電圧とを加えた電圧よりも低く設定されたしきい値電圧を有し、前記第１検出電圧が前記しきい値電圧以下になるときには前記スイッチ回路を低インピーダンス状態に切り替え、前記第１検出電圧が前記しきい値電圧を超えるときには前記スイッチ回路を高インピーダンス状態に切り替える前記制御信号を出力する制御回路（９）とを備え、
   前記スイッチング素子の第２端子と第１端子との間に前記電圧保護動作が行われるべき範囲の電圧が印加されたときに、前記第１検出電圧が前記スイッチング素子のゲートしきい値電圧と前記一方向性素子の通電電圧とを加えた電圧よりも高くなるように、前記電圧検出回路の分圧比が設定されていることを特徴とする半導体装置。
10. 前記電圧検出回路は、前記スイッチング素子の第２端子と第１端子との間に出力端子を挟んで直列に接続された第１回路（ＺＤ１，Ｒ１１）と第２回路（ＺＤ２，Ｒ１２）から構成されていることを特徴とする請求項９記載の半導体装置。
11. 前記第１回路と第２回路は、それぞれ抵抗（Ｒ１１，Ｒ１２）から構成されていることを特徴とする請求項１０記載の半導体装置。
12. 前記第１回路と第２回路は、それぞれ印加電圧が規定電圧を超えるときに通電状態に移行する通電回路（ＺＤ１，ＺＤ２）から構成されていることを特徴とする請求項１０記載の半導体装置。
13. 前記通電回路は、ダイオード、ツェナーダイオード、ＭＯＳトランジスタおよびバイポーラトランジスタの中から選択された１または複数の半導体素子から構成されており、その順方向電圧、ツェナー電圧、しきい値電圧またはこれらの電圧の組み合わせにより前記規定電圧が構成されていることを特徴とする請求項１２記載の半導体装置。
14. 前記制御回路は、前記制御信号を出力するのに必要な直流電圧を供給する電源線間に、前記しきい値電圧を持つトランジスタ（１３，１４）によって構成されるインバータ回路を備え、前記トランジスタのゲートに前記第１検出電圧が与えられていることを特徴とする請求項１ないし１３の何れかに記載の半導体装置。
15. 前記スイッチング素子は、ＧａＮデバイスであることを特徴とする請求項１ないし１４の何れかに記載の半導体装置。

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