CN107979360B - 可配置电路及其操作方法和集成电路 - Google Patents

Abstract

公开了一种可配置电路及其操作方法和一种集成电路。所述电路包括可配置钳位驱动器电路，其用于在晶体管关断时将晶体管的栅极端子处的电压钳位在导通电压阈值以下。在第一钳位驱动器电路模式下，钳位驱动器电路的输出端子被配置成耦接至晶体管的栅极端子，以在晶体管关断时提供自晶体管的栅极端子起的第一放电路径。在第二钳位驱动器电路模式下，钳位驱动器电路的输出端子被配置成耦接至钳位电路的输入端子，其中，钳位电路耦接至晶体管的栅极端子，以在晶体管关断时提供自晶体管的栅极端子起的第二放电路径。

Description

可配置电路及其操作方法和集成电路

技术领域

本发明总体上涉及半导体电子学领域，并且在特定实施例中涉及钳位电路的技术领域。

背景技术

栅极驱动器电路遍及从计算机到机动车辆到太阳能发电的许多电子应用。栅极驱动器电路可以用于实现开关模式电路的一部分，包括例如开关模式电源或另一开关模式电路。在许多情况下，通过操作耦接至开关的栅极驱动器电路执行DC(直流)-DC、DC-AC(交流)和/或AC-DC转换来产生开关模式电路系统内的电压。开关本身可以耦接至电感器、变压器、电动机等。开关模式电路也可以使用栅极驱动器电路来实现，以驱动诸如IGBT(绝缘栅双极型晶体管)或MOSFET(金属氧化物半导体场效应晶体管)功率器件的一个或更多个开关晶体管的栅极。然而，对于栅极驱动器电路，被驱动的开关晶体管的寄生导通或再导通在许多情况下可能是不期望的现象。寄生导通是一种物理效应，其可能是由于被驱动的开关晶体管两端的快速电压变化与开关晶体管的寄生栅极至集电极电容或栅极至漏极电容相结合而导致的，该寄生电容也称为米勒(Miller)电容。例如，快速电压变化可能会产生跨开关晶体管的寄生米勒电容两端的寄生电流，寄生电流继而在开关晶体管的栅极处产生寄生电压。如果电压使栅极升高到开关晶体管的阈值电压以上，则即使开关晶体管被配置成关断，开关晶体管也可能导通。该寄生导通可能会产生过电流，并且可能会影响电路的效率和工作。在一些情况下，钳位电路可以在栅极驱动器电路内实现，以减少或消除由于寄生导通产生的影响。

发明内容

根据本发明的一个实施例，一种电路包括可配置钳位驱动器电路，其用于在第一晶体管关断时将第一晶体管的栅极端子处的电压钳位在导通电压阈值以下，其中，钳位驱动器电路被配置成在两种模式中的一种模式下工作。在两种模式中的第一模式下，钳位驱动器电路的输出端子被配置成耦接至第一晶体管的栅极端子，以在第一晶体管关断时向从第一晶体管的栅极端子流出的电流提供第一放电路径，第一放电路径绕过耦接至第一晶体管的栅极端子的电阻。在两种模式中的第二模式下，钳位驱动器电路的输出端子被配置成耦接至钳位电路的输入端子，其中，钳位电路耦接至第一晶体管的栅极端子，以在第一晶体管关断时向从第一晶体管的栅极端子流出的电流提供第二放电路径，第二放电路径绕过耦接至第一晶体管的栅极端子的电阻。

根据本发明的另一实施例，一种集成电路包括钳位驱动器电路，钳位驱动器电路包括上拉电路和下拉电路，上拉电路和下拉电路耦接至栅极驱动器输出端子，其中，栅极驱动器输出端子被配置成耦接至功率晶体管的输入端子。该集成电路还包括耦接至上拉电路和下拉电路的逻辑电路，其中，逻辑电路被配置成控制上拉电路和下拉电路。钳位驱动电路被配置成以第一配置或第二配置耦接，其中，在第一配置中，钳位驱动器电路的输出端子被配置成耦接至功率晶体管的栅极端子，并且在第二配置中，钳位驱动器电路的输出端子被配置成耦接至外部钳位晶体管的栅极端子，其中，外部钳位晶体管的输出端子耦接至功率晶体管的栅极端子。

根据本发明的另一实施例，一种方法包括以两种配置中的一种来配置钳位驱动器电路，其中，以第一配置来配置钳位驱动器电路包括将钳位驱动器电路的输出端子耦接至第一晶体管的栅极端子，并且以第二配置来配置钳位驱动器电路包括将钳位驱动器电路的输出端子耦接至钳位晶体管的栅极端子，其中，钳位晶体管的输出端子耦接至第一晶体管的栅极端子。该方法还包括关断第一晶体管以及激活钳位驱动器电路。

附图说明

为了更全面地理解本发明及其优点，现在参考结合附图进行的以下描述，在附图中：

图1是耦接至开关晶体管的栅极驱动器电路的示意图；

图2A至图2B示出了具有可配置钳位的栅极驱动器电路的实施例；

图3A至图3B示出了具有可配置钳位以及电压调节子电路的栅极驱动器电路的实施例；以及

图4A至图4B示出了具有可配置钳位以及电压限制子电路的栅极驱动器电路的实施例。

具体实施方式

在下面参照附图对本发明的实施例进行更详细的说明之前，应当指出的是，相同或功能上等同的元素在附图中具有相同的附图标记，并且这些元素的重复描述将被省略。因此，具有相同附图标记的元素的描述在各个实施例中是可互换的和/或可适用的。

在一个实施例中，可配置钳位驱动器可以被配置成集成开漏钳位或驱动外部分立钳位晶体管的栅极驱动器。可配置钳位驱动器可以例如通过可编程逻辑、熔融(fusing)或金属变化(metal change)来被配置。以这种方式，单个钳位驱动器可以用作外部钳位驱动器或用作钳位本身。可配置钳位驱动器可以例如耦接至开关晶体管、功率器件或其它开关电路。

图1示出了经历寄生导通的示例性栅极驱动器电路100的示意图。示例性开关模式电路100包括开关模式驱动器102，开关模式驱动器102耦接至包括功率器件Q1的输出级并且被配置成驱动该输出级。功率器件Q1被示为IGBT，但是在其它情况下Q1可以是另一类型的功率器件，例如功率MOSFET、碳化硅MOSFET、JFET、HEMT等或功率器件的组合。Q1的栅极端子106通过栅极电阻器R_G耦接至开关模式驱动器102。示例性集电极节点110被示为耦接至Q1的集电极，并且示例性发射极节点112被示为耦接至Q1的发射极。图1中还示出了集电极节点110与Q1的栅极106之间的寄生米勒电容C_GC。在一些情况下，Q1可以与作为半桥拓扑的一部分的附加功率器件(未示出)配对。例如，附加功率器件可以耦接至集电极节点110。在一些情况下，Q1可以通过外部升降压器(booster)(未示出)耦接至驱动器102。

在一些情况下，导通配对的器件(例如，耦接至上述Q1的附加功率器件)可能导致Q1的集电极节点110与发射极节点112之间的快速电压变化。例如，可以通过在半桥拓扑中导通附加的配对器件并且在配对的器件完全导通之前使负载电流流过Q1的续流二极管来触发该电压。Q1两端的该高的dv_CE/dt可以产生通过寄生米勒电容C_GC的电流I_DIS。电流I_DIS然后可以产生跨R_G两端的电压降，该电压降使栅极106上的电压升高。在该说明性示例中，电流I_DIS通过驱动器102的下拉器件118流至VEE2，下拉器件118具有R_DSoff的电阻。栅极端子106上相对于发射极节点112产生的电压V_G可以根据下面的等式(1)和(2)来计算：

I_DIS＝C_GC*dv_CE/dt (1)

V_G＝V_VEE2+I_DIS*(R_G+R_DSoff)。 (2)

当V_G高于功率器件Q1的阈值电压时，Q1然后被寄生地导通。Q1的这种动态导通持续到通过R_G的定期放电路径补偿增大的栅极电压V_G为止。在一些情况下，驱动器102与Q1之间的连接的电感可以增加寄生导通效应。例如，增加的连接电感可以相应地增加从Q1的栅极朝向驱动器102看到的高频阻抗。该增加的高频阻抗两端的高频电流I_DIS还增加了在栅极端子106上产生的电压V_G，电压V_G可以寄生地导通Q1。在一些情况下，驱动器102与Q1之间的连接的电感增加了放电电流将V_G降低到阈值以下所花费的时间。寄生导通可能会影响系统的安全性和效率。例如，在一些情况下，会发生Q1与配对的器件之间的电流击穿，这可能降低效率，甚至损坏器件本身。

图2A至2B示出了根据本发明的实施例的可配置钳位电路200的示意性电路图。可配置钳位电路200可以是另一电路(例如，如图1所示的驱动电路102的驱动电路)的一部分。可配置钳位电路200包括第一驱动器晶体管NM1和第二驱动器晶体管PM1。在一些实施例中，第二驱动器晶体管PM1的功能可以由使用n沟道MOSFET或n沟道MOSFET和p沟道MOSFET的组合的上拉电路来实现。NM1和PM1两者都耦接至CLAMP引脚，CLAMP引脚耦接至功率器件Q1的栅极节点202。在图2A至图2B所示的实施例中，Q1被示出为IGBT，但在其它实施例中，Q1可以是如前所述的不同类型的功率器件。根据一个实施例，可配置钳位电路200以两种钳位配置中的一种来工作。在图2A所示的第一配置中，存在外部钳位晶体管T1，并且外部钳位晶体管T1用作钳位晶体管以对来自Q1的栅极的寄生电流进行分流。在图2B所示的第二种配置中，不存在外部钳位晶体管T1，并且驱动晶体管NM1用作钳位晶体管以对来自Q1的栅极的寄生电流进行分流。下面更详细地描述每种配置。

在图2A所示的实施例中，通过OUTH和OUTL引脚来驱动Q1的栅极节点202处的电压V_G。OUTH和OUTL引脚可以是可配置钳位电路200的一部分或分离的栅极驱动器电路的一部分。为了导通Q1，OUTH引脚将电流注入到栅极节点202，从而将电压V_G升高到Q1的阈值电压以上。为了关断Q1，OUTL引脚从栅极节点202吸收(sink)电流，从而将电压V_G降低到Q1的阈值电压以下。在一些情况下，当标称地关断Q1时，监测栅极节点202处的电压V_G。当电压V_G下降到预定的钳位电压以下时，可配置钳位电路200激活钳位晶体管T1，钳位晶体管T1提供与OUTL并联的低阻抗路径，并将电流分流出栅极节点202。在一些情况下，当标称地关断Q1时，激活钳位晶体管T1而不监测电压V_G。以这种方式，在寄生导通的情况下，寄生电流从栅极节点202有效地被消散，从而消除或降低了寄生导通的严重性。钳位晶体管T1可以保持激活，直到Q1再次导通为止。在一些情况下，这可以称为“有源米勒钳位”电路，其中驱动器的附加低边输出绕过R_G以减小栅极端子202与电流阱(sink)(通常为电压参考节点)之间的电阻。例如，钳位晶体管可以对于单极器件实现将电流分流到GND2、对于双极器件实现将电流分流到VEE2或在另一实现中将电流分流到另一节点。栅极节点202处的电压V_G可以例如由耦接至可配置钳位电路200的比较器电路或其它电路(未示出)来监测。电压V_G可以例如通过OUTH引脚、CLAMP引脚或通过另一引脚或在另一节点处来被监测。钳位电压值V_G可以被配置成是低于Q1的阈值电压的电压。例如，在一些实施例中，钳位电压值可以是相对于GND2的电压，例如GND2+2V、GND2+3V，或者相对于GND2的另一电压差或诸如VEE2的另一电压。在其它实施例中，钳位电压值可以是固定的参考电压或者相对于另一电压、节点或引脚的电压差。

在本实施例的第一配置中，外部钳位晶体管T1的栅极端子210通过CLAMP引脚与驱动晶体管NM1和PM1耦接。T1的源极端子212耦接至电压参考VEE2，但在其它实施例中，源极端子212可以耦接至不同的电压参考或节点，例如GND或另一电压参考。T1的漏极端子214耦接至Q1的栅极端子202。因此，驱动晶体管NM1和PM1可以工作以导通T1并且提供通过T1的低欧姆路径，其将寄生电流通过T1分流到VEE2。在一些实施例中，外部钳位晶体管T1可以是p型或p沟道MOSFET、n型或n沟道MOSFET、另一类型的晶体管或包括多个晶体管的电路。在一些实施例中，外部钳位晶体管T1是其中VGS具有约15V至约20V的最大电压的低电压晶体管。

在图2B所示的第二配置中，不存在外部钳位晶体管T1，并且NM1的漏极端子216通过CLAMP引脚直接耦接至Q1的栅极端子202。在第二配置中，晶体管NM1和PM1不用作驱动晶体管。具体地，PM1被禁用，并且仅NM1被使用。因此，例如，可配置钳位电路200可以工作以导通晶体管NM1并且将寄生电流通过NM1分流到VEE2。

可配置钳位电路200的配置(即，其是处于图2A所示的第一配置还是图2B所示的第二配置)可以通过一个或更多个控制信号来控制。控制信号可以例如由集成电路内的其它电路或逻辑来提供。作为一个示例，在图2A至图2B中，控制信号clamp_driver_i可以是诸如高电压(例如1V、3.3V、5V或另一电压)或低电压(例如0V)的逻辑信号电压。在图2A至图2B所示的实施例中，clamp_driver_i上的高电压可以信号通知可配置钳位电路200正以第一配置工作(即，作为外部钳位晶体管的驱动器)。类似地，clamp_driver_i上的低电压可以信号通知可配置钳位电路200正以第二配置工作(即，作为钳位晶体管)。在一些情况下，对应于可配置钳位电路200的配置的控制信号值可以被存储在存储器寄存器中。

在一些情况下，钳位晶体管(即，图2A的第一配置示例中的T1或图2B的第二配置示例中的NM1)的工作也由控制信号控制。例如，在一个实施例中，clamp_i上的高电压导通钳位晶体管以将过电流分流出Q1的栅极端子202。另一方面，clamp_i上的低电压关断钳位晶体管。

在一些实施例中，控制信号可以通过逻辑(例如图2A至图2B中的示例性逻辑子电路220)耦接至NM1和PM1。逻辑子电路220耦接至集成电路的其它电路或逻辑，并将clamp_driver_i和clamp_i耦接至NM1和PM1。取决于(如clamp_driver_i所指示的)配置以及(如clamp_i所指示的)是否希望导通钳位，逻辑子电路220适当地导通和关断NM1和PM1。在一些情况下，可以实现附加的逻辑，例如附加的变换器(inverter)222，其可以用于在第一配置中维持clamp_i的适当逻辑含义。在一些情况下，其它电路可以耦接在控制信号与驱动晶体管之间。例如，如图2A至图2B所示，在逻辑子电路220与PM1的栅极端子之间实现电平移位器224，以适当地调节控制信号的电压。逻辑子电路220仅是一个示例，在其它实施例中可以使用其它逻辑子电路或电路配置。

在一些情况下，当可配置钳位电路200处于第一配置时，可能期望进行电压限制，以便限制外部钳位晶体管T1的栅极端子210上的电压，以降低在T1的导通期间T1高电压损坏的可能性。图3A至图3B示出了纳入用于限制栅极端子210处的电压的电压调节器电路330的实施例的示意性电路图，并且图4A至图4B示出了纳入用于限制栅极端子210处的电压的电压限制电路450的实施例的示意性电路图。图3A至图3B和图4A至图4B中所示的实施例是示例；其它可配置钳位电路可以具有调节或限制T1的栅极电压的其它实现或配置。

除了图3A至图3B所示的可配置钳位电路300包括在外部电源VCC2与驱动晶体管PM1和NM1之间的示例性电压调节子电路330以外，图3A至图3B所示的可配置钳位电路300的实施例类似于图2A至图2B的可配置钳位电路200。电压调节子电路330内的电平移位器334通过逻辑子电路320耦接至clamp_driver_i。图3A示出了第一配置中的可配置钳位电路300，并且图3B示出了第二配置中的可配置钳位电路300。电压调节子电路330被配置成维持PM1的源极端子326处的电压VREF。因此，由于外部钳位晶体管T1由PM1和NM1驱动，所以即使在T1导通期间，T1的栅极端子328处的最大电压也被限制于VREF。当可配置钳位电路300处于图3B所示的第二配置中时，电压调节子电路330被禁用，PM1的源极端子326被拉至VCC2，因此PM1被禁用。否则，操作与图2B所示的无电压限制的版本基本上相同。在一些情况下，VREG引脚可以耦接至源极端子326，并且外部去耦电容器340可以将VREG引脚耦接至VEE2或另一参考电压。在图3A至图3B所示的示例性电压调节子电路330中，使用NMOS作为通过(pass)元件，但在其它实施例中，可以使用PMOS作为通过元件。电压调节子电路330仅是一个示例，在其它实施例中可以使用其它电压调节子电路或电路配置。

除了图4A至图4B所示的可配置钳位电路400包括示例性电压限制子电路450以外，图4A至图4B所示的可配置钳位电路400的实施例类似于图2A至图2B的可配置钳位电路200。图4A示出了第一配置下的可配置钳位电路400，并且图4B示出了第二配置下的可配置钳位电路400。电压限制子电路450包括由晶体管NM5实现并耦接至驱动晶体管PM1的源极跟随器上拉级。在一些实施例中，可选的晶体管NM4可以与NM5串联耦接以实现用于禁用高边驱动器的背靠背开关。电压限制子电路450中的电压限制由齐纳二极管452实现。齐纳二极管452耦接至驱动晶体管PM1的漏极端子326和参考电压，例如VSS2或另一参考电压。齐纳二极管452可以具有指定的齐纳电压，例如8V、10V、12V或另一电压。晶体管PM1的漏极端子326将相对于齐纳二极管的参考电压被限制于齐纳二极管452的齐纳电压，因此T1的栅极端子428也将受到电压限制。电压限制子电路450仅是一个示例，在其它实施例中可以使用其它电压限制子电路或电路配置。在一些实施例中，齐纳二极管452的电压限制功能由具有限定的钳位电压的电压钳位电路来代替实现。

实施例的优点包括使单个驱动器能够适合于更小和更大的功率电平和不同的应用。此外，可配置钳位电路可以在驱动器与被驱动的功率器件之间、或在外部钳位晶体管与被驱动的功率器件之间提供低电感钳位连接。在一些实施例中，外部钳位晶体管可以具有比集成钳位晶体管更高的电流处理能力。在一些情况下，外部钳位晶体管可以具有比集成钳位晶体管更高的栅极电压限制。

另一个优点是使用外部钳位晶体管而不是内部钳位晶体管可以减小电压参考与功率器件的栅极端子之间的通过钳位晶体管的连接的电感。为了实现改进的钳位，可以针对功率器件的栅极端子与CLAMP引脚之间的低电感布线对电路布局进行优化。如前所述，连接电感可以增加寄生电流事件的可能性或严重性。功率器件与钳位晶体管之间的较长连接路径可以具有较大的电感。因此，使用外部钳位晶体管减小了连接路径长度，并且可以减小电感，从而改进钳位电路对寄生电流事件的响应。在一些情况下，由于例如布局限制或其它问题，驱动电路必须远离功率器件放置。通过使用放置在功率器件附近的外部钳位晶体管，可以在钳位晶体管与功率器件之间实现低电感连接，同时具有可配置钳位电路的驱动电路仍能够被放置得相对远离功率器件。这可以允许更大的设计灵活性。

虽然已经参照说明性实施例描述了本发明，但是本说明书并不旨在被解释为限制性的。参照说明书，对本领域技术人员来说，本发明的说明性实施例以及其它实施例的各种修改和组合将是显而易见的。因此，意图是所附权利要求涵盖任何这样的修改或实施例。

Claims (11)

1.一种集成电路，包括：

钳位驱动器电路，其被配置成驱动功率晶体管，并且包括：

耦接在第一电源端子与所述钳位驱动器电路的输出端子之间的上拉电路，和

耦接在第二电源端子与所述钳位驱动器电路的输出端子之间的下拉电路；

耦接在所述第一电源端子与所述上拉电路之间的电压调节器；和

耦接至所述上拉电路和所述下拉电路的逻辑电路，所述逻辑电路包括钳位驱动器配置输入端和钳位驱动器输入端，其中，所述逻辑电路被配置成：

当所述钳位驱动器配置输入端处于第一状态时，使所述钳位驱动器电路处于第一配置，其中，所述上拉电路和所述下拉电路工作以驱动外部钳位晶体管，以及其中，在所述第一配置中，所述外部钳位晶体管的控制节点耦接至所述钳位驱动器电路的输出端子并且所述外部钳位晶体管的输出端子耦接至所述功率晶体管的控制节点；和

当所述钳位驱动器配置输入端处于不同于所述第一状态的第二状态时，使所述钳位驱动器电路处于第二配置，其中，禁用所述上拉电路和所述电压调节器，并且所述下拉电路用作钳位电路，以及其中，在所述第二配置中，所述下拉电路经由所述钳位驱动器电路的输出端子连接到所述功率晶体管的控制节点。

2.根据权利要求1所述的集成电路，其中，所述功率晶体管位于所述钳位驱动器电路外部。

3.根据权利要求1所述的集成电路，其中，所述功率晶体管是绝缘栅双极型晶体管IGBT。

4.根据权利要求1所述的集成电路，其中，所述钳位驱动器电路被配置成使来自所述功率晶体管的控制节点的电流消散。

5.根据权利要求1所述的集成电路，其中，所述钳位驱动器电路被布置在半导体基板上。

6.根据权利要求1所述的集成电路，其中，所述上拉电路包括p沟道金属氧化物半导体场效应晶体管MOSFET，并且所述下拉电路包括n沟道金属氧化物半导体场效应晶体管MOSFET。

7.根据权利要求1所述的集成电路，还包括耦接在所述第一电源端子与所述钳位驱动器电路的所述上拉电路之间的电压限制电路。

8.根据权利要求7所述的集成电路，其中，所述电压限制电路包括齐纳二极管。

9.根据权利要求1所述的集成电路，还包括耦接至所述钳位驱动器电路的控制器，其中，所述控制器被配置成向所述钳位驱动器电路发送用于控制所述钳位驱动器电路被配置成按照所述第一配置还是按照所述第二配置工作的控制信号。

10.根据权利要求1所述的集成电路，还包括电压限制电路，所述电压限制电路耦接至所述钳位驱动器电路并且被配置成限制所述钳位驱动器电路的输出端子处的电压。

11.根据权利要求10所述的集成电路，其中，所述电压限制电路包括齐纳二极管。

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