CN107979360A - 可配置电路及其操作方法和集成电路 - Google Patents
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Abstract
公开了一种可配置电路及其操作方法和一种集成电路。所述电路包括可配置钳位驱动器电路，其用于在晶体管关断时将晶体管的栅极端子处的电压钳位在导通电压阈值以下。在第一钳位驱动器电路模式下，钳位驱动器电路的输出端子被配置成耦接至晶体管的栅极端子，以在晶体管关断时提供自晶体管的栅极端子起的第一放电路径。在第二钳位驱动器电路模式下，钳位驱动器电路的输出端子被配置成耦接至钳位电路的输入端子，其中，钳位电路耦接至晶体管的栅极端子，以在晶体管关断时提供自晶体管的栅极端子起的第二放电路径。
Description
可配置电路及其操作方法和集成电路
技术领域
[0001] 本发明总体上涉及半导体电子学领域，并且在特定实施例中涉及钳位电路的技术 领域。
背景技术
[0002] 栅极驱动器电路遍及从计算机到机动车辆到太阳能发电的许多电子应用。栅极驱 动器电路可以用于实现开关模式电路的一部分，包括例如开关模式电源或另一开关模式电 路。在许多情况下，通过操作耦接至开关的栅极驱动器电路执行DC (直流)-DC、DC-AC (交流） 和/或AC-DC转换来产生开关模式电路系统内的电压。开关本身可以耦接至电感器、变压器、 电动机等。开关模式电路也可以使用栅极驱动器电路来实现，以驱动诸如IGBT (绝缘栅双极 型晶体管)或M0SFET (金属氧化物半导体场效应晶体管)功率器件的一个或更多个开关晶体 管的栅极。然而，对于栅极驱动器电路，被驱动的开关晶体管的寄生导通或再导通在许多情 况下可能是不期望的现象。寄生导通是一种物理效应，其可能是由于被驱动的开关晶体管 两端的快速电压变化与开关晶体管的寄生栅极至集电极电容或栅极至漏极电容相结合而 导致的，该寄生电容也称为米勒(Miller)电容。例如，快速电压变化可能会产生跨开关晶体 管的寄生米勒电容两端的寄生电流，寄生电流继而在开关晶体管的栅极处产生寄生电压。 如果电压使栅极升高到开关晶体管的阈值电压以上，则即使开关晶体管被配置成关断，开 关晶体管也可能导通。该寄生导通可能会产生过电流，并且可能会影响电路的效率和工作。 在一些情况下，钳位电路可以在栅极驱动器电路内实现，以减少或消除由于寄生导通产生 的影响。
发明内容
[0003] 根据本发明的一个实施例，一种电路包括可配置钳位驱动器电路，其用于在第一 晶体管关断时将第一晶体管的栅极端子处的电压钳位在导通电压阈值以下，其中，钳位驱 动器电路被配置成在两种模式中的一种模式下工作。在两种模式中的第一模式下，钳位驱 动器电路的输出端子被配置成耦接至第一晶体管的栅极端子，以在第一晶体管关断时向从 第一晶体管的栅极端子流出的电流提供第一放电路径，第一放电路径绕过耦接至第一晶体 管的栅极端子的电阻。在两种模式中的第二模式下，钳位驱动器电路的输出端子被配置成 耦接至钳位电路的输入端子，其中，钳位电路耦接至第一晶体管的栅极端子，以在第一晶体 管关断时向从第一晶体管的栅极端子流出的电流提供第二放电路径，第二放电路径绕过耦 接至第一晶体管的栅极端子的电阻。
[0004]根据本发明的另一实施例，一种集成电路包括钳位驱动器电路，钳位驱动器电路 包括上拉电路和下拉电路，上拉电路和下拉电路耦接至栅极驱动器输出端子，其中，栅极驱 动器输出端子被配置成耦接至功率晶体管的输入端子。该集成电路还包括耦接至上拉电路 和下拉电路的逻辑电路，其中，逻辑电路被配置成控制上拉电路和下拉电路。钳位驱动电路 被配置成以第一配置或第二配置耦接，其中，在第一配置中，钳位驱动器电路的输出端子被 配置成耦接至功率晶体管的栅极端子，并且在第二配置中，钳位驱动器电路的输出端子被 配置成耦接至外部钳位晶体管的栅极端子，其中，外部钳位晶体管的输出端子耦接至功率 晶体管的栅极端子。
[0005] 根据本发明的另一实施例，一种方法包括以两种配置中的一种来配置钳位驱动器 电路，其中，以第一配置来配置钳位驱动器电路包括将钳位驱动器电路的输出端子耦接至 第一晶体管的栅极端子，并且以第二配置来配置钳位驱动器电路包括将钳位驱动器电路的 输出端子耦接至钳位晶体管的栅极端子，其中，钳位晶体管的输出端子耦接至第一晶体管 的栅极端子。该方法还包括关断第一晶体管以及激活钳位驱动器电路。
附图说明
[0006] 为了更全面地理解本发明及其优点，现在参考结合附图进行的以下描述，在附图 中：
[0007] 图1是耦接至开关晶体管的栅极驱动器电路的示意图；
[0008] 图2A至图2B示出了具有可配置钳位的栅极驱动器电路的实施例；
[0009]图3A至图3B示出了具有可配置钳位以及电压调节子电路的栅极驱动器电路的实 施例；以及
[0010] 图4A至图4B示出了具有可配置钳位以及电压限制子电路的栅极驱动器电路的实 施例。
具体实施方式
[0011] 在下面参照附图对本发明的实施例进行更详细的说明之前，应当指出的是，相同 或功能上等同的元素在附图中具有相同的附图标记，并且这些元素的重复描述将被省略。 因此，具有相同附图标记的元素的描述在各个实施例中是可互换的和/或可适用的。
[0012] 在一个实施例中，可配置钳位驱动器可以被配置成集成开漏钳位或驱动外部分立 钳位晶体管的栅极驱动器。可配置钳位驱动器可以例如通过可编程逻辑、熔融(fusing)或 金属变化(metal change)来被配置。以这种方式，单个钳位驱动器可以用作外部钳位驱动 器或用作钳位本身。可配置钳位驱动器可以例如耦接至开关晶体管、功率器件或其它开关 电路。
[0013] 图1示出了经历寄生导通的示例性栅极驱动器电路1〇〇的示意图。示例性开关模式 电路100包括开关模式驱动器102,开关模式驱动器1〇2耦接至包括功率器件Q1的输出级并 且被配置成驱动该输出级。功率器件Q1被不为IGBT，但是在其它情况下Q1可以是另一类型 的功率器件，例如功率M0SFET、碳化硅M0SFET、JFET、HEMT等或功率器件的组合。Q1的栅极端 子106通过栅极电阻器Rg耦接至开关模式驱动器1〇2。示例性集电极节点11〇被示为親接至 Q1的集电极，并且示例性发射极节点112被示为耦接至Q1的发射极。图1中还示出了集电极 节点110与Q1的栅极106之间的寄生米勒电容Ccc。在一些情况下，Q1可以与作为半桥拓扑的 一部分的附加功率器件(未示出）配对。例如，附加功率器件可以耦接至集电极节点110。在 一些情况下，Q1可以通过外部升降压器(booster)(未示出）賴接至驱动器102。
[0014] 在一些情况下，导通配对的器件(例如，耦接至上述Q1的附加功率器件）可能导致 Q1的集电极节点11 〇与发射极节点112之间的快速电压变化。例如，可以通过在半桥拓扑中 导通附加的配对器件并且在配对的器件完全导通之前使负载电流流过Q1的续流二极管来 触发该电压。Q1两端的该高的dvcE/dt可以产生通过寄生米勒电容Ccc的电流Idis。电流Idis然 后可以产生跨Rg两端的电压降，该电压降使栅极106上的电压升高。在该说明性示例中，电 流Idis通过驱动器102的下拉器件118流至VEE2,下拉器件118具有RDS()ff的电阻。栅极端子106 上相对于发射极节点112产生的电压VC可以根据下面的等式⑴和⑵来计算：
[0015] lDis = CGC*dvcE/dt ⑴
[0016] Vg=Vvee2+Idis* (RG+RDS〇ff)。 （2)
[0017] 当VG高于功率器件Q1的阈值电压时，Q1然后被寄生地导通。Q1的这种动态导通持 续到通过Rg的定期放电路径补偿增大的栅极电压VG为止。在一些情况下，驱动器102与Q1之 间的连接的电感可以增加寄生导通效应。例如，增加的连接电感可以相应地增加从Q1的栅 极朝向驱动器102看到的高频阻抗。该增加的高频阻抗两端的高频电流IDIS还增加了在栅极 端子106上产生的电压VG，电压Vc可以寄生地导通Q1。在一些情况下，驱动器102与Q1之间的 连接的电感增加了放电电流将VG降低到阈值以下所花费的时间。寄生导通可能会影响系统 的安全性和效率。例如，在一些情况下，会发生Q1与配对的器件之间的电流击穿，这可能降 低效率，甚至损坏器件本身。
[0018] 图2A至2B示出了根据本发明的实施例的可配置钳位电路200的示意性电路图。可 配置钳位电路200可以是另一电路(例如，如图1所示的驱动电路102的驱动电路)的一部分。 可配置钳位电路200包括第一驱动器晶体管NM1和第二驱动器晶体管PM1。在一些实施例中， 第二驱动器晶体管PM1的功能可以由使用n沟道M0SFET或n沟道M0SFET和p沟道M0SFET的组 合的上拉电路来实现。丽1和PM1两者都耦接至CLAMP引脚，CLAMP引脚耦接至功率器件Q1的 栅极节点202。在图2A至图2B所示的实施例中，Q1被示出为IGBT，但在其它实施例中，Q1可以 是如前所述的不同类型的功率器件。根据一个实施例，可配置钳位电路200以两种钳位配置 中的一种来工作。在图2A所示的第一配置中，存在外部钳位晶体管T1，并且外部钳位晶体管 II用作钳位晶体管以对来自Q1的栅极的寄生电流进行分流。在图2B所示的第二种配置中， 不存在外部钳位晶体管T1，并且驱动晶体管NM1用作钳位晶体管以对来自Q1的栅极的寄生 电流进行分流。下面更详细地描述每种配置。
[0019] 在图2A所示的实施例中，通过0UTH和0UTL引脚来驱动Q1的栅极节点202处的电压 VGt)〇UTH和0UTL引脚可以是可配置钳位电路200的一部分或分离的栅极驱动器电路的一部 分。为了导通Ql，〇UTH引脚将电流注入到栅极节点202,从而将电压VG升高到Q1的阈值电压 以上。为了关断Q1，0UTL引脚从栅极节点202吸收（sink)电流，从而将电压VG降低到Q1的阈 值电压以下。在一些情况下，当标称地关断Q1时，监测栅极节点202处的电压VG。当电压VgT 降到预定的钳位电压以下时，可配置钳位电路200激活钳位晶体管n，钳位晶体管T1提供与 0UTL并联的低阻抗路径，并将电流分流出栅极节点2〇2。在一些情况下，当标称地关断Q1时， 激活钳位晶体管T1而不监测电压VC。以这种方式，在寄生导通的情况下，寄生电流从栅极节 点202有效地被消散，从而消除或降低了寄生导通的严重性。钳位晶体管T1可以保持激活， 直到Q1再次导通为止。在一些情况下，这可以称为“有源米勒钳位”电路，其中驱动器的附加 低边输出绕过Rg以减小栅极端子202与电流阱（sink)(通常为电压参考节点）之间的电阻。 例如，钳位晶体管可以对于单极器件实现将电流分流到GND2、对于双极器件实现将电流分 流到VEE2或在另一实现中将电流分流到另一节点。栅极节点202处的电压Vg可以例如由親 接至可配置钳位电路200的比较器电路或其它电路(未示出）来监测。电压Vg可以例如通过 OUTH引脚、CLAMP引脚或通过另一引脚或在另一节点处来被监测。钳位电压值Vc可以被配置 成是低于Q1的阈值电压的电压。例如，在一些实施例中，钳位电压值可以是相对于GND2的电 压，例如GND2+2V、GND2+3V，或者相对于GND2的另一电压差或诸如VEE2的另一电压。在其它 实施例中，钳位电压值可以是固定的参考电压或者相对于另一电压、节点或引脚的电压差。 [0020]在本实施例的第一配置中，外部钳位晶体管T1的栅极端子210通过CLAMP引脚与驱 动晶体管丽1和PM1耦接。T1的源极端子212耦接至电压参考VEE2,但在其它实施例中，源极 端子212可以耦接至不同的电压参考或节点，例如GND或另一电压参考。T1的漏极端子214耦 接至Q1的栅极端子2〇2。因此，驱动晶体管NM1和PM1可以工作以导通T1并且提供通过T1的低 欧姆路径，其将寄生电流通过T1分流到VEE2。在一些实施例中，外部钳位晶体管T1可以是p 型或P沟道MOSFET、n型或n沟道M0SFET、另一类型的晶体管或包括多个晶体管的电路。在一 些实施例中，外部钳位晶体管H是其中VGS具有约15V至约20V的最大电压的低电压晶体管。 [0021]在图2B所示的第二配置中，不存在外部钳位晶体管T1，并且NM1的漏极端子216通 过CLAMP引脚直接耦接至Q1的栅极端子202。在第二配置中，晶体管NM1和PM1不用作驱动晶 体管。具体地，PM1被禁用，并且仅NM1被使用。因此，例如，可配置钳位电路200可以工作以导 通晶体管匪1并且将寄生电流通过丽1分流到VEE2。
[0022]可配置钳位电路200的配置（S卩，其是处于图2A所示的第一配置还是图2B所示的第 二配置)可以通过一个或更多个控制信号来控制。控制信号可以例如由集成电路内的其它 电路或逻辑来提供。作为一个不例，在图2A至图2B中，控制信号c 1 amp_dri ver_i可以是诸如 高电压(例如1V、3.3V、5V或另一电压)或低电压(例如〇V)的逻辑信号电压。在图2A至图2B所 示的实施例中，clamp_driVerj上的高电压可以信号通知可配置钳位电路200正以第一配 置工作（即，作为外部钳位晶体管的驱动器）。类似地，clamp_driver_i上的低电压可以信号 通知可配置钳位电路200正以第二配置工作（即，作为钳位晶体管）。在一些情况下，对应于 可配置钳位电路200的配置的控制信号值可以被存储在存储器寄存器中。
[0023] 在一些情况下，钳位晶体管（即，图2A的第一配置示例中的T1或图2B的第二配置示 例中的丽1)的工作也由控制信号控制。例如，在一个实施例中，clamp j上的高电压导通钳 位晶体管以将过电流分流出Q1的栅极端子2〇2。另一方面，clamp_i上的低电压关断钳位晶 体管。
[0024] 在一些实施例中，控制信号可以通过逻辑(例如图2A至图2B中的示例性逻辑子电 路220)耦接至NM1和PM1。逻辑子电路22〇耦接至集成电路的其它电路或逻辑，并将clamp_ driver j和clamp_i耦接至NM1和PM1。取决于（如Clamp_driVer_iK指示的）配置以及（如 clamp_iK指示的）是否希望导通钳位，逻辑子电路220适当地导通和关断NM1和PM1。在一些 情况下，可以实现附加的逻辑，例如附加的变换器（inverter) 222，其可以用于在第一配置 中维持clamp_U9适当逻辑含义。在一些情况下，其它电路可以耦接在控制信号与驱动晶体 管之间。例如，如图2A至图2B所示，在逻辑子电路220与PM1的栅极端子之间实现电平移位器 224,以适当地调节控制信号的电压。逻辑子电路220仅是一个示例，在其它实施例中可以使 用其它逻辑子电路或电路配置。
[0025] 在一些情况下，当可配置钳位电路2〇〇处于第一配置时，可能期望进行电压限制， 以便限制外部钳位晶体管T1的栅极端子21〇上的电压，以降低在T1的导通期间T1高电压损 坏的可能性。图3A至图3B示出了纳入用于限制栅极端子210处的电压的电压调节器电路330 的实施例的示意性电路图，并且图4A至图4B示出了纳入用于限制栅极端子210处的电压的 电压限制电路45〇的实施例的示意性电路图。图3A至图3B和图4A至图4B中所示的实施例是 示例;其它可配置钳位电路可以具有调节或限制T1的栅极电压的其它实现或配置。
[0026]除了图3A至图3B所示的可配置钳位电路300包括在外部电源VCC2与驱动晶体管 PM1和NM1之间的示例性电压调节子电路330以外，图3A至图3B所示的可配置钳位电路300的 实施例类似于图2A至图2B的可配置钳位电路200。电压调节子电路330内的电平移位器334 通过逻辑子电路320耦接至clamp_driver j。图3A示出了第一配置中的可配置钳位电路 3〇〇,并且图3B示出了第二配置中的可配置钳位电路300。电压调节子电路330被配置成维持 PM1的源极端子326处的电压VREF。因此，由于外部钳位晶体管T1由PM1和NM1驱动，所以即使 在T1导通期间，T1的栅极端子328处的最大电压也被限制于VREF。当可配置钳位电路300处 于图3B所示的第二配置中时，电压调节子电路330被禁用，PM1的源极端子326被拉至VCC2， 因此PM1被禁用。否则，操作与图2B所示的无电压限制的版本基本上相同。在一些情况下， VREG引脚可以耦接至源极端子326,并且外部去耦电容器340可以将VREG引脚耦接至VEE2或 另一参考电压。在图3A至图3B所示的示例性电压调节子电路330中，使用顺OS作为通过 (pass)元件，但在其它实施例中，可以使用PM0S作为通过元件。电压调节子电路330仅是一 个示例，在其它实施例中可以使用其它电压调节子电路或电路配置。
[0027]除了图4A至图4B所示的可配置钳位电路400包括示例性电压限制子电路450以外， 图4A至图4B所示的可配置钳位电路400的实施例类似于图2A至图2B的可配置钳位电路200。 图4A示出了第一配置下的可配置钳位电路400,并且图4B示出了第二配置下的可配置钳位 电路400。电压限制子电路450包括由晶体管NM5实现并耦接至驱动晶体管PM1的源极跟随器 上拉级。在一些实施例中，可选的晶体管NM4可以与NM5串联耦接以实现用于禁用高边驱动 器的背靠背开关。电压限制子电路450中的电压限制由齐纳二极管452实现。齐纳二极管452 親接至驱动晶体管PM1的漏极端子326和参考电压，例如VSS2或另一参考电压。齐纳二极管 452可以具有指定的齐纳电压，例如8V、10V、12V或另一电压。晶体管PM1的漏极端子326将相 对于齐纳二极管的参考电压被限制于齐纳二极管452的齐纳电压，因此T1的栅极端子428也 将受到电压限制。电压限制子电路450仅是一个示例，在其它实施例中可以使用其它电压限 制子电路或电路配置。在一些实施例中，齐纳二极管452的电压限制功能由具有限定的钳位 电压的电压钳位电路来代替实现。
[0028] 实施例的优点包括使单个驱动器能够适合于更小和更大的功率电平和不同的应 用。此外，可配置钳位电路可以在驱动器与被驱动的功率器件之间、或在外部钳位晶体管与 被驱动的功率器件之间提供低电感钳位连接。在一些实施例中，外部钳位晶体管可以具有 比集成钳位晶体管更高的电流处理能力。在一些情况下，外部钳位晶体管可以具有比集成 钳位晶体管更高的栅极电压限制。
[0029]另一个优点是使用外部钳位晶体管而不是内部钳位晶体管可以减小电压参考与 功率器件的栅极端子之间的通过钳位晶体管的连接的电感。为了实现改进的钳位，可以针 对功率器件的栅极端子与CLAMP引脚之间的低电感布线对电路布局进行优化。如前所述，连 接电感可以增加寄生电流事件的可能性或严重性。功率器件与钳位晶体管之间的较长连接 路径可以具有较大的电感。因此，使用外部钳位晶体管减小了连接路径长度，并且可以减小 电感，从而改进钳位电路对寄生电流事件的响应。在一些情况下，由于例如布局限制现兵匕 问题，驱动电路必须远离功率器件放置。通过使用放置在功率器件附近的外部钳位晶体管， 可以在钳位晶体管与功率器件之间实现低电感连接，同时具有可配置钳位电路的驱动电路 仍能够被放置得相对远离功率器件。这可以允许更大的设计灵活性。
[0030]虽然已经参照说明性实施例描述了本发明，但是本说明书并不旨在被解释为限制 性的。参照说明书，对本领域技术人员来说，本发明的说明性实施例以及其它实施例的各种 修改和组合将是显而易见的。因此，意图是所附权利要求涵盖任何这样的修改或实施例。
Claims (26)
1. 一种可配置电路，包括： 可配置的钳位驱动器电路，其用于在第一晶体管关断时将所述第一晶体管的栅极端子 处的电压钳位在导通电压阈值以下，其中，所述钳位驱动器电路被配置成在两种模式中的 一种模式下工作，其中： 在所述两种模式中的第一模式下，所述钳位驱动器电路的输出端子被配置成耦接至所 述第一晶体管的栅极端子，以在所述第一晶体管关断时向从所述第一晶体管的栅极端子流 出的电流提供第一放电路径，所述第一放电路径绕过耦接至所述第一晶体管的栅极端子的 电阻；以及 在所述两种模式中的第二模式下，所述钳位驱动器电路的输出端子被配置成耦接至钳 位电路的输入端子，其中，所述钳位电路耦接至所述第一晶体管的栅极端子，以在所述第一 晶体管关断时向从所述第一晶体管的栅极端子流出的电流提供第二放电路径，所述第二放 电路径绕过耦接至所述第一晶体管的栅极端子的电阻。
2. 根据权利要求1所述的可配置电路，还包括所述钳位电路，所述钳位电路包括第二晶 体管，其中，所述第二晶体管的栅极端子耦接至所述钳位驱动器电路的输出端子，并且所述 第二晶体管的输出端子耦接至所述第一晶体管的栅极端子。
3.根据权利要求1所述的可配置电路，其中，所述钳位驱动器电路被设置在半导体基板 上，并且所述钳位电路在所述半导体基板的外部。
4.根据权利要求1所述的可配置电路，其中，所述第一晶体管在所述钳位驱动器电路的 外部。
5.根据权利要求1所述的可配置电路，其中，所述第一晶体管是绝缘栅双极型晶体管 IGBT。
6.根据权利要求1所述的可配置电路，其中，所述钳位驱动器电路的输出端子处的信号 的极性取决于所述钳位驱动器电路的模式。
7. 根据权利要求6所述的可配置电路，其中，所述信号在所述第一模式下具有第一极 性，并且在所述第二模式下具有与所述第一极性相反的第二极性。
8. 根据权利要求1所述的可配置电路，其中，所述钳位驱动器电路的输出级包括： 耦接在第一电源端子与所述钳位驱动器电路的输出端子之间的上拉电路；以及 耦接在第二电源端子与所述钳位驱动器电路的输出端子之间的下拉电路。
9. 根据权利要求8所述的可配置电路，其中，所述上拉电路包括p沟道金属氧化物半导 体场效应晶体管MOSFET，并且所述下拉电路包括n沟道金属氧化物半导体场效应晶体管 MOSFET〇
10. 根据权利要求8所述的可配置电路，还包括耦接在电源端子与所述钳位驱动器电路 的输出级之间的电压调节电路。
11. 根据权利要求8所述的可配置电路，还包括耦接在电源端子与所述钳位驱动器电路 的输出级之间的电压限制电路。
12. 根据权利要求11所述的可配置电路，其中，所述电压限制电路包括齐纳二极管。
13. 根据权利要求1所述的可配置电路，还包括耦接至所述钳位驱动器电路的控制器， 其中，所述控制器被配置成向所述钳位驱动器电路发送指示所述钳位驱动器电路的模式的 第一控制信号，以及向所述钳位驱动器电路发送激活所述钳位驱动器电路的第二控制信 号。
14. 一种集成电路，包括： 包括上拉电路和下拉电路的钳位驱动器电路，所述上拉电路和所述下拉电路耦接至栅 极驱动器输出端子，其中，所述栅极驱动器输出端子被配置成親接至功率晶体管的输入端 子;以及 耦接至所述上拉电路和所述下拉电路的逻辑电路，其中，所述逻辑电路被配置成控制 所述上拉电路和所述下拉电路； 其中，所述钳位驱动器电路被配置成以第一配置或第二配置耦接，其中： 在所述第一配置中，所述钳位驱动器电路的输出端子被配置成耦接至所述功率晶体管 的栅极端子;以及 在所述第二配置中，所述钳位驱动器电路的输出端子被配置成耦接至外部钳位晶体管 的栅极端子，其中，所述外部钳位晶体管的输出端子耦接至所述功率晶体管的栅极端子。
15. 根据权利要求14所述的集成电路，还包括所述功率晶体管。
16. 根据权利要求14所述的集成电路，其中，所述功率晶体管在所述钳位驱动器电路的 外部。
17. 根据权利要求14所述的集成电路，其中，所述钳位驱动器电路被配置成使来自所述 功率晶体管的栅极端子的电流消散。
18. 根据权利要求14所述的集成电路，其中，所述功率晶体管包括绝缘栅双极型晶体管 IGBT〇
19. 根据权利要求14所述的集成电路，还包括电压限制电路，所述电压限制电路耦接至 所述钳位驱动器电路并且被配置成限制所述钳位驱动器电路的输出端子处的电压。
20. 根据权利要求19所述的集成电路，其中，所述电压限制电路包括齐纳二极管。
21. 根据权利要求14所述的集成电路，其中，所述钳位驱动器电路包括耦接至所述钳位 驱动器电路的输出端子的上拉电路和耦接至所述钳位驱动器电路的输出端子的下拉电路。
22. 根据权利要求21所述的集成电路，其中，所述上拉电路包括p沟道金属氧化物半导 体场效应晶体管M0SFET，并且所述下拉电路包括n沟道金属氧化物半导体场效应晶体管 M0SFET。
23. —种用于操作电路的方法，包括： 以两种配置中的一种配置来配置钳位驱动器电路，其中： 以第一配置来配置所述钳位驱动器电路包括将所述钳位驱动器电路的输出端子耦接 至第一晶体管的栅极端子，以及 以第二配置来配置所述钳位驱动器电路包括将所述钳位驱动器电路的输出端子耦接 至钳位晶体管的栅极端子，其中，所述钳位晶体管的输出端子耦接至所述第一晶体管的栅 极端子； 关断所述第一晶体管；以及 激活所述钳位驱动器电路。
24. 根据权利要求23所述的方法，其中，配置所述钳位驱动器电路还包括在所述钳位驱 动器电路接收控制信号，所述控制信号指示所述钳位驱动器电路的配置。
25. 根据权利要求23所述的方法，还包括限制所述钳位驱动器电路的输出端子处的电 压。
26.根据权利要求23所述的方法，其中，激活所述钳位驱动器电路包括提供从所述第一 晶体管的栅极端子到电压源的低电阻路径。
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