JP6417546B2 - ゲート駆動回路およびそれを用いた電力変換装置 - Google Patents
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Description
本発明は、半導体デバイスを誤点弧することなく高速に駆動するゲート駆動回路、およびそれを用いた電力変換装置に関するものである。
従来のゲート駆動回路としては、専用電源を用いてコンデンサに充電しておき、スイッチング素子である半導体デバイスがターンオンする遷移期間の初期段階に、コンデンサの充電電圧に基づいて駆動電源電圧を昇圧して駆動電圧を生成し、生成した駆動電圧を半導体デバイスに供給するように構成され、指示信号に基づいてコンデンサの充電電圧を可変電圧生成部により調整可能とし、以て駆動電圧を適宜調整して当該半導体デバイスの高速スイッチングを実現するものがあった。しかも、スイッチング素子であるＭＯＳＦＥＴ（ｍｅｔａｌ−ｏｘｉｄｅ−ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｆｉｅｌｄ−ｅｆｆｅｃｔ ｔｒａｎｓｉｓｔｏｒ）のドレイン・ソース間電圧が変化するミラー期間が終了するまでにコンデンサの充電電荷を放電するようにしていた（特許文献１参照）。
また、従来のゲート駆動回路の別の例としては、半導体デバイスがオフしている間にコンデンサを充電し、当該半導体デバイスがターンオンする際に電源電圧とコンデンサの充電電圧とを直列に合成した順方向高電圧により、当該半導体デバイスの入力容量を瞬時に初期充電して当該半導体デバイスを迅速にターンオンさせるものがあった（特許文献２参照）。
しかしながら、特許文献１に示すゲート駆動回路の構成では、可変電圧生成部によって電圧を変更して制御するので、数十ｎｓ以下で半導体デバイスを高速駆動する場合、指示信号とＰＷＭ（ｐｕｌｓｅ−ｗｉｄｔｈ ｍｏｄｕｌａｔｉｏｎ）信号との同期をとりつつ指示信号を受けて電圧を変更する必要があり、制御系を構成するうえで応答性に課題を有していた。また、可変電圧生成部を新たに設ける必要があるため、回路構成が複雑かつ高コストになるという課題を有していた。
また、充電電荷の放電期間がミラー期間を含んでいると、半導体デバイスをブリッジ構成とした際の対向するアームのドレイン・ソース間電圧の変動期間も短縮されるため、ミラー容量への充電電流ピーク値が増加し、オフ状態の半導体デバイスが誤点弧する可能性が高まるという課題を有していた。
また、特許文献２に示すゲート駆動回路では、電源電圧の２倍の電圧によって半導体デバイスのゲート入力容量を瞬時に初期充電して迅速にターンオンさせることになるので、駆動対象がゲート容量の大きい、例えば化合物（ＳｉＣ、ＧａＮ等）半導体の場合、ゲート電流ピークが過大となり、ゲート電流を通電する半導体の電流容量が大きくなる。その結果、ゲート駆動回路はプリント基板面積が大きくなり、プリント基板上の配線インダクタンス等が大きくなって高周波ノイズが重畳し易く、また自己発生ノイズによる誤点弧等の可能性が高まるという課題を有していた。
本発明は、上記従来の課題を解決するもので、半導体デバイスを誤点弧することなく高速に駆動するゲート駆動回路を提供することを目的とする。
上記課題を解決するために、本発明のゲート駆動回路は、半導体デバイスのゲートを駆動するゲート駆動回路であって、半導体デバイスの順バイアスのための正電源と、半導体デバイスの逆バイアスのための負電源と、ゲート駆動信号を入力し当該ゲート駆動信号に応じて正電源の電圧または負電源の電圧を出力する第１バイアス回路と、第１バイアス回路が負電源の電圧を出力する際に負電源の電圧により充電されるコンデンサと、ゲート駆動信号を入力し当該ゲート駆動信号に応じて正電源の電圧または負電源の電圧を半導体デバイスのゲートへ供給する第２バイアス回路とを備え、第２バイアス回路は、半導体デバイスがターンオンする遷移期間の初期段階にて、正電源の電圧に代えて、第１バイアス回路から出力される正電源の電圧にコンデンサの充電電圧を重畳することにより昇圧された電圧を半導体デバイスのゲートへ供給するように構成される。
本構成によって、ターンオン時の初期段階では正電源の電圧に負電源の電圧を重畳した電圧で半導体デバイスを駆動し、コンデンサの充電電荷が放電された後は正電源の電圧で半導体デバイスを駆動することができる。
コンデンサに蓄積される電荷量は、半導体デバイスがターンオンする際に当該半導体デバイスのゲート電圧がプラトー電圧に到達するまでに必要な電荷量以下とすればよい。
本発明のゲート駆動回路によれば、負電源の電圧、すなわち逆バイアス電圧を用いてコンデンサへの充電を行うため、ゲート駆動信号のみでターンオン時の順バイアス電圧を段階的に変化させることができ、簡単な構成でかつ低コスト化して高速駆動を実現できる。また、順バイアス電圧が過剰な電圧（例えば正電源電圧の２倍）ではなく、逆バイアス電圧を重畳した電圧となるため、急峻なゲート電流が通電されることはなく、電流ピークの抑制と適切な電流ピーク時間の設定ができる。
また、コンデンサの蓄積電荷量を、半導体デバイスがターンオンする際に当該半導体デバイスのゲート電圧がプラトー電圧に到達するまでに必要な電荷量以下とすれば、ミラー期間を過ぎた後は正電源の電圧のみで駆動するため、ブリッジ構成とした際の対向するアームのデバイス端子電圧の変動期間は短縮せず、ミラー容量への充電電流ピーク値を抑制し、以て誤点弧を抑制することができる。
以下、本発明の実施形態について、図面を参照しながら説明する。
図１は、本発明の実施形態に係るゲート駆動回路の構成を示す回路図である。図１のゲート駆動回路１は、半導体デバイス６をなすＭＯＳＦＥＴのゲートを駆動する回路であって、正電源２と、負電源３と、第１バイアス回路４と、コンデンサ５と、第２バイアス回路７と、制限抵抗８，９と、逆流防止ダイオード１０Ａ，１０Ｂ，１０Ｃと、コンデンサ２１，２２と、抵抗２３と、逆流防止ダイオード２４，２５とを備える。
正電源２は、半導体デバイス６の順バイアスのための電源である。負電源３は、半導体デバイス６の逆バイアスのための電源であって、コンデンサ３ａと、ツェナーダイオード３ｂとの並列接続により構成される。コンデンサ２１と、抵抗２３とは、正電源２と負電源３との間に配されている。
第１バイアス回路４は、ＮＰＮトランジスタ４ａと、ＰＮＰトランジスタ４ｂと、絶縁回路４ｃとにより構成され、ＰＷＭ信号でもあるゲート駆動信号Ｓを入力し、当該ゲート駆動信号Ｓに応じて正電源２の電圧または負電源３の電圧を出力する。具体的には、ゲート駆動信号Ｓに応じてＮＰＮトランジスタ４ａがオン状態になると、正電源２の電圧が逆流防止ダイオード２４およびＮＰＮトランジスタ４ａを介して第１バイアス回路４から出力される。また、ゲート駆動信号Ｓに応じてＰＮＰトランジスタ４ｂがオン状態になると、負電源３の電圧がＰＮＰトランジスタ４ｂを介して第１バイアス回路４から出力される。
コンデンサ５は、第１バイアス回路４が負電源３の電圧を出力する際に、当該負電源３の電圧により充電される。制限抵抗９は、コンデンサ５への充電電流を制限する。逆流防止ダイオード１０Ａは、コンデンサ５から負電源３側への放電電流を防止する。
第２バイアス回路７は、ＮＰＮトランジスタ７ａと、ＰＮＰトランジスタ７ｂと、絶縁回路７ｃとにより構成され、ゲート駆動信号Ｓを入力し、当該ゲート駆動信号Ｓに応じて正電源２の電圧または負電源３の電圧を半導体デバイス６のゲートへ供給する。ただし、第２バイアス回路７は、半導体デバイス６がターンオンする遷移期間の初期段階に限り、正電源２の電圧に代えて、第１バイアス回路４から出力される正電源２の電圧にコンデンサ５の充電電圧を重畳することにより昇圧された電圧を半導体デバイス６のゲートへ供給する。逆流防止ダイオード１０Ｂは、コンデンサ５から正電源２側への放電電流を防止する。逆流防止ダイオード１０Ｃは、正電源２からコンデンサ５への充電電流を防止する。制限抵抗８は、半導体デバイス６の駆動電流を制限する。
図２は、ゲート駆動信号ＳがＬレベルであって、第１バイアス回路４中のＰＮＰトランジスタ４ｂと第２バイアス回路７中のＰＮＰトランジスタ７ｂとがオン状態であるときの図１のゲート駆動回路１の動作を説明するための図である。このとき、負電源３から逆流防止ダイオード１０Ａ、制限抵抗９、コンデンサ５、ＰＮＰトランジスタ４ｂによって、コンデンサ５を充電する第１閉ループが生成され、電流Ｉ１が流れる。これにより、コンデンサ５には、逆流防止ダイオード２５のカソード側が正極となり、かつ逆流防止ダイオード２５のアノード側が負極となるように、電荷が蓄積される。また、第２バイアス回路７が制限抵抗８を介して別途閉ループを生成するので、電流Ｉ２が流れることにより、半導体デバイス６はオフ状態となる。
図３は、ゲート駆動信号ＳがＨレベルであって、第１バイアス回路４中のＮＰＮトランジスタ４ａと第２バイアス回路７中のＮＰＮトランジスタ７ａとがオン状態であるときの図１のゲート駆動回路１の動作を説明するための図である。このとき、正電源２からＮＰＮトランジスタ４ａ、コンデンサ５、逆流防止ダイオード１０Ｃを経由して電流Ｉ３が流れることにより、第１バイアス回路４から第２バイアス回路７へ正のバイアス電圧が供給される。ここで、コンデンサ５の充電電圧は逆流防止ダイオード２５のカソード側が正極であるため、正電源２の電圧にコンデンサ５の充電電圧が加算されるので、昇圧された電圧がＮＰＮトランジスタ７ａと制限抵抗８とを介して半導体デバイス６のゲートに供給されることになる。ただし、コンデンサ５の蓄積電荷は徐々に放電される。したがって、コンデンサ５の充電電圧は放電と共に低下し、２つの逆流防止ダイオード１０Ｂ，１０Ｃのカソード側の接続点の電圧が、正電源２の電圧から逆流防止ダイオード１０Ｂの電圧低下分を差し引いた電圧よりも低くなった時点で、コンデンサ５を経由する電流Ｉ３は流れなくなり、正電源２から逆流防止ダイオード１０Ｂを介した電流Ｉ４が流れることになる。
以上のように、図１のゲート駆動回路１によれば、半導体デバイス６がターンオンする遷移期間の初期段階では正電源２の電圧に負電源３の電圧を加算した昇電圧で半導体デバイス６を駆動し、その後は正電源２のみの電圧で半導体デバイス６を駆動するため、ゲート駆動信号Ｓのみで半導体デバイス６のターンオン時の順バイアス電圧を段階的に変化させることができる。したがって、簡単な構成かつ低コストで半導体デバイス６の高速駆動を実現できる。また、順バイアス電圧を過剰な電圧（例えば正電源電圧の２倍）ではなく、適切な電圧とすることができる。
図４は、誘導性負荷を接続した場合のＭＯＳＦＥＴのターンオン時の各部波形の例を示す図である。図４では、上から順に、ドレイン・ソース間電圧Ｖｄｓ、ドレイン電流Ｉｄ、ゲート・ソース間電圧Ｖｇｓを示している。ｔ１はゲート・ソース間電圧Ｖｇｓの立ち上がり期間、ｔ２はゲート・ソース間電圧Ｖｇｓが一定のプラトー電圧Ｖｇｐを示すミラー期間、ｔ３はミラー期間後のゲート・ソース間電圧Ｖｇｓの上昇期間、ｔ４はドレイン電流Ｉｄの立ち上がり期間である。ドレイン電流Ｉｄの立ち上がり期間ｔ４は、ゲート・ソース間電圧Ｖｇｓの立ち上がり期間ｔ１に含まれている。
図４に示したように、ゲート・ソース間電圧Ｖｇｓが閾値電圧Ｖｔｈを超えるとドレイン電流Ｉｄが流れ始め、ゲート・ソース間電圧Ｖｇｓがプラトー電圧Ｖｇｐに到達した際にＭＯＳＦＥＴが所定の負荷電流を流す。また、ドレイン・ソース間電圧Ｖｄｓは、ミラー期間中に、ＭＯＳＦＥＴのオン抵抗と負荷電流とによって決まる電圧まで低下する。スイッチング損失の低減のためには、ミラー期間ｔ２の短縮と、ドレイン電流立ち上がり期間ｔ４の短縮とが有効である。
図５は、各アームがＭＯＳＦＥＴで構成されたハーフブリッジ回路にてＭＯＳＦＥＴが誤点弧する可能性があることを説明するための回路図である。図５のハーフブリッジ回路１１は、上アームのＭＯＳＦＥＴである半導体デバイス６Ａと、下アームのＭＯＳＦＥＴである半導体デバイス６Ｂとの直列回路を備えている。一方の半導体デバイス６Ａでは、ドレイン・ソース間に環流ダイオードである半導体デバイス３３Ａが接続されるとともに、当該半導体デバイス６Ａをオフ状態とするように負電源３Ａが制限抵抗８Ａを介してゲートに接続されている。３１Ａはゲート・ドレイン間の寄生容量（ミラー容量）、３２Ａはゲート・ソース間の寄生容量である。他方の半導体デバイス６Ｂでは、ドレイン・ソース間に環流ダイオードである半導体デバイス３３Ｂが接続されるとともに、当該半導体デバイス６Ｂをオン状態またはオフ状態とするように正電源２Ｂまたは負電源３Ｂが制限抵抗８Ｂを介してゲートに接続されている。３１Ｂはゲート・ドレイン間の寄生容量、３２Ｂはゲート・ソース間の寄生容量である。
図５において、下アームの半導体デバイス６Ｂがオフ状態からターンオンした場合、当該半導体デバイス６Ｂのドレイン・ソース間電圧Ｖｄｓの変化期間（図５のミラー期間ｔ２）には、上アームの半導体デバイス６Ａのドレイン・ゲート間電圧Ｖｄｇも変化する結果、後者の半導体デバイス６Ａのドレインからゲートへ充電電流Ｉｄｇが流れる。この充電電流Ｉｄｇはドレイン・ゲート間電圧Ｖｄｇの変化速度に応じて決定され、ドレイン・ゲート間電圧Ｖｄｇの変化速度が大きいほど充電電流Ｉｄｇも大きくなる。そして、充電電流Ｉｄｇと半導体デバイス６Ａのゲート・ソース間のインピーダンスとによって、負電源３Ａの電圧が逆バイアス電圧としてゲートに印加されている半導体デバイス６Ａのゲート・ソース間電圧Ｖｇｓが上昇し、半導体デバイス６Ａが誤点弧する可能性が生じる。逆に言うと、この誤点弧を抑制するためには、ミラー期間ｔ２を短縮しない方がよいことが判る。
以上のことから、ミラー期間ｔ２を短縮せずに、ドレイン電流立ち上がり期間ｔ４、またはゲート・ソース間電圧立ち上がり期間ｔ１を選択的に短縮するために、図１中の半導体デバイス６であるＭＯＳＦＥＴのゲート・ソース間電圧Ｖｇｓがプラトー電圧Ｖｇｐに到達するまでのゲート・ソース間電荷量をＱｐ、負電源３の電源電圧をＶｍｉｎｕｓとすると、コンデンサ５の容量Ｃを、
Ｃ＝Ｑｐ／Ｖｍｉｎｕｓ
とするのがよい。つまり、コンデンサ５の蓄積電荷量を、半導体デバイス６がターンオンする際にゲート・ソース間電圧Ｖｇｓがプラトー電圧Ｖｇｐに到達するまでに必要な電荷量以下とするのである。これにより、図４のミラー期間ｔ２が開始するまでにコンデンサ５の充電電荷は放電する。
Ｃ＝Ｑｐ／Ｖｍｉｎｕｓ
とするのがよい。つまり、コンデンサ５の蓄積電荷量を、半導体デバイス６がターンオンする際にゲート・ソース間電圧Ｖｇｓがプラトー電圧Ｖｇｐに到達するまでに必要な電荷量以下とするのである。これにより、図４のミラー期間ｔ２が開始するまでにコンデンサ５の充電電荷は放電する。
以上に説明したコンデンサ５の容量Ｃを採用することによって、ミラー期間ｔ２を短縮せずに、ドレイン電流立ち上がり期間ｔ４、またはゲート・ソース間電圧立ち上がり期間ｔ１を選択的に短縮することができるので、ハーフブリッジ回路１１の構成時にターンオンする半導体デバイス６Ｂに対向する、オフ状態にある半導体デバイス６Ａの寄生容量（ミラー容量）３１Ａへの充電電流Ｉｄｇを抑制することができる結果、半導体デバイス６Ａの誤点弧を抑制することができる。
図６は、フルブリッジ回路の各アームに図１のゲート駆動回路を用いてなる電力変換装置の例を示す回路図である。図６の電力変換装置１３は、各々直流電源１２に接続された第１および第２ハーフブリッジ回路１１Ａ，１１Ｂと、ゲート駆動信号を生成する信号生成回路１４と、出力波形を整形するフィルタ回路１５と、出力電圧を検出する電圧センサ１６とを有する単相インバータであって、単相交流出力が負荷４０に接続されている。フィルタ回路１５は、インダクタ１５ａと、コンデンサ１５ｂとで構成される。
第１ハーフブリッジ回路１１Ａは、上アームのＭＯＳＦＥＴである半導体デバイス６Ａと、下アームのＭＯＳＦＥＴである半導体デバイス６Ｂとの直列回路を備えている。一方の半導体デバイス６Ａでは、ドレイン・ソース間に半導体デバイス３３Ａが、ゲート・ソース間にゲート駆動回路１Ａがそれぞれ接続されている。他方の半導体デバイス６Ｂでは、ドレイン・ソース間に半導体デバイス３３Ｂが、ゲート・ソース間にゲート駆動回路１Ｂがそれぞれ接続されている。第２ハーフブリッジ回路１１Ｂは、上アームのＭＯＳＦＥＴである半導体デバイス６Ｃと、下アームのＭＯＳＦＥＴである半導体デバイス６Ｄとの直列回路を備えている。一方の半導体デバイス６Ｃでは、ドレイン・ソース間に環流ダイオードである半導体デバイス３３Ｃが、ゲート・ソース間にゲート駆動回路１Ｃがそれぞれ接続されている。他方の半導体デバイス６Ｄでは、ドレイン・ソース間に環流ダイオードである半導体デバイス３３Ｄが、ゲート・ソース間にゲート駆動回路１Ｄがそれぞれ接続されている。ゲート駆動回路１Ａ，１Ｂ，１Ｃ，１Ｄは、各々例えば図１の構成を持つ。
信号生成回路１４は、ゲート駆動回路１Ａ，１Ｂ，１Ｃ，１Ｄの各々へゲート駆動信号を供給するように、各ゲート駆動信号をＰＷＭに従ってデューティ制御する。この際、第１ハーフブリッジ回路１１Ａの半導体デバイス３３Ａと第２ハーフブリッジ回路１１Ｂの半導体デバイス３３Ｄとがオン状態であるときには第１ハーフブリッジ回路１１Ａの半導体デバイス３３Ｂと第２ハーフブリッジ回路１１Ｂの半導体デバイス３３Ｃとがオフ状態を保持し、第２ハーフブリッジ回路１１Ｂの半導体デバイス３３Ｃと第１ハーフブリッジ回路１１Ａの半導体デバイス３３Ｂとがオン状態であるときには第２ハーフブリッジ回路１１Ｂの半導体デバイス３３Ｄと第１ハーフブリッジ回路１１Ａの半導体デバイス３３Ａとがオフ状態を保持するように制御される。
図６の電力変換装置１３では、第１および第２ハーフブリッジ回路１１Ａ，１１Ｂから出力され、フィルタ回路１５を通過して負荷４０に印加される電圧が、目標の波高値の正弦波電圧となるように、電圧センサ１６の出力が信号生成回路１４にフィードバックされ、信号生成回路１４が各ゲート駆動信号のパルス幅を変調する。
以上のように、図６の電力変換装置１３によれば、図１のゲート駆動回路１の構成を図６中のゲート駆動回路１Ａ，１Ｂ，１Ｃ，１Ｄの各々に適用することによって、半導体デバイス６Ａ，６Ｂ，６Ｃ，６Ｄを高速に駆動することによる低損失化が図れると同時に、誤点弧を防止することができる。
なお、以上の説明において、半導体デバイス６，６Ａ，６Ｂ，６Ｃ，６ＤとしてＭＯＳＦＥＴを図示したが、本発明をこれに限定するものではなく、ＩＧＢＴ（ｉｎｓｕｌａｔｅｄ−ｇａｔｅ ｂｉｐｏｌａｒ ｔｒａｎｓｉｓｔｏｒ）であっても作用効果に相違は無い。
また、Ｓｉ系のパワー半導体デバイスのみならず、ＳｉＣ、ＧａＮ等の化合物半導体デバイスであってもよい。
また、逆バイアス用の負電源３をコンデンサ３ａとツェナーダイオード３ｂとにより構成したが、本発明をこれに限定するものではなく、その他の構成であってもよい。
また、制御信号側と二次側との間を絶縁回路４ｃ，７ｃで絶縁する構成としたが、レベルシフト回路等を用いた構成であってもよい。
また、電力変換装置１３を単相インバータとしたが、三相インバータ、コンバータ、マトリックスコンバータ等の電力変換装置であっても、本発明は適用可能である。
本発明に係るゲート駆動回路は、パワー半導体デバイスのゲートに印加する電圧を２段階に切り替えて高速化を図りつつ、誤点弧を防止することができるので、高速スイッチングを必要とする電力変換装置に用いる半導体デバイスの駆動技術として有用である。
１，１Ａ，１Ｂ，１Ｃ，１Ｄ ゲート駆動回路
２，２Ｂ 正電源
３，３Ａ，３Ｂ 負電源
３ａ コンデンサ
３ｂ ツェナーダイオード
４ 第１バイアス回路
４ａ ＮＰＮトランジスタ
４ｂ ＰＮＰトランジスタ
４ｃ 絶縁回路
５ コンデンサ
６，６Ａ，６Ｂ，６Ｃ，６Ｄ 半導体デバイス
７ 第２バイアス回路
７ａ ＮＰＮトランジスタ
７ｂ ＰＮＰトランジスタ
７ｃ 絶縁回路
８，８Ａ，８Ｂ 制限抵抗
９ 制限抵抗
１０Ａ，１０Ｂ，１０Ｃ 逆流防止ダイオード
１１，１１Ａ，１１Ｂ ハーフブリッジ回路
１２ 直流電源
１３ 電力変換装置
１４ 信号生成回路
１５ フィルタ回路
１５ａ インダクタ
１５ｂ コンデンサ
１６ 電圧センサ
２１，２２ コンデンサ
２３ 抵抗
２４，２５ 逆流防止ダイオード
３１Ａ，３１Ｂ ゲート・ドレイン間の寄生容量
３２Ａ，３２Ｂ ゲート・ソース間の寄生容量
３３Ａ，３３Ｂ，３３Ｃ，３３Ｄ 半導体デバイス
４０ 負荷
Ｓ ゲート駆動信号
２，２Ｂ 正電源
３，３Ａ，３Ｂ 負電源
３ａ コンデンサ
３ｂ ツェナーダイオード
４ 第１バイアス回路
４ａ ＮＰＮトランジスタ
４ｂ ＰＮＰトランジスタ
４ｃ 絶縁回路
５ コンデンサ
６，６Ａ，６Ｂ，６Ｃ，６Ｄ 半導体デバイス
７ 第２バイアス回路
７ａ ＮＰＮトランジスタ
７ｂ ＰＮＰトランジスタ
７ｃ 絶縁回路
８，８Ａ，８Ｂ 制限抵抗
９ 制限抵抗
１０Ａ，１０Ｂ，１０Ｃ 逆流防止ダイオード
１１，１１Ａ，１１Ｂ ハーフブリッジ回路
１２ 直流電源
１３ 電力変換装置
１４ 信号生成回路
１５ フィルタ回路
１５ａ インダクタ
１５ｂ コンデンサ
１６ 電圧センサ
２１，２２ コンデンサ
２３ 抵抗
２４，２５ 逆流防止ダイオード
３１Ａ，３１Ｂ ゲート・ドレイン間の寄生容量
３２Ａ，３２Ｂ ゲート・ソース間の寄生容量
３３Ａ，３３Ｂ，３３Ｃ，３３Ｄ 半導体デバイス
４０ 負荷
Ｓ ゲート駆動信号
Claims (5)
- 半導体デバイスのゲートを駆動するゲート駆動回路であって、
前記半導体デバイスの順バイアスのための正電源と、
前記半導体デバイスの逆バイアスのための負電源と、
ゲート駆動信号を入力し、当該ゲート駆動信号に応じて前記正電源の電圧または前記負電源の電圧を出力する第１バイアス回路と、
前記第１バイアス回路が前記負電源の電圧を出力する際に、前記負電源の電圧により充電されるコンデンサと、
前記ゲート駆動信号を入力し、当該ゲート駆動信号に応じて前記正電源の電圧または前記負電源の電圧を前記半導体デバイスのゲートへ供給する第２バイアス回路とを備え、
前記第２バイアス回路は、前記半導体デバイスがターンオンする遷移期間の初期段階にて、前記正電源の電圧に代えて、前記第１バイアス回路から出力される前記正電源の電圧に前記コンデンサの充電電圧を重畳することにより昇圧された電圧を前記半導体デバイスのゲートへ供給するゲート駆動回路。 - 請求項１に記載のゲート駆動回路において、
前記コンデンサに蓄積される電荷量は、前記半導体デバイスがターンオンする際に当該半導体デバイスのゲート電圧がプラトー電圧に到達するまでに必要な電荷量以下であるゲート駆動回路。 - 請求項１または２に記載のゲート駆動回路を用いた電力変換装置。
- 半導体デバイスのゲートを駆動するゲート駆動回路であって、
正電源と、
負電源と、
ゲート駆動信号と前記正電源の電圧と前記負電源の電圧を入力し、当該ゲート駆動信号に応じて前記正電源の電圧または前記負電源の電圧を出力する第１バイアス回路と、
前記第１バイアス回路が前記負電源の電圧を出力する際に、前記負電源の電圧により充電される第１コンデンサと、
前記負電源と前記第１コンデンサとの間で直列接続される第１抵抗と、第１逆流防止ダイオードと、
前記ゲート駆動信号を入力し、当該ゲート駆動信号に応じて前記正電源の電圧または前記負電源の電圧を前記半導体デバイスのゲートへ供給する第２バイアス回路とを備え、
前記正電源と前記負電源との間に配された第２抵抗と、
前記正電源と前記第１バイアス回路との間に配された第２逆流防止ダイオードと、
前記第１コンデンサと並列に接続され、アノード側が前記第１バイアス回路の出力と接続された第３逆流防止ダイオードと、
前記正電源と前記第２バイアス回路との間に配された第４逆流防止ダイオードと、
前記第３逆流防止ダイオードのカソードとアノード側が接続された第５逆流防止ダイオードと
前記第２バイアス回路の出力に接続された第３抵抗を備えたゲート駆動回路。 - 前記負電源はコンデンサと、ツェナーダイオードとの並列接続により構成され、
前記第１バイアス回路は、第１絶縁回路と第１ＮＰＮトランジスタと第１ＰＮＰトランジスタとからなり、
前記第２バイアス回路は、第２絶縁回路と第２ＮＰＮトランジスタと第２ＰＮＰトランジスタとからなることを特徴とする
請求項４のゲート駆動回路。
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