JP4923865B2 - インバータ装置 - Google Patents
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Description
本発明は上記の問題を解決するものであり、相間インピーダンスに起因する回り込み電流を抑制してスイッチング損失の増大を抑制したインバータ装置を提供することを目的とする。
図1は本発明の一実施例を示すインバータ装置の回路図である。なお、この実施例は三相の場合について例示したが三相以外の場合でも同様である。
図1において、1は直流電源、2はコンデンサ、破線で囲んだ部分がインバータ装置3である。インバータ装置3は、スイッチング素子11と21、12と22、13と23がそれぞれ直列に接続され、その接続点からそれぞれU相、V相、W相の三相交流電力が出力されるようになっている。そして黒太線で示した回路が主電流が流れる主回路を構成している。直流電源1の正側に接続された正側直流母線には、正側のスイッチング素子11〜13(例えばIGBT)の各一端(コレクタ)が接続され、直流電源1の負側に接続された負側直流母線には、負側のスイッチング素子21〜23の各一端(エミッタ)が接続されている。この負側直流母線をGNDラインとする。また、負側の各スイッチング素子21〜23を駆動する駆動回路の電源ラインの負側とGNDラインとは共通になっており、駆動回路のGNDラインを主回路以外に設けない構成となっている。つまり、駆動回路用の電源VGの負側からV相の負側のA点に接続され、そこからGNDラインを介してU相の駆動回路の負側B点とW相の駆動回路の負側C点に接続されるようになっている。
なお、正側直流母線に接続された正側のスイッチング素子11〜13については、本発明と拘りがないので、駆動回路は省略している。
図2は、図1の回路動作を説明するための一部拡大図であり、図1のU相とV相の駆動回路およびGNDライン周辺の回路図である。また、図3はスイッチング素子21がスイッチングするときのタイミングチャートである。
図2において、駆動信号81が増幅器51に入力(図3の駆動信号81立上り)されると、増幅器51はスイッチング素子21のゲートへ電圧を供給する。そのためスイッチング素子21のゲートに充電が開始され、スイッチング素子21がターンオンし始める。このとき、スイッチング素子21のコレクタ電流Icが流れ始める。そのため主回路(バスバー)の相間インピーダンスZ(インダクタL1と抵抗Rの直列回路で表示)により、U相とV相間に電圧VL1が発生する。電圧VL1は下記(数1)式で示される。
VL1=Z・Ic [V] …(数1)。
U相駆動回路電源電圧=VL1+V41 [V] …(数2)
V相駆動回路電源電圧=V42 [V] …(数3)
このとき、A点を基準として各々の電圧が平準化されることから、U相側駆動回路電源電圧V41は、電圧VL1の影響を受けて低下する。そしてV41が低下した状態でターンオンしようとすると、ゲート電流IGが低下し、スイッチング速度も低下するのでスイッチング損失が増大するという問題が生じる。
主回路の相間インピーダンスをZとし、流れる電流をIcとすると、それに発生する電圧VL1は前記(数1)式となる。相間インピーダンスZは、
Z=|jωL1+R| …(数4)
のようにインダクタンスL1と抵抗Rで表される。
図2のターンオン区間Trで発生するサージ電圧をVL1H、定常区間で発生する電圧をVL1Lとする。ターンオン期間Trに発生するVL1Hは、正確には
VL1H=L1(dIc/dt)+R・Ic [V] …(数5)
であるが、L1(dIc/dt)>>R・Icなので、
VL1H≒L1(dIc/dt) [V] …(数6)
で表される電圧となる。
VLIL≒R・Ic [V] …(数7)
で表される電圧となる。
電圧VL1Hによって発生するゲート電源電圧V41の許容される電圧降下分(スイッチング損失からみて許容される値)をΔV41Hとし、コンデンサ41の容量をCとし、ターンオン区間をTrとすると、電圧VL1Hに対応するインダクタLH(図2の71に相当)が必要とされるインピーダンスZLHは、
ZLH=VL1H/〔(C/Tr)×ΔV41H)〕 …(数8)
で求められる。
ZLL=VL1L/〔C/Tc)×ΔV41L〕 …(数9)
で求められる。
図4に上記電圧VL1Hに対応するインダクタLHの特性例を示す。インダクタLL比べてインピーダンスが減衰する周波数が40倍高周波側ヘシフトしていることが分かる。
その結果、図3に示すように、インダクタ61、71がない従来の場合には、電圧V41は破線で示すように大幅に低下し、そのため電流IGも破線で示すように低下している。しかし、インダクタ61、71を設けた本発明の場合には、電圧V41は実線で示すように低下が抑制され、そのため電流IGも実線で示すように大きな値になっている。
図6は、本発明の第2の実施例の一部拡大図であり、図1のU相とV相の駆動回路およびGNDライン周辺の回路図である。また、図7は図6におけるスイッチング素子21がスイッチングするときのタイミングチャートである。
この実施例においては、インダクタを並列に設けておき、電圧VL1の大きさに応じて切り替えて用いるように構成している。
検出した電圧|VL1|がVREFLよりも大きい場合には、各相間インピーダンスとスイッチング時のターンオン区間に流れる電流とで発生する電圧VL1Hと判断し、それに対応したインピーダンス122(図2のインダクタ71に相当)を選択する。
上記の構成により、相間インピーダンスに発生した電圧VL1に含まれる2種類の電圧成分に対応したインピーダンスを駆動回路電源間に接続することが出来る。
3…インバータ装置 11、12、13…スイッチング素子
21、22、23…スイッチング素子 51、52、53…増幅器
61、62…低周波数側のインダクタ 71、72…高周波数側のインダクタ
81、82、83…駆動信号
100…電圧検出部 110…電圧判定部
121、122…インピーダンス 123…インピーダンス切替部
120…インピーダンス切替部制御用の制御信号
Claims (3)
- 各相毎に正側のスイッチング素子と負側のスイッチング素子とがそれぞれ直列接続され、その接続点からそれぞれ各相の交流電力が出力され、直流電源の正側に接続された正側直流母線には前記正側のスイッチング素子の一端が接続され、前記直流電源の負側に接続された負側直流母線には前記負側のスイッチング素子の一端が接続され、前記正側直流母線、前記負側直流母線および各相の正側と負側のスイッチング素子の接続線を主電流が流れる主回路とし、前記負側直流母線をGNDラインとしたインバータ装置において、
前記負側の各スイッチング素子を駆動する駆動回路の電源ラインの負側と前記GNDラインとは共通になっており、前記駆動回路のGNDラインを前記主回路のGNDライン以外に設けない構成とし、かつ、各相の駆動回路電源間に直流を除いた帯域でインピーダンスを持つインピーダンス素子を挿入し、
前記駆動回路電源間に挿入するインピーダンス素子は、インバータ装置の各スイッチング素子のスイッチング周波数帯域に対応したインピーダンスを持つ低周波用インダクタと、スイッチング時のターンオン区間で発生するサージ電圧の周波数帯域に対応したインピーダンスを持つ高周波用インダクタからなることを特徴とするインバータ装置。 - 前記低周波用インダクタは、各相間インピーダンスとスイッチング時の定常区間に流れる電流とに応じて発生する電圧が駆動回路のゲート電源電圧へ与える影響を抑制する値に設定され、前記高周波用インダクタは、各相間インピーダンスとスイッチング時のターンオン区間に流れる電流とに応じて発生する電圧が駆動回路のゲート電源電圧へ与える影響を抑制する値に設定されたことを特徴とする請求項1に記載のインバータ装置。
- 低周波用インダクタと高周波用インダクタとを備え、GNDラインの相間インピーダンスに応じて発生する電圧の大きさに応じて何れか一方を選択して接続するように構成したことを特徴とする請求項1または請求項2に記載のインバータ装置。
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