JP4760256B2 - 複数個直列接続される電圧駆動型半導体素子の電圧分担のばらつき低減方法 - Google Patents
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Description
図4のように、ターンオフ時の動作をモード1,モード2およびモード3の3つのモードに分けると、モード1はスイッチング直後の電流変化が大きい過渡動作期間、モード2は素子のテイル電流が非常に小さい電流変化率で流れる過渡動作期間、またモード3は素子がオフとなる定常動作期間となる。
一方、モード2での電圧アンバランスは、テイル電流値のばらつきによるものである。ここで、図4のようにQ2のテイル電流の方がQ1のテイル電流よりも大きいと仮定し、このときの図3の等価回路を図5に示す。Ic(Q1),Ic(Q2)はそれぞれQ1,Q2のテイル電流、Coes1,Coes2はそれぞれQ1,Q2の出力容量を示す。図5の回路において、Ic(Q1)<Ic(Q2)となると、差分の電流はCoes1に流れるため、図4のようにVCE(Q1)がVCE(Q2)よりも上昇し、電圧アンバランスが発生する。
図示のように、配線インダクタンスLs,Cs,RsおよびIGBTから構成される回路となる。この回路において、IGBTがオンしたときの動作を説明する。この場合、Csの電荷は、図の一巡の経路で放電される。いま、この経路の制動係数ζを1以上とすれば、電流を振動させることなく放電することができる。ζは次式で示される。
ζ=Rs√(Cs/Ls)/2≧1
これより、
Rs≧2×√(Ls/Cs)
となるので、これらの式を満たすようにRs(Rs1,Rs2)を決定する。
しかし、素子と並列に接続されているフリーホイールダイオード(FWD)が、ターンオフする(逆回復)際に発生する電圧アンバランスの抑制効果は、テイル期間と定常期間(モード2とモード3)である。モード1での電圧アンバランスは、FWDの特性をあわせ込むことで抑制できるが、逆回復時の過渡動作は非常に速くなる(電圧変化率が大きい)電流値の特異点があり、電圧アンバランスが発生する傾向にある。
したがって、この発明の課題は、素子の電圧アンバランス抑制効果を保持しつつ、FWDの過渡動作の極めて速い領域での電圧アンバランスを抑制することにある。
前記電圧駆動型半導体素子のゲート端子とゲート駆動回路を接続するゲート線を複数個直列接続される電圧駆動型半導体素子間で互いに磁気結合するコアと、コンデンサと抵抗との直列回路からなり各電圧駆動型半導体素子と並列に接続される第1の電圧バランス回路と、主として抵抗からなり各電圧駆動型半導体素子と並列に接続される第2の電圧バランス回路とを設けるとともに、前記第1の電圧バランス回路の前記抵抗と並列に他のコンデンサを接続することにより、各電圧駆動型半導体素子と、これら各素子にそれぞれ逆並列に接続されるダイオードの過渡時および定常時の電圧分担のばらつきを低減することを特徴とする。
この請求項1の発明においては、前記第1の電圧バランス回路の前記抵抗として、前記他のコンデンサと同容量の内部寄生容量を持つものを選定することにより、前記他のコンデンサを省略可能にすることができる(請求項2の発明)。
これは、図1からも明らかなように、抵抗Rs1とRs2にそれぞれ並列にコンデンサCds1,Cds2を接続した点が特徴である。
図2にフリーホイールダイオード(FWD)の電圧波形を示す。なお、破線はIGBTのターンオフ波形である。図2のFWDの電圧波形とIGBTのターンオフ波形を比べると、FWDの電圧変化率(dv/dt)の最大値は非常に大きい。そこで、Cds1,Cds2は、FWDのdv/dtを抑制する分だけ(図2の例えば斜線部の範囲のみのdv/dtを抑制)の小さな静電容量とする。
Claims (2)
- 電圧駆動型半導体素子をスイッチング素子として電力変換装置の各アームにそれぞれ複数個直列接続し、
前記電圧駆動型半導体素子のゲート端子とゲート駆動回路を接続するゲート線を複数個直列接続される電圧駆動型半導体素子間で互いに磁気結合するコアと、コンデンサと抵抗との直列回路からなり各電圧駆動型半導体素子と並列に接続される第1の電圧バランス回路と、主として抵抗からなり各電圧駆動型半導体素子と並列に接続される第2の電圧バランス回路とを設けるとともに、前記第1の電圧バランス回路の前記抵抗と並列に他のコンデンサを接続することにより、各電圧駆動型半導体素子と、これら各素子にそれぞれ逆並列に接続されるダイオードの過渡時および定常時の電圧分担のばらつきを低減することを特徴とする複数個直列接続される電圧駆動型半導体素子の電圧分担のばらつき低減方法。 - 前記第1の電圧バランス回路の前記抵抗として、前記他のコンデンサと同容量の内部寄生容量を持つものを選定することにより、前記他のコンデンサを省略可能にしたことを特徴とする請求項1に記載の複数個直列接続される電圧駆動型半導体素子の電圧分担のばらつき低減方法。
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