JPH0956166A

JPH0956166A - 電力変換装置

Info

Publication number: JPH0956166A
Application number: JP7210682A
Authority: JP
Inventors: Hideki Miyazaki; 英樹宮崎; Arata Kimura; 新木村; Hideo Kobayashi; 秀男小林; Shigeru Sugiyama; 繁椙山
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1995-08-18
Filing date: 1995-08-18
Publication date: 1997-02-25
Anticipated expiration: 2015-08-18
Also published as: JP3273461B2

Abstract

(57)【要約】【目的】スイッチング素子に対する過電圧を抑制し、
スナバ回路の充放電に係る損失の低減、スイッチング素
子のスイッチング損失の低減を図り、電圧変動に伴うノ
イズを低減した安定な電力変換装置を得る。【構成】１相分のインバータを構成するＩＧＢＴＱ
１、Ｑ２のそれぞれには、ダイオードＤｓ１、Ｄｓ３と
キャパシタＣ１、Ｃ３の直列回路が並列に接続され、Ｄ
ｓ１、Ｄｓ３に並列にキャパシタＣ２、Ｃ４、ダイオー
ドＤｓ２、Ｄｓ４、抵抗Ｒ１、Ｒ２からなる回路手段が
接続される。また、クランプ用のスナバキャパシタＣ５
が備えられる。Ｃ１、Ｃ２の直列回路、Ｃ３、Ｃ４の直
列回路は、Ｃ２、Ｃ４の電圧によってＤｓ１、Ｄｓ３が
逆バイアスされることにより、可変容量のスナバキャパ
シタとして作用する。これにより、Ｑ１、Ｑ２が電流を
遮断した場合に、Ｑ１、Ｑ２に印加される電圧を低減さ
せ、スナバ回路のキャパシタが放電する際の損失をも低
減させることができる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、電力変換装置に係り、
特に、パワー半導体素子等によるスイッチング素子のス
イッチング時における過電圧の抑制と低損失化とを両立
させると共に、素子の耐量に応じた適正なスナバキャパ
シタの容量を設定することができ、かつ、スナバキャパ
シタのストレスの低減を図ることができるスナバ回路を
備えた電力変換装置に関する。

【０００２】

【従来の技術】一般に、パワー半導体素子等をスイッチ
ング素子として使用し、このスイッチング素子により負
荷に供給する電流を遮断すると、素子には電源電圧と共
に配線インダクタンスに蓄積されたエネルギーがサージ
電圧として印加される。素子に印加される電圧を素子の
許容値以内に抑制する回路手段がスナバ回路であり、ス
ナバ回路は、基本要素として、エネルギー吸収手段とし
てのキャパシタとその放電用抵抗、及び、キャパシタの
充電時に放電抵抗をバイパスするダイオードを備えて構
成される。

【０００３】この種のスナバ回路を備える電力変換装置
に関する従来技術として、例えば、特開平６−３８５０
６号公報等に記載された技術が知られている。この従来
技術は、２個のスイッチング素子をブリッジ構成にした
インバータであり、個々のスイッチング素子にスナバキ
ャパシタを設けると共に、ブリッジに並列にクランプ用
のスナバキャパシタ（以下、クランプキャパシタとい
う）を設けた構成を備えている。このような構成のスナ
バ回路は、スイッチング素子のオフ時に、まず、容量の
小さい個別のスナバキャパシタが働いてスイッチング素
子に加わる過電圧を抑制し、続いて、主回路配線に蓄積
されたエネルギーを容量の大きいクランプキャパシタが
吸収するという動作を行うものである。

【０００４】

【発明が解決しようとする課題】一般に、スナバ回路
は、スイッチング素子に対する過電圧抑制効果を高める
ためには、スナバ回路を構成するスナバキャパシタの容
量を大きくすることが望ましい。しかし、キャパシタの
容量を大きくした場合、スナバ回路の損失が増加すると
いう問題点を生じる。スナバ回路の損失は、スナバキャ
パシタの容量をＣ、放電時の電圧変化をＶとすると、Ｃ
Ｖ²／２で表わされ、スナバキャパシタの容量が大きく
なるほど損失が増加する。

【０００５】前記従来技術は、個別のスナバキャパシタ
の容量を小さくして、クランプキャパシタの容量を大き
く設定し、クランプキャパシタに蓄積されたエネルギー
を電源に回生させることにより損失の低減を図ってい
る。しかし、このスナバ回路は、クランプキャパシタへ
の電荷の供給が主に個別スナバキャパシタを通る電流に
よって行われるため、個別のスナバキャパシタの容量が
クランプキャパシタの容量に比較して小さい場合、その
容量が小さいほど、大電流をクランプキャパシタに流す
ために個のスナバキャパシタの電圧が振動的になり、個
別のスナバキャパシタに対するストレスとなる。また、
この振動は、電圧のオーバーシュートを招き、オーバー
シュートした電圧が素子に過電圧として印加されるた
め、本来の目的である過電圧抑制にとって弊害となると
いう問題点を生じさせる。

【０００６】また、スイッチング素子としてバイポーラ
トランジスタ、ＩＧＢＴが使用される場合、電流遮断時
の電圧変化（ｄＶ／ｄｔ）が大きいほど、蓄積キャリア
の排出に関わるテイル電流が増え、素子のスイッチング
損失が増加する。このため、前述した個別のスナバキャ
パシタの電圧の振動は、素子のスイッチング損失に関し
ても悪影響を及ぼすという問題点を生じさせる。

【０００７】理想的には、電流あるい電圧の増大に応じ
てスナバキャパシタの容量を大きくすることのできる可
変容量化したスナバキャパシタを有するスナバ回路を使
用するのがよい。前述した従来技術のスナバ回路におい
て、個別のスナバキャパシタの容量を電圧の増大に応じ
て増加させると電圧の振動を抑制することができる。し
かし、キャパシタの容量を可変にすることは、電流ある
いは電圧を検出する手段、複数のキャパシタを切り替え
るためのスイッチ手段、このスイッチ手段のオン、オフ
を制御する手段等を新たに設けることになりコストアッ
プを招くという問題点を生じさせる。

【０００８】本発明の目的は、前述した従来技術の問題
点を解決し、低コストの簡単な回路手段を使用すること
によりスナバ回路のキャパシタ容量を可変化することを
可能にし、スイッチング素子に対する電圧抑制とスナバ
回路の損失の低減とを両立させると共に、電圧の振動を
も抑制してスイッチング素子、その他の部品へのストレ
スを軽減した安定に動作可能な電力変換装置を提供する
ことにある。

【０００９】

【課題を解決するための手段】本発明によれば前記目的
は、主電源の端子間に、直列に接続された第１、第２の
スイッチング素子を備え、制御手段の指令に応じて前記
２つのスイッチング素子を制御することにより、前記２
つのスイッチング素子の接続点に設けられる負荷に電力
を供給す電力変換装置において、前記２つのスイッチン
グ素子のそれぞれの入出力端子間に接続された第１のダ
イオードと第１のキャパシタとを直列に接続した回路手
段と、前記第１のダイオードのそれぞれに並列に接続し
た、抵抗と第２のキャパシタとを直列に接続し、前記第
１のダイオードと同一方向に電流を通流する第２のダイ
オードを前記抵抗に並列に設けた回路手段と、第２のキ
ャパシタ相互間を接続するクランプ用スナバキャパシタ
とを備えることにより達成される。

【００１０】また、前記目的は、前記第２のキャパシタ
の容量値を前記第１のキャパシタの容量値に比べて小さ
く設定することにより、また、前記クランプ用スナバキ
ャパシタ容量値を前記第１、第２のキャパシタの容量値
に比べて大きく設定することにより達成される。

【００１１】

【作用】前述の手段を備えて構成される電力変換装置に
おいて、クランプ用のスナバキャパシタをＣ５、第１の
スイッチング素子に対する第１、第２のキャパシタをＣ
１、Ｃ２、第２のスイッチング素子に対する第１、第２
のキャパシタをＣ３、Ｃ４とする。また、第１のスイッ
チングのオン時には、第２のスイッチング素子はオフし
ており、逆に、第２のスイッチング素子がオン時には、
第１のスイッチング素子はオフとなっているものとす
る。そして、第１のスイッチング素子に対する第１、第
２のキャパシタＣ１、Ｃ２は、第１の可変容量キャパシ
タを構成し、第２のスイッチング素子に対する第１、第
２のキャパシタＣ３、Ｃ４は、第２の可変容量キャパシ
タを構成する。

【００１２】いま、第１のスイッチング素子がオンで、
第２のスイッチング素子がオフの状態にあるものとす
る。この場合、第１のスイッチング素子と並列に設けら
れた第１、第２のキャパシタＣ１、Ｃ２は、電圧が等し
く、逆極性に充電されている。また、第２のスイッチン
グ素子に対する第１、第２のキャパシタＣ３、Ｃ４は、
キャパシタＣ３が電源電圧に等しい電圧に充電され、キ
ャパシタＣ４の電圧は零である。また、クランプ用のス
ナバキャパシタＣ５は、電源電圧に等しい電圧に充電さ
れている。

【００１３】前述の状態から、第１のスイッチング素子
をオフさせると、配線に蓄えられたエネルギーによって
電流が流れ続けようとするため、この電流の一部が第１
のダイオードから第１の可変容量キャパシタを構成する
Ｃ２、Ｃ１を通って負荷に流れ、これらの容量に電圧を
充電させる。ただし、Ｃ２は、電流の方向が初期に充電
されていた電圧の極性とは異なるため、初めに充電され
ていた電圧が放電されることになる。一方、Ｃ１は、初
期の極性と同極性に電圧が充電される。また、上記電流
の残りはダイオード、クランプ用のスナバキャパシタＣ
５、第２の可変容量キャパシタを構成するＣ４、Ｃ３を
通って負荷に流れ、Ｃ４とＣ３の電圧を放電させる。こ
のとき、Ｃ３は電圧値が減少するのに対して、Ｃ４は初
期の電圧が零であるから流れる電流によってＣ３とは逆
極性に電圧が充電されることになる。

【００１４】前述の動作で、Ｃ２の電圧が所定の値
（零）まで減少すると、Ｃ１と直列接続されて、Ｃ２の
電圧によりそれまで逆バイアス状態となっていた第１の
ダイオードが導通状態となり、第１の可変容量キャパシ
タの容量はＣ１とＣ２との直列合成容量からＣ１の単独
容量に変化する。一方、Ｃ４には電圧が充電されること
になり、Ｃ３と直列接続されて、それまで導通状態とな
っていたダイオードがＣ４の電圧により逆バイアス状態
となり、第２の可変容量キャパシタは、Ｃ３の単独容量
であったものから、Ｃ４とＣ３との直列合成容量に変化
する。

【００１５】前述したような動作の結果、Ｃ１にはＣ５
と同じ電圧値が充電され、Ｃ２の電圧は零になる。ま
た、Ｃ３とＣ４とには電圧値が等しく、極性が異なる電
圧が充電され、合成した電圧は相殺される。

【００１６】前述したように、本発明の電力変換装置
は、可変容量キャパシタを構成する２つのキャパシタの
一方のキャパシタの単独容量でスイッチング素子の過電
圧を抑制し、直列合成容量に流れる電流によって放電動
作を行っているので、スイッチング素子に対する過電圧
の充分な抑制を行うことができ、しかも、スナバ損失の
低減をも図ることができる。

【００１７】例えば、前述において、Ｃ１とＣ２の容量
比を４:１とすると、可変容量キャパシタの容量は、直
列合成容量である０．８×Ｃ２からＣ１の単独容量（４
×Ｃ３）に５倍の変化を示し、Ｃ１の単独容量によりパ
ワー半導体素子の過電圧を充分に抑制することができ
る。また、放電時においては、Ｃ１とＣ２とに直列に流
れる電流によって放電動作が行われるため、直列合成容
量に対するスナバ損失だけで済むことになる。

【００１８】前述において、導通状態と逆バイアス状態
とに制御されるダイオードは、第１、第２のスイッチ手
段に置き換えることができ、このスイッチ手段を、Ｃ
２、Ｃ４の電圧に応じて制御することによっても同様に
動作させることができる。

【００１９】

【実施例】以下、本発明による電力変換装置の実施例を
図面により詳細に説明する。

【００２０】図１は本発明の第１の実施例による電力変
換装置の構成例を示す図、図２は本発明の第１の実施例
の動作を説明する電流経路を示す図、図３は本発明の第
１の実施例の動作を説明する波形図、図４は本発明の第
１の実施例に用いるスナバ回路の損失と最大電圧とを従
来技術と比較して説明する図、図５は本発明の第１の実
施例におけるスイッチング素子のターンオフ波形を従来
技術と比較して説明する図である。図１において、１は
電源、２は負荷、Ｑ１、Ｑ２はＩＧＢＴ、Ｄ１、Ｄ２は
ダイオード、Ｄｓ１〜Ｄｓ４はスナバダイオード、Ｃ１
〜Ｃ４はスナバキャパシタ、Ｒ１、Ｒ２はスナバ抵抗、
Ｃ５はクランプキャパシタ、Ｌ１、Ｌ２は寄生インダク
タンスである。

【００２１】図１に示す本発明の第１の実施例は、パワ
ー半導体素子によるスイッチング素子特してのＩＧＢＴ
Ｑ２とダイオードＤ２とによる上アームと、ＩＧＢＴＱ
１とダイオードＤ１とによる下アームとがブリッジ接続
されて構成される。そして、この主回路構成は、モータ
等の負荷２を駆動するために用いられる３相インバータ
の１相分に相当する。

【００２２】図１において、ブリッジ接続されたパワー
半導体素子であるＩＧＢＴＱ１、Ｑ２は、電流が入力さ
れるコレクタ端子、電流を出力するエミッタ端子、及
び、制御電圧が印加されるゲート端子を備え、ゲート端
子に制御電圧を印加あるいは除去することによりコレク
タ、エミッタ間に流れる電流を通流あるいは遮断するこ
とにより、負荷２の制御を行っている。ＩＧＢＴＱ１を
用いて電源１から負荷２に電流を供給する経路は、電源
１の正極から寄生インダクタンスＬ１を有する配線を介
して図示しない他の相のブリッジの上アームを構成する
素子を通って負荷２の一方の端子に到り、次に、負荷２
の他方の端子からＩＧＢＴＱ１とＱ２との接続箇所に到
り、さらに、ＩＧＢＴＱ１のエミッタ端子から寄生イン
ダクタンスＬ２を有する配線Ｌ２を通って電源１の負極
に戻る経路である。前述において、寄生インダクタンス
Ｌ１、Ｌ２は、配線の形状に応じて決まり、配線の距離
が短いほど小さくなる。また、負荷２は、モータのよう
に誘導性であり、ＩＧＢＴＱ１がオフした後の負荷電流
はダイオードＤ２に還流させられる。

【００２３】ＩＧＢＴＱ１、Ｑ２によるのブリッジに
は、ブリッジに並列に、スナバダイオードＤｓ４、クラ
ンプキャパシタＣ５、及び、スナバダイオードＤｓ２を
直列に接続したスナバ回路手段が接続される。そして、
スナバダイオードＤｓ４とＤｓ２とは、それぞれ、ＩＧ
ＢＴＱ２及びＱ１と同一極性に電流を通流させる方向に
接続される。また、スナバダイオードＤｓ４とＤｓ２と
には、それぞれに並列に放電用のスナバ抵抗Ｒ２とＲ１
とが設けられる。

【００２４】ＩＧＢＴＱ１のコレクタ端子とクランプキ
ャパシタＣ５の低電位側端子（Ｃ５とＤｓ２との接続箇
所）との間には、スナバキャパシタＣ１とＣ２との直列
回路が接続されると共に、キャパシタＣ１とＣ２との接
続箇所とＩＧＢＴＱ１のエミッタ端子との間にスイッチ
手段として機能するスナバダイオードＤｓ１が設けられ
る。また、ＩＧＢＴＱ２のエミッタ端子とクランプキャ
パシタＣ５の高電位側端子（Ｃ５とＤｓ４との接続箇
所）との間には、スナバキャパシタＣ４とＣ３との直列
回路が接続されると共に、キャパシタＣ４とＣ３との接
続箇所とＩＧＢＴＱ２のコレクタ端子との間にスイッチ
手段として機能するスナバダイオードＤｓ３が設けられ
る。

【００２５】前述したスナバキャパシタＣ１とＣ２との
直列回路、及び、スナバキャパシタＣ４とＣ３との直列
回路は、スイッチ手段として機能するスナバダイオード
Ｄｓ１、Ｄｓ３により、可変容量キャパシタとして機能
する。なお、スナバダイオードＤｓ１とＤｓ３とは、そ
れぞれ、ＩＧＢＴＱ１、Ｑ２と同一の極性に電流を通流
させるよう接続される。また、前述したクランプキャパ
シタＣ５を除いたＩＧＢＴＱ１、Ｑ２のコレクタ、エミ
ッタ端子間に接続される回路は、それぞれ、各ＩＧＢＴ
Ｑ１、Ｑ２に対する個別のスナバ回路として機能する。

【００２６】次に、前述したような回路構成を有する本
発明の第１の実施例の動作を説明する。

【００２７】図１に示す実施例の動作を電流経路で示す
図２において、図２（ａ）はＩＧＢＴＱ１がオフした際
の電流経路、図２（ｂ）はＩＧＢＴＱ１がオンした際の
電流経路を示している。また、図３には図１に示す実施
例でＩＧＢＴＱ１がオフ、あるいは、オンした際に、Ｉ
ＧＢＴＱ１のコレクタ、エミッタ間に印加される電圧Ｖ
ce、ＩＧＢＴＱ１のコレクタ、エミッタ間を流れる電流
Ｉce、キャパシタＣ１及びＣ２の電圧Ｖc1、Ｖc2、及
び、キャパシタＣ５の電圧Ｖc5の電圧波形をそれぞれ示
している。また、図示していないが、キャパシタＣ３と
Ｃ４との電圧をそれぞれＶc3、Ｖc4と表記して説明す
る。

【００２８】図３において、Ｔ(Off)、Ｔ(On)は、それ
ぞれ、ＩＧＢＴＱ１がターンオフ、ターンオンする時刻
を示し、Ｅは電源１の電圧、Ｖm はＩＧＢＴＱ１に印加
される電圧の最大値を示す。また、以下の説明では、キ
ャパシタＣ１、Ｃ２の容量はＣ１＞Ｃ２、同様に、キャ
パシタＣ３、Ｃ４の容量はＣ３＞Ｃ４に設定されること
を前提とする。そして、後述するように、キャパシタＣ
１とＣ２とには、ＩＧＢＴＱ１のオン期間中にそれぞ
れ、図１に示す極性に電圧が充電されており、両者の電
圧は等しくこの値をＶｏとする。但し、ＩＧＢＴＱ１の
コレクタ、エミッタ端子間の電圧は、キャパシタＣ１と
Ｃ２との電圧が相殺されて零である。また、このとき、
キャパシタＣ３とＣ５とには電源電圧Ｅに等しい電圧が
充電されており、キャパシタＣ４の電圧は簡単化のため
零とする。

【００２９】いま、時刻Ｔ(Off) 以前のＩＧＢＴＱ１の
オン期間において、負荷２を流れていた電流ＩＬによっ
て、主回路配線のインダクタンスに蓄積された電磁エネ
ルギーは、数１式のように表わすことができる。

【００３０】

【数１】

【００３１】時刻Ｔ(Off) 以降のＩＧＢＴＱ１のオフ期
間において、前記配線のインダクタンスに蓄積された電
磁エネルギーによる電流は、スナバ回路で吸収されるま
で、図２（ａ）の点線により示す経路でｉ₁〜ｉ₅の電流
として流れる。すなわち、まず、電流ｉ₁ が第１の可変
容量キャパシタとしてのキャパシタＣ１とＣ２とに流れ
ようとするが、ＩＧＢＴＱ１のオン期間中に充電された
キャパシタＣ２の電圧は、ダイオードＤｓ２に対しては
順バイアスであるが、ダイオードＤｓ１に対しては逆バ
イアスとして働くため、この時点で、ダイオードＤｓ１
は、電流を流すことはできない。従って、電流ｉ₁ は、
キャパシタＣ１からＣ２を経てダイオードＤｓ２を流れ
て主回路に戻り、電源の負極に到る経路で流れる。この
とき、ＩＧＢＴＱ１のコレクタ、エミッタ端子間からみ
たキャパシタの容量は、キャパシタＣ１とＣ２とが直列
に接続された合成容量となり、数２式のように表わすこ
とができる。

【００３２】

【数２】

【００３３】数２式において、例えば、キャパシタＣ１
とＣ２との容量比を４：１とすると数２式の合成容量は
０．８Ｃ２となり、キャパシタＣ１が単独の場合の容量
に比較して１／５の容量になる。電流ｉ₁ は、キャパシ
タＣ１に対しては充電電圧を時刻Ｔ(Off) 以前に充電し
ていた電圧値Ｖｏから増加させ、逆に、キャパシタＣ２
に対しては充電電圧を減少させる。キャパシタの容量が
Ｃ１＞Ｃ２であれば、同じ電流が流れた際のＣ１の電圧
増加分とＣ２の電圧減少分はその値が異なるが、ＩＧＢ
ＴＱ１のコレクタ、エミッタ間には（Ｖc1−Ｖc2）の電
圧が印加されることになる。

【００３４】前述の電流ｉ₁ が流れ始めると同時に、第
２の可変容量キャパシタを構成するキャパシタＣ３、Ｃ
４に電流ｉ₃ が流れる。この電流ｉ₃ の経路は、図２
（ａ）に示す通りであり、ダイオードＤｓ３とＤｓ４と
は、いずれもこの電流を阻止するため、電流ｉ₃ は、キ
ャパシタＣ３、Ｃ４、Ｃ５の順に流れ、ダイオードＤｓ
２を経て電源１の負極に帰る経路で流れることになる。
電流ｉ₃ は、ＩＧＢＴＱ１のオン時にキャパシタＣ３に
充電されていた電圧を放電させ、一方で、キャパシタＣ
４に、図２（ａ）に示すキャパシタＣ３とは異なる極性
で電圧を充電し、また、はキャパシタＣ５も充電する。

【００３５】電流ｉ₃ が流れる期間において、ＩＧＢＴ
Ｑ２のコレクタ、エミッタ端子間からみた第２の可変容
量キャパシタの容量は、キャパシタＣ４とＣ３とが直列
に接続された合成容量となり、数２式におけるＣ１をＣ
３に、Ｃ２をＣ４に置き換えた式により表わすことがで
きる。そして、これらのキャパシタの電圧値Ｖc3とＶc4
との極性が異るため、ＩＧＢＴＱ２のコレクタ、エミッ
タ間には（Ｖc3−Ｖc4）の電圧が印加され、この電圧が
負の値に変わる時点から負荷２を流れていた電流ＩＬ
は、ダイオードＤ２を通って環流する。また、また、キ
ャパシタＣ４とＣ３との電圧が相殺されることにより、
ダイオードＤｓ４は順バイアス状態になり、以後、電流
ｉ₄ が流れてキャパシタＣ５を充電してゆくことにな
る。キャパシタＣ５は、その容量がＣ５＞Ｃ１となるよ
うに選ばれており、数１式で表わしたエネルギーの多く
がキャパシタＣ５で吸収される。

【００３６】ＩＧＢＴＱ１がオフとなって前述のような
電流が流れ、キャパシタＣ２の充電電圧Ｖc2が零になる
時刻をＴ１とすると、キャパシタＣ２の電圧によってダ
イオードＤｓ１に印加されていた逆バイアスが時刻Ｔ１
以降は無くなり、第１の可変容量キャパシタを構成する
キャパシタＣ１、Ｃ２を流れる電流はそのルートが切り
替えられ、その電流が電流ｉ₁から電流ｉ₂に変わり、ダ
イオードＤｓ１を通ってキャパシタＣ１だけを充電して
ゆく。

【００３７】前述したように、スナバダイオードＤｓ１
は、キャパシタＣ２の充電電圧に応じて電流を遮断、あ
るいは、通流させるスイッチの機能として働く。このた
め、時刻Ｔ１以降、キャパシタＣ１が単独の容量として
働くことになる。いま、例えば、キャパシタＣ１とＣ２
との容量比を４：１とした場合、時刻Ｔ１以降、第１の
可変容量キャパシタの容量は、それ以前の５倍に増加し
たことになり、Ｖceの電圧上昇を急激に抑制することが
できる。そして、電流ｉ₂ が流れ始めてから数１式に示
したエネルギーが吸収されるまでの間、ＩＧＢＴＱ１に
対してキャパシタＣ１とＣ５とがそれぞれ並列に設けら
れた形となる。この結果、キャパシタＣ１とＣ５との電
圧は等しくなり、その最大電圧は数３式で表わされるＶ
ｍとなり、ＩＧＢＴＱ１の最大電圧も数３式の値に等し
くなる。

【００３８】

【数３】

【００３９】キャパシタＣ３、Ｃ４により構成される第
２の可変容量キャパシタに印加される電圧は、キャパシ
タＣ５の電圧からキャパシタＣ１の電圧を差し引いた値
であるから、第２の可変容量キャパシタの電圧は零に維
持され、このため電流ｉ₃ は流れなくなる。

【００４０】前述ではキャパシタＣ１の容量がキャパシ
タＣ２の容量より大きいとして説明したが、仮にキャパ
シタＣ１の容量が小さくＣ２＞Ｃ１であったとすると、
第１の可変容量キャパシタの容量が数２式で示す容量か
らキャパシタＣ１のみの容量に切り替わっても容量の変
化が少なく、電圧の抑制効果は小さい。また、電圧を十
分に抑制できないためにキャパシタＣ１の電圧はキャパ
シタＣ５の電圧以上に増加して、いわゆるオーバーシュ
ートが起きる。一方、反対に第２の可変容量キャパシタ
の電圧は負の値にアンダーシュートする。また、これら
のオーバーシュートとアンダーシュートとを解消しよう
として、第１、第２の可変容量キャパシタを流れる電流
の極性が変わり、共振現象を招く。そこで、本発明が目
的とする過電圧抑制のためには、図１の構成と共に第
１、第２の可変容量キャパシタを構成する各キャパシタ
の容量は、Ｃ１＞Ｃ２、Ｃ３＞Ｃ４の関係とすることが
必要である。

【００４１】キャパシタＣ１の電圧は、図３にＶceとし
て示すように、最終的に数３式によって表わされる最大
値Ｖｍにまで達するが、Ｖｍは電源電圧Ｅより大きいた
め、その後のＩＧＢＴＱ１がオフとなっている定常状態
の期間中にキャパシタＣ１からダイオードＤ２を経て電
源Ｅの正極に到り、電源の負極から抵抗Ｒ１、キャパシ
タＣ２を介してキャパシタＣ１に戻る経路で放電され
る。

【００４２】なお、この放電動作の開始時点で、ダイオ
ードＤｓ１に逆電圧が印加されてダイオードＤｓ１を逆
回復させる現象が起こる。そして、通常、ダイオードＤ
ｓ１には前述した差電圧に配線の逆起電圧を加えた過大
な逆電圧が加わるが、キャパシタＣ２は、この逆電圧を
抑制する効果も合わせ持つ。また、同時にキャパシタＣ
５に過充電された電圧は、キャパシタＣ５から抵抗Ｒ２
を介して電源１の正極に至り、電源１の負極から抵抗Ｒ
１を経てキャパシタＣ５に戻る経路で放電される。この
放電によって、キャパシタＣ５の電圧Ｖc5は、数４式で
表わされるように、時間に応じて減少する。

【００４３】

【数４】

【００４４】キャパシタＣ１の電圧は、前記放電の過程
においてもキャパシタＣ５の電圧Ｖc5に等しく、この放
電により減少する電荷量ΔＱはＣ１（Ｖｍ−Ｖc5）で表
わされる。この電荷量ΔＱをキャパシタＣ２の容量で割
った値がＣ２の充電電圧に等しいと考えると、Ｃ２の電
圧は数５式で表わすことができ、図２（ａ）に示した極
性にＶc2の電圧が充電される。

【００４５】

【数５】

【００４６】図２（ｂ）にはＩＧＢＴＱ１がオンした際
の電流経路が示されている。電流経路は、前述で説明し
た図２（ａ）において、キャパシタＣ１をＣ３に、Ｃ２
をＣ４に、電流に関して、ｉ₁をｉ₆に、ｉ₂をｉ₇に、ｉ
₃をｉ₅にそれぞれ置き換えると、その原理は同じであり
ここでは簡単に説明する。

【００４７】時刻Ｔ(On)でＩＧＢＴＱ１がオンとなる
と、まず、電流ｉ₆ がキャパシタＣ４とＣ３とに流れ、
図２（ａ）のオフ期間に充電されたキャパシタＣ４の電
圧がダイオードＤｓ３に対して逆バイアスとして働く。
このため、電流ｉ₆ はダイオードＤｓ４からキャパシタ
Ｃ４とＣ３とを経てＩＧＢＴＱ１を流れて電源の負極に
到る経路で流れる。このとき、キャパシタＣ３、Ｃ４で
構成される第２の可変容量キャパシタの合成容量は、数
２式でキャパシタＣ１とＣ２とを、キャパシタＣ３とＣ
４とに置き換えた形で記述することができる。電流ｉ₆
は、キャパシタＣ３に対しては充電電圧を増加させ、逆
に、キャパシタＣ４に対しては充電電圧を減少させる。
そして、ＩＧＢＴＱ２のコレクタ、エミッタ間には（Ｖ
c3−Ｖc4）の電圧が印加される。

【００４８】電流ｉ₆ が流れ始めると同時に、キャパシ
タＣ１、Ｃ２で構成される第１の可変容量キャパシタに
電流ｉ₅ が流れる。この電流ｉ₅ は、ダイオードＤｓ４
からキャパシタＣ５、Ｃ２、Ｃ１の順に流れ、ＩＧＢＴ
Ｑ１を経て電源１の負極に帰る経路で流れる。電流ｉ₅
は、ＩＧＢＴＱ１のオフ時にキャパシタＣ１に充電され
ていた電圧を放電させ、キャパシタＣ２には図２（ｂ）
に示すようにキャパシタＣ１とは異なる極性の電圧を充
電させる。電流ｉ₅ が流れる期間において、第１の可変
容量キャパシタの合成容量は、数２式により表わされる
ものとなる。そして、第１の可変容量キャパシタを構成
するキャパシタＣ１、Ｃ２の電圧Ｖc1とＶc2との極性が
異なるため、ＩＧＢＴＱ１のコレクタ、エミッタ間には
（Ｖc1−Ｖc2）の電圧が印加され、やがてＶc1とＶc2と
の電圧は相殺される。このときの両者の電圧をＶｏとお
くと、Ｖｏは数６式で表わすことができる。

【００４９】

【数６】

【００５０】キャパシタＣ４の充電電圧Ｖc4が零になる
と、ダイオードＤｓ３に印加されていた逆バイアスが無
くなるため、キャパシタＣ３、Ｃ４により構成される第
２の可変容量キャパシタを流れる電流は電流ｉ₆から電
流ｉ₇に変わり、電流ｉ₇ は、ダイオードＤｓ３を通っ
てキャパシタＣ３だけを充電してゆく。一方、キャパシ
タＣ１、Ｃ２により構成される第１の可変容量キャパシ
タに印加される電圧は、キャパシタＣ５の電圧からキャ
パシタＣ３の電圧を差し引いた値であるから、第１の可
変容量キャパシタの電圧は零に維持され、このため電流
ｉ₅ は流れなくなる。

【００５１】前述で説明したＩＧＢＴＱ１のオフ、オン
動作の過程で、可変容量キャパシタの充放電に係る損失
を低減することが本発明の重要な狙いであり、この点に
ついて以下に説明する。

【００５２】キャパシタＣ１、Ｃ２の電圧がそれぞれ数
４式、数５式で表わされる状態から、数６式に示すＶｏ
に変化するまでの損失をＷとおくと、損失Ｗは数７式で
表わすことができる。

【００５３】

【数７】

【００５４】前述した本発明の第１の実施例に使用され
るスナバ回路の損失と最大電圧とを従来技術と比較して
示した結果が図４（ａ）、図４（ｂ）に示されている。
この図において比較した従来技術によるスナバ回路は、
ダイオードとキャパシタとが直列に接続され、ダイオー
ドに並列に抵抗を設けた一般的なものとした。また、従
来技術のスナバ回路のキャパシタの容量は、本発明の第
１の実施例で説明したキャパシタＣ１とＣ２とが直列に
接続された場合の合成容量Ｃｏと等しい値に設定した。

【００５５】図４（ａ）から判るように、最大電圧Ｖｍ
に関して見ると、従来技術のスナバ回路は、本発明の実
施例における数３式の（Ｃ１＋Ｃ５）をＣｏで置き換え
た形になり、Ｃ１＋Ｃ５＞Ｃｏである前提から、従来技
術によるスナバ回路の方が本発明の実施例の場合より大
きくなり、両者の差は電流ＩＬに比例する。

【００５６】また、図４（ｂ）から判るように、損失に
ついて見ると、本発明は、ＩＧＢＴＱ１のターンオン時
の損失が数７式により表わされるが、従来技術によるス
ナバ回路の場合、数７式の括弧内をＶｍで置き換えた式
となる。そして、従来技術によるスナバ回路のＶｍは、
本発明のＶｍより大きくなる。このため、損失Ｗに関し
ても、従来のスナバ回路の方が大きくなり、両者の差は
負荷電流ＩＬの２乗に比例するものとなる。

【００５７】前述したように、本発明の第１の実施例に
使用しているスナバ回路は、従来技術によるスナバ回路
に比較して、低損失でかつ過電圧抑制効果も向上させる
ことができる。

【００５８】本発明の第１の実施例に使用されるスナバ
回路は、スナバ回路自身の損失を低減することができる
ものであるが、同時に、パワー半導体素子によるスイッ
チング素子、すなわち、実施例におけるＩＧＢＴのスイ
ッチング損失をも低減させるという効果を奏することが
できるものであり、次に、そのことを説明する。

【００５９】図５には、本発明の第１の実施例における
ＩＧＢＴＱ１のターンオフ時の波形を従来技術と比較し
て示している。スイッチング素子であるパワー半導体素
子として、ＩＧＢＴ、バイポーラトランジスタ、ＧＴＯ
（ゲートターンオフサイリスタ）等のバイポーラ型素子
（電子と正孔との２種類のキャリアによって電流が流れ
る半導体素子）を使用するものとする。これらの素子
は、電流を遮断した後にテイル電流と呼ばれる素子内部
に過剰蓄積されたキャリアが排出されることに起因する
電流が流れることが特徴である。

【００６０】図５では、この電流が流れる期間をテイル
期間として示している。テイル期間に電圧変動（ｄＶ／
ｄｔ）が生じた場合、その電圧変動が大きいほどテイル
電流が大きくなることは、電力変換技術に係る分野では
知られていることである。このことは、簡単に言えば、
電圧がキャリア（電荷）の流れる速度を決めているため
に、電圧変動が大きいほど短時間に多くのキャリアが移
動し、電流が多く流れると考えて良い。

【００６１】このような素子を用いて図１に示すような
構成とした本発明の第１の実施例は、電流が遮断される
期間（テイル期間以前）において、可変容量キャパシタ
の合成容量が小さいため電圧変動が大きいが、その後の
テイル期間において、前述したようにキャパシタＣ１の
単独容量によって電圧上昇が抑制され、電圧変動を十分
に小さくすることができる。このため、図５に示すよう
に、本発明の実施例の場合、テイル電流が小さくなり、
電圧とテイル電流とにより発生する損失を小さくするこ
とができる。一般に、スナバ回路を備えた電力変換装置
は、ターンオフ時の損失の約９０％がテイル期間に発生
するため、本発明の実施例のように、テイル電流が小さ
くなることは損失の低減に対して有効である。従って、
前述した本発明の実施例は、スナバ回路の損失とテイル
期間の素子の損失とを同時に低減することができるとい
う効果を得ることができる。

【００６２】これに対して、従来技術の場合、ＩＧＢＴ
Ｑ１に並列に設けた個別スナバ回路のキャパシタの容量
が小さいと、図５に示すように電圧が振動的になり、こ
の影響でテイル電流も大きくなって、損失の増加を招く
ことになる。勿論、個別スナバ回路のキャパシタの容量
を大きくして電圧振動を抑制することは可能であるが、
この場合には、スナバ回路の損失がキャパシタの容量に
比例して大きくなってしまう。

【００６３】前述した本発明の第１の実施例は、スナバ
回路のキャパシタ容量を変化させるために、キャパシタ
Ｃ２及びＣ４の充電電圧に応じてダイオードＤｓ１及び
Ｄｓ３が電流を通流あるいは遮断させるように、すなわ
ち、ダイオードＤｓ１、Ｄｓ３を一種のスイッチとして
機能させるようにしている。

【００６４】従って、図１に示す本発明の第１の実施例
と同一の特性を得るためには、ダイオードＤｓ１、Ｄｓ
３の代わりに入出力端子と制御端子とを具備するスイッ
チ素子を用い、このスイッチ素子をキャパシタＣ２、Ｃ
４の充電電圧に応じて制御するようにしてもよい。

【００６５】図６はこのような本発明の第２の実施例の
構成を示す図である。図６において、１０、１１は制御
手段、Ｓ１、Ｓ２はスイッチ素子であり、他の符号は図
１の場合と同一である。この本発明の第２の実施例は、
図１におけるダイオードＤｓ１、Ｄｓ３の代わりにスイ
ッチ素子Ｓ１、Ｓ２を用い、これらのスイッチ素子Ｓ
１、Ｓ２を、制御手段１０、１１によりキャパシタＣ
２、Ｃ４の充電電圧に応じて制御するようにしたもので
ある。

【００６６】すなわち、図６に示す本発明の第２の実施
例は、図１により説明した本発明の第１の実施例におけ
るダイオードＤｓ１の位置にスイッチ素子Ｓ１の入力、
出力端子を接続すると共に、キャパシタＣ２の充電電圧
を制御手段１０で検出し、この電圧が所定の値以下でス
イッチ素子Ｓ１をオンさせるための信号をその制御端子
に印加するように構成される。また、同様に、ダイオー
ドＤｓ３の位置にスイッチ素子Ｓ２の入力、出力端子を
接続すると共に、キャパシタＣ４の充電電圧を制御手段
１１で検出し、この電圧が所定の値以下でスイッチ素子
Ｓ２をオンさせるための信号をその制御端子に印加する
ように構成される。

【００６７】この本発明の第２の実施例は、スイッチ素
子Ｓ１、Ｓ２として、ｎｐｎトランジスタを使用してい
るが、スイッチ素子Ｓ１、Ｓ２としては、次に説明する
ような条件を満たすことのできるスイッチ手段であれば
他のどのような素子を用いてもよい。すなわち、（１）
スイッチ素子Ｓ１、Ｓ２は、それぞれ、並列に接続され
るダイオードＤｓ２、Ｄｓ４と同じ方向に電流を流すも
のであり、（２）前記電流の方向と逆方向には電流を流
さないこと。また、（３）スイッチ素子Ｓ１、Ｓ２は、
それぞれ、オフ時においては、入力端子（図６の場合、
Ｓ１、Ｓ２のコレクタ）を基準電位として出力端子（図
６では、Ｓ１、Ｓ２のエミッタ）に高電圧が印加される
が、これは通常の半導体素子とは逆であり、この逆電圧
に耐えられること。

【００６８】スイッチ素子Ｓ１、Ｓ２は、以上の３条件
を考慮すると、ＭＯＳＦＥＴのように入出力端子間に寄
生ダイオードが存在する素子を単体で使用することがで
きない。また、図６に示したｎｐｎトランジスタによる
スイッチ素子Ｓ１、Ｓ２は、（１）、（２）の条件を満
足しているが、（３）の条件を満足させるために、ベー
ス、エミッタ間の耐電圧性を大きくした素子が必要であ
る。

【００６９】図６に示す本発明の第２の実施例におい
て、制御手段１０、１１は、それぞれ、キャパシタＣ
２、Ｃ４の充電電圧を検出し、この電圧が図６に示す極
性において０Ｖ以下であればスイッチ素子Ｓ１、Ｓ２を
オンさせ、逆に、前記電圧が０Ｖ以上であればＳ１、Ｓ
２をオフさせる。

【００７０】前述した図６に示す本発明の第２の実施例
の特性は、図１に示す本発明の第１の実施例と同一であ
り、キャパシタＣ２、Ｃ４の電圧に応じてスイッチ素子
Ｓ１、Ｓ２をオフ、オン制御することにより、ＩＧＢＴ
Ｑ１、Ｑ２に対するスナバキャパシタの容量を等価的に
変化させることができる。そして、このような本発明の
第２の実施例によっても、前述した本発明の第１の実施
例の場合と全く同様な効果を得ることができる。

【００７１】図７は本発明の第３の実施例による電力変
換装置の構成例を示す図であり、モータ制御のシステム
構成例である。図７において、３はスナバ回路、４は駆
動回路、５は制御回路、６は電流検出器、７は交流電
源、９はコンバータ、Ｑ３〜Ｑ６はＩＧＢＴ、Ｄ３〜Ｄ
６はダイオードであり、他の符号は図１の場合と同一で
ある。

【００７２】図７に示す本発明の第３の実施例である電
力変換装置は、負荷２であるモータを制御するインバー
タ装置であり、交流電源７から電力の供給を受けて交流
から直流に整流するコンバータ９に内蔵するコンデンサ
によって平滑化された直流電力が印加される。そして、
インバータ装置は、図１に示す実施例をＵ相〜Ｗ相の各
１相分とする構成のインバータを３相分並列に設けて構
成されている。

【００７３】Ｕ相の構成は、図１と同一である。Ｖ相
は、上アームがＩＧＢＴＱ４とこれに並列に接続したダ
イオードＤ４とにより、また、下アームがＩＧＢＴＱ３
とこれに並列に接続したダイオードＤ３により構成さ
れ、同様に、Ｗ相は、上アームがＩＧＢＴＱ６とこれに
並列に接続したダイオードＤ６とにより、また、下アー
ムがＩＧＢＴＱ５とこれに並列に接続したダイオードＤ
５とにより構成される。Ｕ相で破線で囲んだスナバ回路
３は、図１に示した上アームと下アームとに対するスナ
バ回路の全体の構成であり、同一の構成を有するスナバ
回路３が、Ｖ相とＷ相とにもそれぞれ備えられる。そし
て、Ｕ、Ｖ、Ｗ相の各相インバータの上アームと下アー
ムとの接続点である出力端子からは負荷２としてのモー
タに電力が供給される。

【００７４】インバータ装置に対する制御側の構成とし
て、制御回路５及び駆動回路４が備えられており、制御
回路５は、入力された速度指令８と各相の出力電流を検
出する電流検出器６からの信号とに基づいて、各相の上
アーム及び下アームのＩＧＢＴをオンあるいはオフさせ
る信号を生成し、駆動回路４は、この制御回路５からの
手段により各ＩＧＢＴのゲートを駆動してインバータ装
置を制御し、負荷２としてのモータを制御する。

【００７５】前述した本発明の第３の実施例による電力
変換装置は、前述したように、スナバ回路の可変容量キ
ャパシタの効果により、過電圧抑制と損失の低減を図る
ことができ、同時に、負荷電流が小さい場合の制御性を
改善することができるという効果を奏することができ、
かつ、電圧の振動が抑制されるため、電流検出器６に悪
影響を及ぼすノイズを低減することができる。

【００７６】以下、電流検出器６に悪影響を及ぼすノイ
ズの低減について説明する。

【００７７】すなわち、図７において、負荷２であるモ
ータの巻線間にはストレーキャパシタが存在しており、
Ｕ相〜Ｗ相の各出力電圧が変動すると、ストレーキャパ
シタに高周波の漏れ電流が流れ、この漏れ電流が電流検
出器６に影響を及ぼす恐れがある。本発明の実施例の場
合、図２により説明したように、ＩＧＢＴＱ１の電圧振
動（Ｕ相の出力電圧の変動に等しい）を抑制することが
できるため、前述した高周波漏れ電流を低減することが
可能である。

【００７８】また、図７に示す本発明の第３の実施例に
よる電力変換装置は、モータの制御動作を安定化させる
上でも有効である。すなわち、ノイズの原因は、前述し
たモータ巻線間のストレーキャパシタを流れる高周波漏
れ電流の他に、対地間浮遊容量に関するノイズ電流等、
様々な要因があるが、その多くが急激な電圧変化（ｄＶ
／ｄｔ）に起因しており、従来技術によるスナバ回路を
使用する場合に、電圧が振動し、ｄＶ／ｄｔが大きくな
るような場合でも、本発明の実施例による電力変換装置
は、電圧振動及びｄＶ／ｄｔを抑制することができるた
め、ノイズの低減を図ることができ、モータの制御動作
を安定化することができる。

【００７９】前述した本発明の第３の実施例による電力
変換装置は、図１に示す実施例をＵ相〜Ｗ相の各１相分
とする構成のインバータを３相分並列に設けて構成する
として説明したが、図６に示す実施例を使用しても同様
に構成することができ、同様な効果を得ることができ
る。

【００８０】図８は本発明の第４の実施例による電力変
換装置の構成を説明する図である。この実施例は、図７
により説明した本発明の第３の実施例における可変容量
キャパシタの構成を変えた例であり、図には図７のスナ
バ回路３の第１の可変容量キャパシタに係る部分だけを
抜き出して示しているが、他の全てのＩＧＢＴに関する
可変容量キャパシタも同様に構成される。

【００８１】図８に示す本発明の第４の実施例は、キャ
パシタＣ１とダイオードＤｓ１との間にスイッチ素子Ｓ
３を備え、電流検出器６による負荷電流の検出結果に基
づいて、制御回路５がスイッチ素子Ｓ３をオン、あるい
は、オフに制御するものである。すなわち、この実施例
は、モータに対する負荷電流が予め設定した値より小さ
い場合にスイッチ素子Ｓ３をオフに制御することが特徴
である。スイッチ素子Ｓ３がオフの状態で、キャパシタ
Ｃ１、Ｃ２により構成される第１の可変容量キャパシタ
の合成容量は、ダイオードＤｓ１のバイアス状態に関係
無く数２式で表わされる値に固定化される。また、スイ
ッチ素子Ｓ３がオン状態のときには、図２の説明で述べ
た動作が行われる。

【００８２】モータを駆動の場合、モータに供給する電
流は、各相毎に位相が１２０度ずれた正弦波の電流であ
る。また、数１式で表わしたように配線の電磁エネルギ
ーは電流の２乗に比例するため、電流が小さい場合、ス
イッチング素子であるＩＧＢＴが許容できる範囲でスナ
バ回路の容量を小さくした方が、損失の低減、スナバ回
路の充電時間短縮の点から望ましい。

【００８３】図１により説明した実施例の場合、可変容
量キャパシタの容量が数２式により表わされる容量から
キャパシタＣ１単独の容量に切り替わる条件は、数６式
で表わしたキャパシタＣ２の電圧が零になることであ
る。数６式は数３式に依存するから、図１に示した実施
例の場合も、容量の切り替えは、間接的に負荷電流に依
存している。負荷電流に対する間接的な容量変化を直接
的な関係にしようとしたものが図８に示す本発明の第４
の実施例である。

【００８４】この本発明の第４の実施例において、スイ
ッチ素子Ｓ３がオフとされる期間は、負荷２に対する正
弦波電流の各サイクルにおける電流が予め設定した値よ
り小さい期間とされるが、負荷２に対する正弦波電流の
ピーク値が、予め設定した値より小さい場合には、常時
スイッチ素子Ｓ３はオフとされることになる。

【００８５】前述した本発明の第４の実施例によれば、
電流が小さい場合に数２式で表わされる容量、電流が大
きい場合に可変容量というように、負荷２の動作状況に
応じたバリエーションを増やしフレキシブルな対応が可
能になる。

【００８６】

【発明の効果】以上説明したように本発明によれば、ス
イッチング素子としてのパワー半導体素子に対する過電
圧を軽減させ、スナバ回路の損失、パワー半導体素子の
スイッチング損失を低減することができる。また、電圧
変動を抑制して負荷となる装置に影響を及ぼすノイズを
低減し装置の動作を安定化させることができる。

【図面の簡単な説明】

【図１】本発明第１の実施例による電力変換装置の構成
例を示す図である。

【図２】本発明の第１の実施例の動作を説明する電流経
路を示す図である。

【図３】本発明の第１の実施例の動作を説明する波形図
である。

【図４】本発明の第１の実施例に用いるスナバ回路の損
失と最大電圧とを従来技術と比較して説明する図であ
る。

【図５】本発明の第１の実施例におけるスイッチング素
子のターンオフ波形を従来技術と比較して説明するであ
る。

【図６】このような本発明の第２の実施例の構成を示す
図である。

【図７】本発明の第３の実施例による電力変換装置構成
例を示す図である。

【図８】本発明の第４の実施例による電力変換装置の構
成を説明する図である。

【符号の説明】

１電源２負荷３１相分のスナバ回路４駆動回路５制御回路６電流検出手段７交流電源９コンバータ１０、１１制御手段Ｑ１〜Ｑ６ＩＧＢＴＤ１〜Ｄ６ダイオードＤｓ１〜Ｄｓ４スナバダイオードＣ１〜Ｃ４スナバキャパシタＣ５クランプキャパシタＲ１、Ｒ２抵抗Ｓ１〜Ｓ３スイッチ素子

フロントページの続き (51)Int.Cl.⁶ 識別記号庁内整理番号ＦＩ技術表示箇所Ｈ０３Ｋ 17/16 9184−5ＫＨ０３Ｋ 17/16 Ｍ (72)発明者椙山繁茨城県日立市大みか町五丁目２番１号株式会社日立製作所大みか工場内

Claims

【特許請求の範囲】

【請求項１】主電源の端子間に、直列に接続された第
１、第２のスイッチング素子を備え、制御手段の指令に
応じて前記２つのスイッチング素子を制御することによ
り、前記２つのスイッチング素子の接続点から負荷に電
力を供給す電力変換装置において、前記２つのスイッチ
ング素子のそれぞれの入出力端子間に接続された第１、
第２のキャパシタを有すると共に、前記各スイッチング
素子に対する第２のキャパシタ相互間を接続するクラン
プ用スナバキャパシタを有し、前記スイッチング素子の
オン時、その素子に対応する前記第１のキャパシタから
第２のキャパシタにエネルギーを供給し、前記スイッチ
ング素子に印加される両キャパシタの充電電圧を相殺さ
せると共に、前記スイッチング素子のオフ時、その素子
の電圧が所定値以下で、その素子に対応する第１、第２
の２つのキャパシタの直列合成容量により、また、素子
の電圧が所定値以上で、その素子に対応する第１のキャ
パシタの単独容量によりスイッチング素子に印加される
電圧を抑制することを特徴とする電力変換装置。
【請求項２】主電源の端子間に、直列に接続された第
１、第２のスイッチング素子を備え、制御手段の指令に
応じて前記２つのスイッチング素子を制御することによ
り、前記２つのスイッチング素子の接続点から負荷に電
力を供給す電力変換装置において、前記２つのスイッチ
ング素子のそれぞれの入出力端子間に接続された第１の
ダイオードと第１のキャパシタとを直列に接続した回路
手段と、前記第１のダイオードのそれぞれに並列に接続
した、抵抗と第２のキャパシタとを直列に接続し、前記
第１のダイオードと同一方向に電流を通流する第２のダ
イオードを前記抵抗に並列に設けた回路手段と、前記抵
抗と第２のキャパシタとの接続点相互間を接続するクラ
ンプ用スナバキャパシタとを備えたことを特徴とする電
力変換装置。
【請求項３】主電源の端子間に、直列に接続された第
１、第２のスイッチング素子を備え、制御手段の指令に
応じて前記２つのスイッチング素子を制御することによ
り、前記２つのスイッチング素子の接続点から負荷に電
力を供給す電力変換装置において、前記２つのスイッチ
ング素子のそれぞれの入出力端子間に接続されたスイッ
チ手段と第１のキャパシタとを直列に接続した回路手段
と、前記スイッチ手段のそれぞれに並列に接続した、抵
抗と第２のキャパシタとを直列に接続し、前記スイッチ
手段と同一方向に電流を通流するダイオードを前記抵抗
に並列に設けた回路手段と、前記抵抗と第２のキャパシ
タとの接続点相互間を接続するクランプ用スナバキャパ
シタとを備え、前記第２のキャパシタに充電された電圧
に応じて前記スイッチ手段をオフまたはオン制御するこ
とを特徴とする電力変換装置。
【請求項４】主電源の端子間に、直列に接続された第
１、第２のスイッチング素子を備え、制御手段の指令に
応じて前記２つのスイッチング素子を制御することによ
り、前記２つのスイッチング素子の接続点から負荷に電
力を供給す電力変換装置において、前記２つのスイッチ
ング素子のそれぞれの入出力端子間に接続された第１の
ダイオードとスイッチ手段と第１のキャパシタとを直列
に接続した回路手段と、前記第１のダイオードとスイッ
チ手段の直列回路部のそれぞれに並列に接続した、抵抗
と第２のキャパシタとを直列に接続し、前記第１のダイ
オードと同一方向に電流を通流する第２のダイオードを
前記抵抗に並列に設けた回路手段と、第２のキャパシタ
相互間を接続するクランプ用スナバキャパシタとを備
え、前記スイッチ手段を、前記負荷に対する負荷電流が
予め設定した電流値より小さいときオフとすることを特
徴とする電力変換装置。
【請求項５】前記第２のキャパシタの容量値が前記第
１のキャパシタの容量値に比べて小さく設定されること
特徴とする請求項１ないし４のうちいずれか１記載の電
力変換装置。
【請求項６】前記クランプ用スナバキャパシタ容量値
が前記第１、第２のキャパシタの容量値に比べて大きく
設定されることを特徴とする請求項１ないし５のうちい
ずれか１記載の電力変換装置。
【請求項７】主電源の端子間に、直列に接続された第
１、第２のスイッチング素子を１つの相としてこれを複
数相備え、制御手段の指令に応じて前記スイッチング素
子を制御することにより、前記各相の２つのスイッチン
グ素子の接続点から負荷に電力を供給す電力変換装置に
おいて、請求項１ないし６のうちいずれか１記載の電力
変換装置を１相分として使用することを特徴とする電力
変換装置。