JP2604668B2 - スイッチング回路のスナバー回路 - Google Patents
スイッチング回路のスナバー回路Info
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Description
【０００１】
【産業上の利用分野】本発明は、スイッチングレギュレ
ータなどのスイッチング回路において、スイッチング素
子がターンオフした瞬間の急激な電圧の上昇を防ぐとと
もに、ターンオンしたときの電力損失を可能な限り無く
するようにしたスイッチング回路のスナバー回路に関す
るものである。
ータなどのスイッチング回路において、スイッチング素
子がターンオフした瞬間の急激な電圧の上昇を防ぐとと
もに、ターンオンしたときの電力損失を可能な限り無く
するようにしたスイッチング回路のスナバー回路に関す
るものである。
【０００２】
【従来の技術】図４に示すような、直流電源端子１０、
１１との間に、トランス、負荷などのインダクタ１２と
ＭＯＳ−ＦＥＴなどのスイッチング素子１３とを直列に
接続したスイッチング回路において、前記スイッチング
素子１３の両端間に、このスイッチング素子１３のター
ンオフ時に発生する時間の短いサージを抑制するため、
スナバ回路１４が接続される。このスナバ回路１４は、
従来は、主にフォワードタイプのインバータでは、抵抗
１５とコンデンサ１６とを直列に接続するとともに、抵
抗１５と並列にダイオード１７を接続してなるものが用
いられていた。
１１との間に、トランス、負荷などのインダクタ１２と
ＭＯＳ−ＦＥＴなどのスイッチング素子１３とを直列に
接続したスイッチング回路において、前記スイッチング
素子１３の両端間に、このスイッチング素子１３のター
ンオフ時に発生する時間の短いサージを抑制するため、
スナバ回路１４が接続される。このスナバ回路１４は、
従来は、主にフォワードタイプのインバータでは、抵抗
１５とコンデンサ１６とを直列に接続するとともに、抵
抗１５と並列にダイオード１７を接続してなるものが用
いられていた。
【０００３】このようなスナバ回路１４において、スイ
ッチング素子１３がオフした瞬間、ダイオード１７を介
してコンデンサ１６にサージ電流を流し、スイッチング
素子１３のＤ−Ｓ間の電圧Ｖｄｓの立上りを下げる。ま
た、抵抗１５は、スイッチング素子１３がオンした瞬
間、コンデンサ１６の電荷を急速に放電し、ＭＯＳ−Ｆ
ＥＴなどのスイッチング素子１３のＤ（ドレイン）電流
Ｉｄが上昇し過ぎるのを防止する。
ッチング素子１３がオフした瞬間、ダイオード１７を介
してコンデンサ１６にサージ電流を流し、スイッチング
素子１３のＤ−Ｓ間の電圧Ｖｄｓの立上りを下げる。ま
た、抵抗１５は、スイッチング素子１３がオンした瞬
間、コンデンサ１６の電荷を急速に放電し、ＭＯＳ−Ｆ
ＥＴなどのスイッチング素子１３のＤ（ドレイン）電流
Ｉｄが上昇し過ぎるのを防止する。
【０００４】
【発明が解決しようとする課題】回路中に、トランス、
負荷などのインダクタ１２を有するものでは、特に、こ
のインダクタ１２の大きなエネルギーが、スイッチング
素子１３のオフした瞬間に急激にきわめて高電圧に跳ね
上がるが、この電圧はダイオード１７を介してコンデン
サ１６に充電して吸収される。このとき、跳ね上りの高
電圧がスイッチング素子１３の耐圧を越えないようにす
るには、容量の大きなコンデンサ１６を用いることが望
ましい。ところが、このコンデンサ１６に容量の大きな
ものを用いると、スイッチング素子１３のオンしたとき
に抵抗１５で消費される電力が大きくなって無視できな
くなる。
負荷などのインダクタ１２を有するものでは、特に、こ
のインダクタ１２の大きなエネルギーが、スイッチング
素子１３のオフした瞬間に急激にきわめて高電圧に跳ね
上がるが、この電圧はダイオード１７を介してコンデン
サ１６に充電して吸収される。このとき、跳ね上りの高
電圧がスイッチング素子１３の耐圧を越えないようにす
るには、容量の大きなコンデンサ１６を用いることが望
ましい。ところが、このコンデンサ１６に容量の大きな
ものを用いると、スイッチング素子１３のオンしたとき
に抵抗１５で消費される電力が大きくなって無視できな
くなる。
【０００５】特に、スイッチング素子１３としてＭＯＳ
−ＦＥＴを用いて、１００ＫＨｚから数ＭＨｚという高
周波数化された回路では、耐圧の目的からは、コンデン
サ１６の容量は大きければ大きい程よいが、大きすぎる
と逆にＭＯＳ−ＦＥＴなどのスイッチング素子１３のオ
ンしたときに抵抗１５で消費される電力が大きくなり、
高周波数化に対応できなくなるという問題があった。ち
なみに、スイッチング素子１３のオン、オフ時のＤ電流
Ｉｄと、Ｄ−Ｓ間電圧Ｖｄｓ（Ｖｄｓ＝２２０ボルトと
する）との特性は、図３（ｄ）に示すように、これらの
交差時の電圧ｖは、ｖ＝９０ボルトにも達する。
−ＦＥＴを用いて、１００ＫＨｚから数ＭＨｚという高
周波数化された回路では、耐圧の目的からは、コンデン
サ１６の容量は大きければ大きい程よいが、大きすぎる
と逆にＭＯＳ−ＦＥＴなどのスイッチング素子１３のオ
ンしたときに抵抗１５で消費される電力が大きくなり、
高周波数化に対応できなくなるという問題があった。ち
なみに、スイッチング素子１３のオン、オフ時のＤ電流
Ｉｄと、Ｄ−Ｓ間電圧Ｖｄｓ（Ｖｄｓ＝２２０ボルトと
する）との特性は、図３（ｄ）に示すように、これらの
交差時の電圧ｖは、ｖ＝９０ボルトにも達する。
【０００６】本発明は、電力損失が少なく、しかも、効
率を低下させることなく高周波数化ができるものを得る
ことを目的とするものである。
率を低下させることなく高周波数化ができるものを得る
ことを目的とするものである。
【０００７】
【課題を解決するための手段】本発明は、直流電源に、
インダクタ１２とスイッチング素子１３とを直列に接続
し、前記スイッチング素子１３の両端に、並列にスナバ
回路２４を接続してなるスイッチング回路において、前
記スナバ回路２４は、前記スイッチング素子１３のオフ
時に発生するサージエネルギーを吸収する第１コンデン
サ２５（Ｃ１）とこの第１コンデンサ２５（Ｃ１）と略
等しいかやや小さい容量の第２コンデンサ２６（Ｃ２）
との直列回路と、他方の第２コンデンサ２６と並列で、
かつ前記スイッチング素子１３の導通方向と同一導通方
向に接続されたダイオード２７とからなり、第１コンデ
ンサ２５（Ｃ１）＞第２コンデンサ２６（Ｃ２）、好ま
しくは、Ｃ１≒２×Ｃ２とし、スイッチング素子１３
は、ＭＯＳ−ＦＥＴを用い、１００ＫＨｚ以上の高周波
数化したスイッチング回路からなるスイッチング回路の
スナバー回路である。
インダクタ１２とスイッチング素子１３とを直列に接続
し、前記スイッチング素子１３の両端に、並列にスナバ
回路２４を接続してなるスイッチング回路において、前
記スナバ回路２４は、前記スイッチング素子１３のオフ
時に発生するサージエネルギーを吸収する第１コンデン
サ２５（Ｃ１）とこの第１コンデンサ２５（Ｃ１）と略
等しいかやや小さい容量の第２コンデンサ２６（Ｃ２）
との直列回路と、他方の第２コンデンサ２６と並列で、
かつ前記スイッチング素子１３の導通方向と同一導通方
向に接続されたダイオード２７とからなり、第１コンデ
ンサ２５（Ｃ１）＞第２コンデンサ２６（Ｃ２）、好ま
しくは、Ｃ１≒２×Ｃ２とし、スイッチング素子１３
は、ＭＯＳ−ＦＥＴを用い、１００ＫＨｚ以上の高周波
数化したスイッチング回路からなるスイッチング回路の
スナバー回路である。
【０００８】
【作用】トランス、負荷などのインダクタ１２の大きな
エネルギーが、スイッチング素子１３のオフした瞬間
に、急激にきわめて高電圧に跳ね上がるので、この電圧
がダイオード２７を介して第１コンデンサ２５に充電し
て吸収される。スイッチング素子１３がオフからオンし
た瞬間、第１コンデンサ２５、第２コンデンサ２６、ス
イッチング素子１３、第１コンデンサ２５の閉回路が形
成されて、第１コンデンサ２５の電荷を第２コンデンサ
２６を通り放電するので、損失なしで充電電荷が放出さ
れる。
エネルギーが、スイッチング素子１３のオフした瞬間
に、急激にきわめて高電圧に跳ね上がるので、この電圧
がダイオード２７を介して第１コンデンサ２５に充電し
て吸収される。スイッチング素子１３がオフからオンし
た瞬間、第１コンデンサ２５、第２コンデンサ２６、ス
イッチング素子１３、第１コンデンサ２５の閉回路が形
成されて、第１コンデンサ２５の電荷を第２コンデンサ
２６を通り放電するので、損失なしで充電電荷が放出さ
れる。
【０００９】
【実施例】以下、本発明の実施例を図面に基づき説明す
る。図１において、交流電源２８は、整流回路２９を介
して直流電源端子１０、１１に接続され、この直流電源
端子１０、１１間には、トランス、負荷などのインダク
タ１２の１次巻線３０と、ＭＯＳ−ＦＥＴなどのスイッ
チング素子１３とが直列に接続されている。前記インダ
クタ１２の補助巻線３２の一端には、スイッチング素子
１８を介して直流電源端子１０に接続され、また、補助
巻線３２の他端には、クランプコンデンサ１９とダイオ
ード２２とが接続されている。前記スイッチング素子１
３とスイッチング素子１８のＧ（ゲート）には、スイッ
チング制御回路２３が接続されている。
る。図１において、交流電源２８は、整流回路２９を介
して直流電源端子１０、１１に接続され、この直流電源
端子１０、１１間には、トランス、負荷などのインダク
タ１２の１次巻線３０と、ＭＯＳ−ＦＥＴなどのスイッ
チング素子１３とが直列に接続されている。前記インダ
クタ１２の補助巻線３２の一端には、スイッチング素子
１８を介して直流電源端子１０に接続され、また、補助
巻線３２の他端には、クランプコンデンサ１９とダイオ
ード２２とが接続されている。前記スイッチング素子１
３とスイッチング素子１８のＧ（ゲート）には、スイッ
チング制御回路２３が接続されている。
【００１０】前記スイッチング素子１３のＤ（ドレイ
ン）−Ｓ（ソース）間には、本発明によるスナバ回路２
４が並列に接続されている。このスナバ回路２４は、第
１コンデンサ２５（容量Ｃ１）と第２コンデンサ２６
（容量Ｃ２）との直列回路と、他方の第２コンデンサ２
６と並列なダイオード２７とからなる。このスナバ回路
２４における第１コンデンサ２５（Ｃ１）と第２コンデ
ンサ２６（Ｃ２）との容量の比は、Ｃ１≒２×Ｃ２ で
あるときが最も特性が優れている。その特性データにつ
いては後述する。なお、２０は出力端子、２１は出力端
子、３１は２次巻線である。
ン）−Ｓ（ソース）間には、本発明によるスナバ回路２
４が並列に接続されている。このスナバ回路２４は、第
１コンデンサ２５（容量Ｃ１）と第２コンデンサ２６
（容量Ｃ２）との直列回路と、他方の第２コンデンサ２
６と並列なダイオード２７とからなる。このスナバ回路
２４における第１コンデンサ２５（Ｃ１）と第２コンデ
ンサ２６（Ｃ２）との容量の比は、Ｃ１≒２×Ｃ２ で
あるときが最も特性が優れている。その特性データにつ
いては後述する。なお、２０は出力端子、２１は出力端
子、３１は２次巻線である。
【００１１】以上のような構成における動作を説明す
る。 Ａ．スイッチング素子１３がオンからオフした瞬間 このときの動作は、図４に示した従来回路と同様、スイ
ッチング素子１３がオフした瞬間、スナバ回路２４のダ
イオード２７を介して第１コンデンサ２５にサージ電流
を流し、スイッチング素子１３のＤ−Ｓ間の電圧Ｖｄｓ
の立上りを下げる。すなわち、トランス、負荷などのイ
ンダクタ１２の大きなエネルギーが、スイッチング素子
１３のオフした瞬間に急激にきわめて高電圧に跳ね上が
るので、この電圧Ｖｄｓがダイオード２７を介して第１
コンデンサ２５に充電して吸収される。なお、この場
合、第１コンデンサ２５の容量Ｃ１が大きければ大きい
程、電圧Ｖｄｓの立上り（ｄＶｄｓ／ｄｔ）がゆるやか
になる。
る。 Ａ．スイッチング素子１３がオンからオフした瞬間 このときの動作は、図４に示した従来回路と同様、スイ
ッチング素子１３がオフした瞬間、スナバ回路２４のダ
イオード２７を介して第１コンデンサ２５にサージ電流
を流し、スイッチング素子１３のＤ−Ｓ間の電圧Ｖｄｓ
の立上りを下げる。すなわち、トランス、負荷などのイ
ンダクタ１２の大きなエネルギーが、スイッチング素子
１３のオフした瞬間に急激にきわめて高電圧に跳ね上が
るので、この電圧Ｖｄｓがダイオード２７を介して第１
コンデンサ２５に充電して吸収される。なお、この場
合、第１コンデンサ２５の容量Ｃ１が大きければ大きい
程、電圧Ｖｄｓの立上り（ｄＶｄｓ／ｄｔ）がゆるやか
になる。
【００１２】Ｂ．スイッチング素子１３がオフからオン
した瞬間 スイッチング素子１８がオフした後、わかずかなタイム
ラグをもってスイッチング素子１３がオンする。する
と、第１コンデンサ２５、第２コンデンサ２６、スイッ
チング素子１３、第１コンデンサ２５の閉回路が形成さ
れて、第１コンデンサ２５の電荷を放電する。このと
き、第１、第２コンデンサ２５、２６の直列回路の容量
Ｃは Ｃ＝１／（１／Ｃ１＋１／Ｃ２）＝Ｃ１・Ｃ２／（Ｃ１＋Ｃ２） となり、総容量は少なくなる。また、図１において、ス
イッチング素子１３のＳ側（Ｃ１の下端）の電圧をｖ
０、Ｃ１とＣ２の接続点の電圧をｖ１、スイッチング素
子１３のＤ側（Ｃ２の上端）の電圧をｖ２とすると、Ｖ
ｄｓの変化に対するＣ１の電圧Ｖｃ１の変化が、従来回
路より充分小さく、したがって、少ない電荷の移動で済
み、損失なしで充電電荷が放出される。
した瞬間 スイッチング素子１８がオフした後、わかずかなタイム
ラグをもってスイッチング素子１３がオンする。する
と、第１コンデンサ２５、第２コンデンサ２６、スイッ
チング素子１３、第１コンデンサ２５の閉回路が形成さ
れて、第１コンデンサ２５の電荷を放電する。このと
き、第１、第２コンデンサ２５、２６の直列回路の容量
Ｃは Ｃ＝１／（１／Ｃ１＋１／Ｃ２）＝Ｃ１・Ｃ２／（Ｃ１＋Ｃ２） となり、総容量は少なくなる。また、図１において、ス
イッチング素子１３のＳ側（Ｃ１の下端）の電圧をｖ
０、Ｃ１とＣ２の接続点の電圧をｖ１、スイッチング素
子１３のＤ側（Ｃ２の上端）の電圧をｖ２とすると、Ｖ
ｄｓの変化に対するＣ１の電圧Ｖｃ１の変化が、従来回
路より充分小さく、したがって、少ない電荷の移動で済
み、損失なしで充電電荷が放出される。
【００１３】前記第１コンデンサ２５と第２コンデンサ
２６の容量Ｃ１とＣ２との比が、本発明の最も優れた特
性となる場合について、図３により説明する。 図３（ａ）： Ｃ１≒２×Ｃ２であるとき、スイッチング素子１３のオ
ン、オフ時のＤ電流Ｉｄと、Ｄ−Ｓ間電圧Ｖｄｓ（Ｖ＝
２２０ボルトとする）との交差時の電圧ｖは、ｖ≒２０
ボルトと、従来の約４分の１となり、スイッチング素子
１３での消費電力は最も少なくなった。このとき、Ｖｃ
１はＶｄｓの約２／３となった。なお、Ｃ１≒２×Ｃ２
であることが必須ではなく、少なくとも、Ｃ１＞Ｃ２で
あることが望ましい。ただし、Ｃ１≫Ｃ２のように、Ｃ
１が大きすぎると点線のように、電圧が大きく振動する
ので好ましくない。 図３（ｂ）： Ｃ２＝Ｃ１であるとき、交差時の電圧ｖは、従来の約２
分の１となり、この場合でもスイッチング素子１３での
消費電力は、充分少なくなった。また、Ｖｃ１はＶｄｓ
の約１／２となった。 図３（ｃ）： Ｃ１＜Ｃ２であるとき、すなわち、Ｃ１が小さいと、ｄ
Ｖｄｓ／ｄｔが急激に立ち上がるので、従来の抵抗１５
の場合と同様消費電力は、大きくなった。 図３（ｄ）： 従来の回路による特性を示し、電流と電圧の交差する電
圧ｖ値が高く、スイッチング素子１３で無駄な電力を消
費していることを示している。
２６の容量Ｃ１とＣ２との比が、本発明の最も優れた特
性となる場合について、図３により説明する。 図３（ａ）： Ｃ１≒２×Ｃ２であるとき、スイッチング素子１３のオ
ン、オフ時のＤ電流Ｉｄと、Ｄ−Ｓ間電圧Ｖｄｓ（Ｖ＝
２２０ボルトとする）との交差時の電圧ｖは、ｖ≒２０
ボルトと、従来の約４分の１となり、スイッチング素子
１３での消費電力は最も少なくなった。このとき、Ｖｃ
１はＶｄｓの約２／３となった。なお、Ｃ１≒２×Ｃ２
であることが必須ではなく、少なくとも、Ｃ１＞Ｃ２で
あることが望ましい。ただし、Ｃ１≫Ｃ２のように、Ｃ
１が大きすぎると点線のように、電圧が大きく振動する
ので好ましくない。 図３（ｂ）： Ｃ２＝Ｃ１であるとき、交差時の電圧ｖは、従来の約２
分の１となり、この場合でもスイッチング素子１３での
消費電力は、充分少なくなった。また、Ｖｃ１はＶｄｓ
の約１／２となった。 図３（ｃ）： Ｃ１＜Ｃ２であるとき、すなわち、Ｃ１が小さいと、ｄ
Ｖｄｓ／ｄｔが急激に立ち上がるので、従来の抵抗１５
の場合と同様消費電力は、大きくなった。 図３（ｄ）： 従来の回路による特性を示し、電流と電圧の交差する電
圧ｖ値が高く、スイッチング素子１３で無駄な電力を消
費していることを示している。
【００１４】前記実施例では、スイッチング素子１３
と、スイッチング素子１８をそれぞれ１個ずつ用いた例
で説明したが、図２に示すように、スイッチング素子１
３と、スイッチング素子１８をそれぞれ２個ずつ用いた
全波ブリッジ型の場合であってもそのまま適用できる。
と、スイッチング素子１８をそれぞれ１個ずつ用いた例
で説明したが、図２に示すように、スイッチング素子１
３と、スイッチング素子１８をそれぞれ２個ずつ用いた
全波ブリッジ型の場合であってもそのまま適用できる。
【００１５】
【発明の効果】本発明は、上述のように構成したので、
ＭＯＳ−ＦＥＴなどのスイッチング素子１３のオン時の
電圧の跳上りに対する過大な電圧ストレスの防止はもち
ろんのこと、スイッチング回路が高周波数化された場合
に特に問題となっていたスナバ回路１４の抵抗による電
力損失がなく、従来回路に比較して、第１コンデンサ２
５のＴａｎδでの損失だけとなり、効率が格段に良好で
ある。
ＭＯＳ−ＦＥＴなどのスイッチング素子１３のオン時の
電圧の跳上りに対する過大な電圧ストレスの防止はもち
ろんのこと、スイッチング回路が高周波数化された場合
に特に問題となっていたスナバ回路１４の抵抗による電
力損失がなく、従来回路に比較して、第１コンデンサ２
５のＴａｎδでの損失だけとなり、効率が格段に良好で
ある。
【図１】本発明によるスイッチング回路のスナバー回路
の第１実施例を示す電気回路図である。
の第１実施例を示す電気回路図である。
【図２】本発明によるスイッチング回路のスナバー回路
の第２実施例を示す電気回路図である。
の第２実施例を示す電気回路図である。
【図３】動作特性図である。
【図４】従来のスイッチング回路のスナバー回路を示す
電気回路図である。である。
電気回路図である。である。
１０…直流電源端子、１１…直流電源端子、１２…トラ
ンス、負荷などのインダクタ、１３…ＭＯＳ−ＦＥＴな
どのスイッチング素子、１４ 従来のスナバ回路、１５
…抵抗、１６…コンデンサ、１７…ダイオード、１８…
スイッチング素子、１９…クランプコンデンサ、２０…
出力端子、２１…出力端子、２２…ダイオード、２３…
スイッチング制御回路、２４…本発明のスナバ回路、２
５…第１コンデンサ、２６…第２コンデンサ、２７…ダ
イオード、２８…交流電源、２９…整流回路、３０…１
次巻線、３１…２次巻線、３２…補助巻線。
ンス、負荷などのインダクタ、１３…ＭＯＳ−ＦＥＴな
どのスイッチング素子、１４ 従来のスナバ回路、１５
…抵抗、１６…コンデンサ、１７…ダイオード、１８…
スイッチング素子、１９…クランプコンデンサ、２０…
出力端子、２１…出力端子、２２…ダイオード、２３…
スイッチング制御回路、２４…本発明のスナバ回路、２
５…第１コンデンサ、２６…第２コンデンサ、２７…ダ
イオード、２８…交流電源、２９…整流回路、３０…１
次巻線、３１…２次巻線、３２…補助巻線。
Claims (3)
- 【請求項１】 直流電源に、インダクタ１２とスイッチ
ング素子１３とを直列に接続し、前記スイッチング素子
１３の両端に、並列にスナバ回路２４を接続してなるス
イッチング回路において、前記スナバ回路２４は、前記
スイッチング素子１３のオフ時に発生するサージエネル
ギーを吸収する第１コンデンサ２５（Ｃ１）とこの第１
コンデンサ２５（Ｃ１）と略等しいかやや小さい容量の
第２コンデンサ２６（Ｃ２）との直列回路と、他方の第
２コンデンサ２６と並列で、かつ前記スイッチング素子
１３の導通方向と同一導通方向に接続されたダイオード
２７とからなることを特徴とするスイッチング回路のス
ナバー回路。 - 【請求項２】 第１コンデンサ２５（Ｃ１）＞第２コン
デンサ２６（Ｃ２）、好ましくは、Ｃ１≒２×Ｃ２とし
た請求項１記載のスイッチング回路のスナバー回路。 - 【請求項３】 スイッチング素子１３は、ＭＯＳ−ＦＥ
Ｔを用い、１００ＫＨｚ以上の高周波数化したスイッチ
ング回路からなる請求項１記載のスイッチング回路のス
ナバー回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4129460A JP2604668B2 (ja) | 1992-04-22 | 1992-04-22 | スイッチング回路のスナバー回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4129460A JP2604668B2 (ja) | 1992-04-22 | 1992-04-22 | スイッチング回路のスナバー回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05300753A JPH05300753A (ja) | 1993-11-12 |
| JP2604668B2 true JP2604668B2 (ja) | 1997-04-30 |
Family
ID=15010044
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4129460A Expired - Fee Related JP2604668B2 (ja) | 1992-04-22 | 1992-04-22 | スイッチング回路のスナバー回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2604668B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000333439A (ja) * | 1999-05-21 | 2000-11-30 | Toshiba Corp | スナバ回路及び電力変換装置 |
| JP4844007B2 (ja) * | 2005-05-18 | 2011-12-21 | 富士電機株式会社 | 複合型半導体装置 |
| JP4760256B2 (ja) * | 2005-09-21 | 2011-08-31 | 富士電機株式会社 | 複数個直列接続される電圧駆動型半導体素子の電圧分担のばらつき低減方法 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH051154Y2 (ja) * | 1987-05-13 | 1993-01-13 |
-
1992
- 1992-04-22 JP JP4129460A patent/JP2604668B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05300753A (ja) | 1993-11-12 |
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