JP3767740B2 - 直列接続された電圧駆動型半導体素子の制御装置 - Google Patents

Description

【０００１】
【発明の属する技術分野】
この発明は、複数個直列接続された電圧駆動型半導体素子を同時にオン・オフさせる場合における各電圧駆動型半導体素子の分担電圧のばらつきを低減するための制御装置に関する。
【０００２】
【従来の技術】
直列接続された半導体スイッチング素子を備えた電力変換装置において、各スイッチング素子を同時にオン・オフさせるために数多くの課題と解決策とが知られている。特に電圧駆動型の半導体スイッチング素子を直列接続した場合における問題点を、図９に示すように素子が２個直列接続されている２レベルインバータの１相分の回路を例にとって説明する。
【０００３】
図９において、Ｑ１〜Ｑ４は電圧駆動型素子としてのＩＧＢＴ（絶縁ゲートバイポーラトランジスタ）であり、素子それぞれに並列接続されている抵抗Ｒ、コンデンサＣ、ダイオードＤからなる回路がスナバ回路であり、Ｒｄ１〜Ｒｄ４は分圧抵抗である。また、ＧＤＵ１〜ＧＤＵ４はゲート駆動回路、電源電圧はＥｄである。この回路において、上アーム、すなわちＱ１，Ｑ２がターンオフ動作をする際に、Ｑ１がＱ２より早いタイミングでオフした時、スナバ回路が無い場合の動作波形を図１０（ａ）、スナバ回路がある場合を図１０（ｂ）に示す。
【０００４】
図１０において、モード１はスイッチング過渡状態の期間を、モード２はスイッチング過渡状態〜定常状態の期間をそれぞれ示し、このモード１期間の波形のように、Ｑ１が先にターンオフ動作を開始し、この開始時点よりΔｔの期間ではＱ２が未だオン状態にあることから、Ｑ１の素子電圧ＶＣＥ（Ｑ１）のみが上昇し、電圧アンバランスが生じる。しかし、スナバ回路を接続すると、接続しないときと比較して、素子電圧の上昇率ｄｖ／ｄｔを低減できるので電圧アンバランス量が抑制される。このｄｖ／ｄｔはスナバ回路のＣの容量に依存しており、これを増大させるほど電圧アンバランス低減効果を増加させことができる。
【０００５】
また、モード２期間の波形のように、素子のテイル電流のアンバランスが大きいと、テイル電流が少ないＱ１の素子電圧ＶＣＥ（Ｑ１）をより上昇させるが、スナバ回路のＣの容量を大きくする、分圧抵抗（Ｒｄ１〜Ｒｄ４）の抵抗値を小さくすることにより、この電圧アンバランス量を抑制することができる。
【０００６】
【発明が解決しようとする課題】
このように、素子と並列にスナバ回路を接続して素子電圧のｄｖ／ｄｔを低減させることでスイッチング差による素子電圧のアンバランスを低減し、また、テイル電流差による素子電圧のアンバランスの低減にはスナバ回路のＣの容量を大きくする、分圧抵抗の抵抗値を小さくすることが行われるが、これらの低減策では回路の大型化、損失増加という問題が生ずる。
【０００７】
従って、この発明の課題は、より簡単な回路で、直列接続された素子の電圧アンバランスを抑制することにある。
【０００８】
【課題を解決するための手段】
この第１の発明は、直列接続された複数個の電圧駆動型半導体素子と、該電圧駆動型半導体素子の主端子間にそれぞれ並列接続される分圧抵抗回路と、これらの電圧駆動型半導体素子をオン・オフするために当該電圧駆動型半導体素子のゲート端子にゲート信号を供給するゲート駆動回路とからなる半導体スイッチ回路において、前記分圧抵抗回路それぞれの合成抵抗値を、前記それぞれの電圧駆動型半導体素子をターンオフさせるためのゲート信号に基づいて、このゲート信号が発せられてから所定の期間は、他の期間に比して小さくなるように変化させることを特徴とする。
【００１０】
第２の発明は前記第１の発明において、前記ゲート駆動回路と電圧駆動型半導体のゲート端子を接続するゲート線、または前記ゲート駆動回路と電圧駆動型半導体のエミッタ端子を接続するエミッタ線、もしくは前記ゲート線とエミッタ線とを互いに磁気結合させたことを特徴とする。
【００１１】
この発明によれば、直列接続された素子それぞれに並列接続される分圧抵抗回路の合成抵抗値を、各素子へのゲート信号、特に、ターンオフさせるゲート信号に基づいて変化させることと、これらの素子のゲート線またはエミッタ線を互いに磁気結合させることとにより、スイッチング時の各素子への過電圧印加を阻止し、各素子の電圧アンバランスを低減している。
【００１２】
【発明の実施の形態】
この発明の実施の形態について、ＩＧＢＴを２個直列接続して構成された回路を例に説明する。
【００１３】
図１は、この発明の第１の実施例を示す半導体スイッチ回路の回路構成図であり、この半導体スイッチ回路は素子Ｑ１に並列接続される分圧抵抗Ｒｄ１、抵抗Ｒ１１、スイッチＳ１からなる分圧抵抗回路１０と素子Ｑ２に並列接続される分圧抵抗Ｒｄ２、抵抗Ｒ２１、スイッチＳ２からなる分圧抵抗回路２０とゲート駆動回路ＧＤＵ１ａ，ＧＤＵ２ａとから構成されている。このゲート駆動回路ＧＤＵ１ａ，ＧＤＵ２ａには従来のゲート駆動回路ＧＤＵ１，ＧＤＵ２と同様に入力信号に基づいて素子Ｑ１，Ｑ２をオン，オフさせるゲート信号を生成する駆動部と、素子Ｑ１，Ｑ２をオフする入力信号が発せられてから後述の所定の期間スイッチＳ１，Ｓ２をオンさせる信号を生成する抵抗切替回路とを備えている。
【００１４】
図１に示した半導体スイッチ回路の動作を、図２に示す動作波形図を参照しつつ、以下に発明する。
【００１５】
先ず、素子Ｑ１，Ｑ２をオフする入力信号が発せられると、モード１の期間、すなわち、スイッチング過渡状態では素子電圧ＶＣＥ（Ｑ１），ＶＣＥ（Ｑ２）と素子電流ＩＣ（Ｑ１），ＩＣ（Ｑ２）とは図示の様に変化して、素子Ｑ１，Ｑ２はターンオフするが、モード２の期間、すなわち、スイッチング過渡状態〜定常状態のときのテイル電流に差（図示ではＩＣ（Ｑ２）＞ＩＣ（Ｑ１））があると、従来例回路の如く固定値の分圧抵抗Ｒｄ１，Ｒｄ２の場合には、素子電圧ＶＣＥ（Ｑ１），ＶＣＥ（Ｑ２）は破線の如く変化して双方の素子電圧のアンバランスが大きくなり、素子Ｑ２に過電圧が印加される恐れがある。これは、図３に示すモード２期間の等価回路図に示す如く、Ｑ２のテイル電流により、このときのＱ１の等価回路であるコンデンサＣｏｅｓが充電されて、上昇することに起因している。
【００１６】
このとき、分圧抵抗回路１０の合成抵抗値Ｒｄ１^*を分圧抵抗Ｒｄ１の抵抗値よ十分に小さくすることにより、分圧抵抗回路１０に流れる電流を増大させて前述の素子電圧の上昇を抑制することができる。すなわち、素子Ｑ１，Ｑ２をオフする入力信号が発せられてから、モード１およびモード２の期間では抵抗切替回路によりスイッチＳ１，Ｓ２をオンさせて、分圧抵抗回路１０，２０それぞれの合成抵抗値を小さくしている。その結果、モード２の期間では図２の実線のように変化して双方の素子電圧のアンバランスを抑制することができる。なお、Ｒｄ１＞＞Ｒ１１（Ｒｄ２＞＞Ｒ２１）とすることがより効果的であり、このときのＲ１１（Ｒ２１）の消費電力はモード１とモード２の期間のみに発生することから、全周期でのこの消費電力の平均値は僅かである。
【００１７】
図４は、この発明の第２の実施例を示す半導体スイッチ回路の回路構成図であり、図１に示した第１の実施例回路と同一機能を有するものには同一符号を付して、その説明を省略する。
【００１８】
すなわち、図４に示した回路構成が図１に示した回路構成と異なる点は、分圧抵抗回路１０，２０に代えて分圧抵抗回路１２，２２を備えていることである。
【００１９】
この分圧抵抗回路１２（２２）においては、Ｒｄ１＞＞Ｒ１３（Ｒｄ２＞＞Ｒ２３）とすることにより、図１の回路と同様の効果が得られる。
【００２０】
図５は、この発明の第３の実施例を示す半導体スイッチ回路の回路構成図であり、図１に示した第１の実施例回路と同一機能を有するものには同一符号を付して、その説明を省略する。
【００２１】
すなわち図５に示した回路構成が図１に示した回路構成と異なる点は、磁気回路ＭＣ１が付加され、各アーム毎にそれぞれのゲート線を磁気結合させていることである。
【００２２】
図５に示した半導体スイッチ回路の動作を、磁気回路ＭＣ１の動作を中心に、図６〜図８を参照しつつ、以下に説明する。
【００２３】
図６は、磁気結合の例として、素子Ｑ１のゲート線と素子Ｑ２のゲート線とが同じ磁性体に巻き付けられている。これにより、例えばゲート電流Ｉｇ（Ｑ１）が流れると、磁性体にΦ１の磁束が発生し、これがＧＤＵ２ａのゲート線を横切る。同様に、Ｉｇ（Ｑ２）が流れるとΦ２の磁束が発生し、これがＧＤＵ１ａのゲート線を横切る。これによって各ゲート線が磁気結合される。この時、磁性体へのゲート線の巻数Ｎ１、Ｎ２を同じとして、Ｉｇ（Ｑ１）＝Ｉｇ（Ｑ２）の時｜Φ１｜＝｜Φ２｜となるようにし、Ｉｇ（Ｑ１）とＩｇ（Ｑ２）が逆極性の時に、Φ１とΦ２が逆極性になるようにする。このときの半導体スイッチ回路の動作を、ターンオフ動作を例にとって説明する。
【００２４】
Ｑ１とＱ２のターンオフのタイミングが同時の場合、それぞれのゲート−エミッタ間電圧波形ＶＧＥ（Ｑ１）、ＶＧＥ（Ｑ２）はほぼ等しくなる。ＩＧＢＴのゲート−エミッタ間は図７のように等価的にコンデンサＣｉｅｓと見做すことができるため、図８（ａ）のようにＩｇ（ｑ１）、Ｉｇ（Ｑ２）には同波形でＣｉｅｓの放電電流が流れる。この時、磁性体のＩｇ（Ｑ１）とＩｇ（Ｑ２）は極性が逆となり、Φ１とΦ２は同レベルで逆極性となるため磁性体に発生する磁束はΦ１とΦ２が互いに打ち消しあい、０となる。そのため、磁気結合はせず、Ｉｇ（Ｑ１）とＩｇ（Ｑ２）はＣｉｅｓから流れ続ける。
【００２５】
次に、図８（ｂ）のようにＱ１とＱ２のターンオフタイミングがアンバランスとなった時（この場合、Ｑ１が先にターンオフ）、すなわちＩｇ（Ｑ１）がＩｇ（Ｑ２）より先に流れ出した時、Φ１≠Φ２となるため、磁性体には｜Φ１−Φ２｜の磁束が発生し、磁気結合する。この時、それぞれのゲート線にはインダクタンス分が発生し、これらは｜Φ１−Φ２｜に比例する特性がある。すなわち、Ｉｇ（Ｑ１）とＩｇ（Ｑ２）のアンバランス分が大きい程、前記インダクタンス分が大きくなる。このインダクタンス分が増加する程、ゲート線のインピーダンスが増加するため、Ｉｇ（Ｑ１）とＩｇ（Ｑ２）が流れにくくなる。この動作により、Ｉｇ（Ｑ１）とＩｇ（Ｑ２）のアンバランス分に応じて自動的にインピーダンスが変化し、Ｉｇ（Ｑ１）とＩｇ（Ｑ２）が一致するように動作させることができる。
【００２６】
以上の方法により、Ｑ１とＱ２のターンオフタイミングのばらつきを遅れなく抑制することが可能となり、従って、素子電圧のアンバランスも抑制することができる。これは、ターンオンタイミングのばらつき抑制に対しても同様に有効に動作する。また、この方法では、２本のゲート線当たり１個の磁気体を取り付けるだけで済むため、配線を簡単化することができる。
【００２７】
なお、素子（Ｑ）の直列接続数をｎ（ｎ＞２）個としたときには、Ｑ１とＱ２のゲート線を磁気結合してゲート電流を一致させ、これらの電流を基準としてＱ３のゲート電流と一致させるために、Ｑ２とＱ３のゲート線を磁気結合する、というように従属的に磁気結合することで、瞬時に全ての素子のスイッチングタイミングのアンバランスを抑制することが可能になり、また、ゲート電流は一巡のルートで流れることから、ゲート線とエミッタ線に流れる電流値が同じとなる。そのため、ゲート線とエミッタ線、またはエミッタ線とエミッタ線を磁気結合させてもスイッチングタイミングのばらつき抑制に対して有効に動作する。
【００２８】
【発明の効果】
この発明によれば、電圧駆動型半導体素子を多数個直列接続するときに、それぞれに並列接続される分圧抵抗回路の合成抵抗値を、ターンオフさせるゲート信号に基づいて、このゲート信号の発せられてから所定の期間は、他の期間に比して小さくなるように変化させることと、これらの素子のゲート線またはエミッタ線を互いに磁気結合させることとにより、非常に簡単な低損失の回路で、スイッチング時の各素子への過電圧印加を阻止し、各素子の電圧アンバランスを低減することが可能である。
【図面の簡単な説明】
【図１】この発明の第１の実施例を示す回路構成図
【図２】図１の動作を説明するための波形図
【図３】図１の動作を説明するための等価回路図
【図４】この発明の第２の実施例を示す回路構成図
【図５】この発明の第３の実施例を示す回路構成図
【図６】図５の動作を説明するための結線図
【図７】図５の動作を説明するための等価回路図
【図８】図５の動作を説明するための波形図
【図９】従来例を示す回路構成図
【図１０】図９の動作を説明するための波形図

Claims (2)

1. 直列接続された複数個の電圧駆動型半導体素子と、該電圧駆動型半導体素子の主端子間にそれぞれ並列接続される分圧抵抗回路と、これらの電圧駆動型半導体素子をオン・オフするために当該電圧駆動型半導体素子のゲート端子にゲート信号を供給するゲート駆動回路とからなる半導体スイッチ回路において、前記分圧抵抗回路それぞれの合成抵抗値を、前記それぞれの電圧駆動型半導体素子をターンオフさせるためのゲート信号に基づいて、このゲート信号が発せられてから所定の期間は、他の期間に比して小さくなるように変化させることを特徴とする直列接続された電圧駆動型半導体素子の制御装置。
2. 請求項１に記載の半導体スイッチ回路において、前記ゲート駆動回路と電圧駆動型半導体のゲート端子を接続するゲート線、または前記ゲート駆動回路と電圧駆動型半導体のエミッタ端子を接続するエミッタ線、もしくは前記ゲート線とエミッタ線とを互いに磁気結合させたことを特徴とする直列接続された電圧駆動型半導体素子の制御装置。

Images