JP3778351B2 - 直列接続された電圧駆動型半導体素子の制御装置 - Google Patents

Description

【０００１】
【発明の属する技術分野】
この発明は、複数個直列接続された電圧駆動型半導体素子を同時にオン・オフさせる場合における過電圧抑制とスイッチングタイミングの制御装置に関する。
【０００２】
【従来の技術】
直列接続された半導体スイッチング素子を備えた電力変換装置において、各スイッチング素子を同時にオン・オフさせるために数多くの課題と解決策とが知られている。特に、電圧駆動型の半導体スイッチング素子を直列接続した場合における問題点を、図１１に示すように半導体スイッチング素子を各アームに２個直列接続してなるインバータ回路の１相分を例にとって説明する。
【０００３】
図１１において、Ｑ１〜Ｑ４は電圧駆動型半導体素子としてのＩＧＢＴ（絶縁ゲートバイポーラトランジスタ）であり、それぞれに並列に接続されている抵抗Ｒ、コンデンサＣ、ダイオードＤからなる回路がスナバ回路である。また、ＧＤＵ１〜ＧＤＵ４はゲート駆動回路、電源電圧はＥｄである。
【０００４】
このインバータ回路において、上アーム、すなわちＱ１，Ｑ２がオン動作からオフ動作に移行する際に、Ｑ１がＱ２より早いタイミングでターンオフした時の挙動（モード１：スイッチング過渡状態）と、Ｑ１のテイル電流と称されるターンオフ後の電流がＱ２に比して少ないときのターンオフ後の挙動（モード２：スイッチング過渡状態〜定常状態）とに関し、図１２（ａ）ではスナバ回路が無い場合の動作波形、図１２（ｂ）ではスナバ回路が有る場合の動作波形を示す。
【０００５】
すなわち、図１２（ａ）に示す如く、Ｑ１が先にターンオフ動作を開始し、この開始時点よりΔｔの期間ではＱ２がまだオン状態にあることから、Ｑ１の素子電圧ＶＣＥ（Ｑ１）のみが上昇し、電圧アンバランスが生じ、また、テイル電流の差が充電電流となり、テイル電流の少ないＱ１の素子電圧ＶＣＥ（Ｑ１）をより上昇させる。しかし、図１２（ｂ）に示す如く、スナバ回路を接続すると、接続していないときと比較して、素子電圧の上昇率ｄｖ／ｄｔおよび電圧アンバランスを低減することができる。これらの低減はスナバ回路のＣの容量に依存しており、この容量を大きくするほど低減効果を増加させることができる。
【０００６】
【発明が解決しようとする課題】
上述の如く素子と並列にスナバ回路を接続することで、素子電圧のｄｖ／ｄｔおよびアンバランスを低減することが可能となるが、素子のスイッチング時間差およびテイル電流差をより大きく許容しようとすると、回路の大型化や回路損失の増加を招くという問題が生ずる。
【０００７】
従って、この発明の課題は、回路の大型化や回路損失の増加を招くことなく、直列接続された素子のスイッチング過渡状態から定常状態に至る全ての期間での素子電圧分担のアンバランスを抑制し、素子への過電圧印加およびそれに基づく素子破壊を防止することにある。
【０００８】
【課題を解決するための手段】
前記課題を解決するめに、この発明よれば、直列接続された複数個の電圧駆動型半導体素子と、これらの電圧駆動型半導体素子をオン・オフするために当該電圧駆動型半導体素子のゲート端子にゲート信号を供給するゲート駆動回路とからなる半導体スイッチ回路において、各段の電圧駆動型半導体素子のゲート線に流れる電流値を一致させるために、初段のゲート駆動回路と次段のゲート駆動回路とを磁気結合させ、初段を除く各段のゲート駆動回路は前段のゲート駆動回路と次段のゲート駆動回路を磁気結合させると共に、これらの電圧駆動型半導体素子に印加される電圧が過電圧になったときには、この過電圧印加を抑制するために前記ゲート駆動回路により前記磁気結合に作用しない回路を介して当該電圧駆動型半導体素子のゲート電圧の制御を行うことで、各ゲート電流を一致させてスイッチングのタイミングのばらつきを抑制しつつ、各段の素子の電圧分担のアンバランスを抑制している（請求項１記載の発明）。
【０００９】
また、請求項１に記載の半導体スイッチ回路において、前記ゲート駆動回路と前記電圧駆動型半導体素子のエミッタ端子を接続するエミッタ線同士、またはゲート線とエミッタ線とを磁気結合させることにより、同様な効果を発揮させることができる（請求項２記載の発明）。
【００１０】
【発明の実施の形態】
この発明の第１の実施例について、ＩＧＢＴの直列接続を２組として構成された回路を例に説明する。
【００１１】
図１は、この発明の半導体スイッチ回路を用いた回路構成例を示すもので、この回路は、図１１と同様にインバータ回路の１相分である。
【００１２】
すなわち、図１に示した回路構成では図１１に示した回路構成に対してスナバ回路が省略され、また、ゲート駆動回路ＧＤＵ１〜ＧＤＵ４に代えてＧＤＵ１ａ〜ＧＤＵ４ａを備え、さらに、分圧抵抗Ｒｂ１〜Ｒｂ４、磁気回路ＭＣ１，ＭＣ２が追加されている。
【００１３】
図１の回路構成における特徴は、上アームのゲート線は磁気回路ＭＣ１により磁気結合しており、同様に、下アームのゲート線は磁気回路ＭＣ２により磁気結合している点である。磁気結合させるときには、例として図２のようにそれぞれのゲート線を同じ磁性体に巻き付ける。これにより、例えばゲート電流Ｉｇ（Ｑ１）が流れると磁気回路にΦ１の磁束が発生し、これがＧＤＵ２ａのゲート線を横切る。同様に、Ｉｇ（Ｑ２）が流れるとΦ２の磁束が発生し、これがＧＤＵ１ａのゲート線を横切る。これによって、各ゲート線が磁気結合される。このとき、前記磁性体への巻数Ｎ１、Ｎ２を同じにすることで、Ｉｇ（Ｑ１）＝Ｉｇ（Ｑ２）の時に｜Φ１｜＝｜Φ２｜となるようにし、Ｉｇ（Ｑ１）とＩｇ（Ｑ２）が逆極性の時に、Φ１とΦ２が逆極性になるようにする。
【００１４】
図３は、図１に示したゲート駆動回路ＧＤＵ１ａ〜ＧＤＵ４ａそれぞれの詳細回路構成例であり、図示の如く、従来のＧＤＵ１〜ＧＤＵ４それぞれに対して、過電圧判別回路ＯＶとゲート電圧制御回路ＲＯが付加されている。この過電圧判別回路ＯＶは、図１に示した分圧抵抗Ｒｂによって検出された電圧が過電圧かどうかを判別するものであり、ゲート電圧制御回路ＲＯは、ＩＧＢＴのターンオフ時に過電圧と判別されたＩＧＢＴを再度オンさせるものである。
【００１５】
図１に示したインバータ回路のＱ１，Ｑ２のターンオフ時の動作について、図４〜図８を参照しつつ、以下に説明する。
【００１６】
図４（ａ，ｂ）は先述のモード１（スイッチング過渡状態）の期間における動作波形を示し、先ず図４（ａ）に示すように、Ｑ１とＱ２のターンオフのタイミングが同時の場合には、それぞれゲート（Ｇ）−エミッタ（Ｅ）間電圧ＶＧＥ（Ｑ１），ＶＧＥ（Ｑ２）はほぼ等しくなる。すなわち、Ｑ１，Ｑ２を構成するＩＧＢＴのＧ−Ｅ間は、図５に示す如く等価的にコンデンサＣｉｅｓと見做すことができるため、図４（ａ）のようにＩｇ（Ｑ１），Ｉｇ（Ｑ２）には同波形で過渡的にＣｉｅｓへの放電電流が流れる。この時、磁気回路ＭＣ１に流れるＩｇ（Ｑ１）とＩｇ（Ｑ２）は極性が逆となり、従って、Φ１とΦ２は同レベルで逆極性となるため、ＭＣ１に発生する磁束は互いに打ち消しあい「０」となる。その結果、それぞれのゲート線は磁気結合せず、Ｉｇ（Ｑ１）とＩｇ（Ｑ２）はそれぞれのＣｉｅｓからの放電電流として流れ続ける。
【００１７】
次に図４（ｂ）に示すように、Ｑ１とＱ２のターンオフタイミングがアンバランスとなった場合、例えばＱ１が先にターンオフした時、すなわち、Ｉｇ（Ｑ１）がＩｇ（Ｑ２）よりも先に流れ出した時には、Φ１≠Φ２となるため、磁気回路ＭＣ１には｜Φ１−Φ２｜の磁束が発生し、この磁束により、それぞれのゲート線は磁気結合する。このとき、それぞれのゲート線にはインダクタンス分Ｌ１とＬ２が発生し、これらは｜Φ１−Φ２｜に比例する特性がある。すなわち、Ｉｇ（Ｑ１）とＩｇ（Ｑ２）のアンバランスが大きい程、Ｌ１，Ｌ２も大きくなる。また、Ｌ１，Ｌ２が増加する程、ゲート線のインピーダンスが増加するため、Ｉｇ（Ｑ１）とＩｇ（Ｑ２）が流れにくくなる。この動作により、図６に示すようにＩｇ（Ｑ１）とＩｇ（Ｑ２）のアンバランス分に応じて自動的にゲート線のインピーダンスが変化し、Ｉｇ（Ｑ１）は減少する方向、Ｉｇ（Ｑ２）は増加する方向に作用して、Ｉｇ（Ｑ１）とＩｇ（Ｑ２）とが一致するように動作させることができる。
【００１８】
上述の如く、磁気回路ＭＣ１を設けることにより、Ｑ１とＱ２のターンオフタイミングのばらつきを遅れなく抑制することが可能となる。これは、ターンオンタイミングのばらつき抑制に対しても同様に有効に動作する。
【００１９】
図７は先述のモード２（スイッチング過渡状態〜定常状態）の期間において、Ｑ１のテイル電流と称されるターンオフ後の電流がＱ２に比して少ないときのターンオフ後の動作波形を示し、このときには、Ｑ１のコレクタ−エミッタ間電圧ＶＣＥ（Ｑ１）が上昇を始め、分圧抵抗Ｒｂ１を介して検出されるＶＣＥ（Ｑ１）が過電圧検知レベルに達すると、図３に示した回路構成のゲート駆動回路ＧＤＵ１ａの過電圧判別回路ＯＶにて過電圧と判断される。これにより、図３に示す通常オン・オフ駆動回路は動作を停止する（具体的には、ＴＲ２がオン→オフ）と共に、ＴＲ１，Ｒｇ（ｏｎ）と同様回路のゲート電圧制御回路ＲＯが動作して、Ｑ１のゲート−エミッタ間電圧ＶＧＥ（Ｑ１）をしきい値付近の電圧にすることで、Ｑ１を活性領域内で再オンさせる。Ｑ１がオンすると、コレクタ−エミッタ間電圧ＶＣＥ（Ｑ１）が低下し、Ｑ１に過電圧が印加されるのを防止することができる。
【００２０】
また 図１に示したＱ１，Ｑ２部の回路構成である図８には、上述の如く、ゲート駆動回路ＧＤＵ１ａのゲート電圧制御回路ＲＯが動作したときのゲート線の電流Ｉｇ（Ｑ１）の経路が示されている。この図から明らかなように、このときの前記Ｉｇ（Ｑ１）は磁気回路ＭＣ１の経路には流れないようして、過電圧が印加されたＱ１のゲート電圧のみを所定の値にすることが可能になっている。
【００２１】
図９は、この発明の第２の実施例を示すもので、素子をｎ個直列接続したときの回路構成を表している。図から明らかなように、Ｑ１とＱ２のゲート線を磁気回路ＭＣ１により磁気結合させてゲート電流値を一致させ、これらの電流値を基準としてＱ３のゲート電流を一致させるために、Ｑ２とＱ３のゲート線を磁気回路ＭＣ２により磁気結合させる、というようにゲート線を従属的に磁気結合させることで、瞬時に全ての素子のスイッチングアンバランスを抑制することが可能となり、また、２本のゲート線当たり１個の磁気回路を取り付けるだけで済むため、配線を簡単化することができる。
【００２２】
また、図１に示したように、ゲート電流は一巡のルートで流れることから、ゲート線とエミッタ線に流れる電流値が同じとなる。そのため、この発明の第３の実施例としての図１０のようにゲート線とエミッタ線、またはエミッタ線とエミッタ線を磁気結合しても、図1での説明と同様の原理でスイッチングタイミングのばらつき抑制に対して有効に動作する。
【００２３】
さらに、図９、図１０の回路構成では、先述のモード２において、ゲート電圧制御回路ＲＯが動作したときのゲート線の電流はそれぞれの磁気回路の経路には流れないようにしつつ、過電圧が印加された素子のみを再オンさせることが可能になっている
【００２４】
【発明の効果】
この発明によれば、複数個の電圧駆動型半導体素子を直列接続するとき、各素子のゲート線を磁気結合させ、ゲート電流値を一致させることでスイッチング時間差を抑制し、且つ、各素子の印加電圧にアンバランスが発生したときには、過電圧が印加された電圧駆動型半導体素子のゲート電圧制御を行うことにより、電圧駆動型半導体素子への過電圧印加およびそれに基づく素子破壊を防止することができる。
【図面の簡単な説明】
【図１】この発明の第１の実施例を示す回路構成図
【図２】図１の原理を説明するための結線図
【図３】図１の部分詳細回路構成図
【図４】図１の動作を説明する波形図
【図５】図１の動作を説明するための回路構成図
【図６】図１の動作を説明するための回路構成図
【図７】図１の動作を説明するための波形図
【図８】図１の動作を説明するための回路構成図
【図９】この発明の第２の実施例を示す回路構成図
【図１０】この発明の第３の実施例を示す回路構成図
【図１１】従来例を示す回路構成図
【図１２】図１１の動作を説明する波形図

Claims (2)

1. 直列接続された複数個の電圧駆動型半導体素子と、これらの電圧駆動型半導体素子をオン・オフするために当該電圧駆動型半導体素子のゲート端子にゲート信号を供給するゲート駆動回路とからなる半導体スイッチ回路において、
   各段の電圧駆動型半導体素子のゲート線に流れる電流値を一致させるために、初段のゲート駆動回路と次段のゲート駆動回路とを磁気結合させ、初段を除く各段のゲート駆動回路は前段のゲート駆動回路と次段のゲート駆動回路を磁気結合させると共に、
   これらの電圧駆動型半導体素子に印加される電圧が過電圧になったときには、この過電圧印加を抑制するために前記ゲート駆動回路により前記磁気結合に作用しない回路を介して当該電圧駆動型半導体素子のゲート電圧の制御を行うことを特徴とする直列接続された電圧駆動型半導体素子の制御装置。
2. 請求項１に記載の半導体スイッチ回路において、
   前記ゲート駆動回路と前記電圧駆動型半導体素子のエミッタ端子を接続するエミッタ線同士、またはゲート線とエミッタ線とを磁気結合させたことを特徴とする直列接続された電圧駆動型半導体素子の制御装置。

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