JP4026054B2 - 直列接続された電圧駆動型半導体素子の制御装置 - Google Patents
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Description
【発明の属する技術分野】
この発明は、複数個直列接続された電圧駆動型半導体素子を同時にオン・オフさせる場合におけるスイッチングタイミングの制御装置に関する。
【0002】
【従来の技術】
直列接続された半導体スイッチング素子を備えた電力変換装置において、各スイッチング素子を同時にオン・オフさせるために数多くの課題と解決策とが知られている。特に電圧駆動型の半導体スイッチング素子を直列接続した場合における問題点を、図7に示すように半導体スイッチング素子が2個直列接続されている回路を例にとって説明する。
【0003】
図7において、Q1およびQ2は電圧駆動型半導体素子で、各段のコレクタ−エミッタ間電圧はそれぞれVCE1、VCE2で示され、ゲート電圧はそれぞれVGE1、VGE2で示されている。
【0004】
直列接続されている素子Q1、Q2がスイッチングした時、ゲート駆動回路や該駆動回路への入力信号や前記素子の遅延時間が同じであり、スイッチングタイミングが同じであれば、2つの素子の分担電圧は等しくなる。しかし、実際にはこれらの遅延時間のばらつきがあり、また温度によっても遅延時間が変化するため、前記素子のスイッチングタイミングは異なる。
【0005】
そのため、図8(a)に示すように、素子Q1の方が素子Q2よりも速くオフした場合には素子Q1に高い電圧が印加され、また、図8(b)に示すように素子Q1の方が素子Q2よりも速くオンした場合には素子Q2に高い電圧が印加されることになって、スイッチングタイミング差が大きい場合には素子が過電圧となり破壊する恐れがある。
【0006】
この電圧分担の不平衡を抑制する従来の一手段として、素子と並列にスナバ回路を接続する方法がある。このスナバ回路を適用した回路例を図9に示す。この回路は2レベルインバータの1相分であり、素子としてIGBT(絶縁ゲートバイポーラトランジスタ)を直列接続している。Q1〜Q4はIGBTであり、それぞれに並列に接続されている抵抗R、コンデンサC、ダイオードDからなる回路がスナバ回路である。また、GDU1〜GDU4はゲート駆動回路、電源電圧はEdである。この回路において、上アーム、すなわちQ1,Q2がターンオフ動作をする際に、Q1がQ2より早いタイミングでオフした時、スナバ回路が無い場合の動作波形を図10(a)、スナバ回路が有る場合の動作波形を図10(b)に示す。この波形のように、Q1が先にターンオフ動作を開始し、この開始時点よりΔtの期間ではQ2がまだオン状態にあることから、Q1の素子電圧VCE(Q1)のみが上昇し、電圧アンバランスが生じる。しかし、スナバ回路を接続すると、接続していないときと比較して、素子電圧の上昇率dv/dtを低減することができる。このdv/dtは、スナバ回路のCの容量に依存しており、これを増加させるほど電圧アンバランス低減効果を増加させることができる。
【0007】
【発明が解決しようとする課題】
このように、素子と並列にスナバ回路を接続し、素子電圧のdv/dtを低減させることでスイッチングタイミング差による素子電圧のアンバランスを低減することが可能となるが、回路の大型化、損失増加という問題が生ずる。
【0008】
この発明の課題は、より小型,低損失の回路構成で、直列接続された素子のスイッチングタイミングのばらつきを抑制することにある。
【0009】
【課題を解決するための手段】
前記課題を解決するために、この発明によれば、直列に接続された素子のゲート線を磁気結合させて、素子が入力信号に基づいてオンまたはオフする際に各ゲート線に流れる電流値が異なれば、その差分に応じてゲート線のインピーダンスを瞬時に変化させることで、各ゲート電流を一致させて素子のスイッチングタイミングのばらつきを抑制させると共に、この検出したばらつきに基づいて前記入力信号のタイミングを調整するようにしている。
【0010】
より具体的にいえば、この第1の発明は、直列接続された複数個の電圧駆動型半導体素子と、これらの電圧駆動型半導体素子をオン・オフするために当該電圧駆動型半導体素子のゲート端子にゲート信号を供給するゲート駆動回路とからなる半導体スイッチ回路において、ゲート駆動回路と電圧駆動型半導体素子のゲート端子を接続するゲート線を互いに磁気結合させると共に、この磁気結合に基づいて発生する電圧と前記ゲート駆動回路への入力信号とにより前記ゲート信号のタイミングのばらつきを検出することを特徴とする。
【0011】
また、第2の発明は前記半導体スイッチ回路において、ゲート駆動回路と電圧駆動型半導体素子のゲート端子を接続するゲート線を互いに磁気結合させると共に、この磁気結合に基づいて発生する電圧を光信号に変換し、該光信号と前記ゲート駆動回路への入力信号とにより前記ゲート信号のタイミングのばらつきを検出することを特徴とする。
【0012】
さらに、第3の発明は前記第1又は第2の発明において、前記ゲート信号のタイミングのばらつきが検出されたときに、このばらつきに応じて前記入力信号のタイミングを調整し、この調整された信号を新たな入力信号とすることを特徴とする。
【0013】
【発明の実施の形態】
この発明の実施の形態について、IGBTを複数個直列接続して構成された回路を例に説明する。
【0014】
図1は第1の実施例を示し、この発明の半導体スイッチ回路を用いた回路構成図であり、この回路は図9と同様に2レベルインバータの1相分である。
【0015】
すなわち、図1に示した回路構成が図9に示した回路構成に対してスナバ回路が省略され、また、ゲート駆動回路GDU1〜GDU4に代えてGDU1a〜GDU4aを備え、さらに、磁気回路MC1、MC2が追加されている。
【0016】
図2は図1に示したゲート駆動回路GDU1a〜GDU4aそれぞれの詳細回路構成例であり、図示の如く、従来のGDU1〜GDU4それぞれに対して、後述のタイミング検出回路とタイミング調整回路が追加されている。
【0017】
図1の回路構成における第1の特徴は、上アームのゲート線は磁気回路MC1により磁気結合しており、同様に、下アームのゲート線は磁気回路MC2により磁気結合している点である。磁気結合させるときには、例として図3のようにそれぞれそれぞれのゲート線を同じ磁性体に巻き付ける。これにより、例えばゲート電流Ig1が流れると磁気回路にΦ1の磁束が発生し、これがGDU2aのゲート線を横切る。同様に、Ig2が流れるとΦ2の磁束が発生し、これがGDU1aのゲート線を横切る。これによって各ゲート線が磁気結合される。このとき、前記磁性体への巻数N1、N2を同じとして、Ig1=Ig2のときに|Φ1|=|Φ2|となるようにし、Ig1とIg2が逆極性の時に、Φ1とΦ2が逆極性となるようにする。このときの回路動作を、ターンオフを例にとって、以下に説明する。
【0018】
先ず、Q1とQ2のターンオフのタイミングが同時の場合、それぞれのゲート(G)−エミッタ(E)間電圧波形VGE(Q1)、VGE(Q2)はほぼ等しくなる。IGBTのG−E間は図4のように等価的にコンデンサCiesと見做すことができるため、Ig1、Ig2には同波形で過渡的にCiesの放電電流が流れる。この時、磁気回路のIg1とIg2は極性が逆となり、Φ1とΦ2は同レベルで逆極性となるため磁気回路に発生する磁束Φ1とΦ2が互いに打ち消しあい、「0」となる。そのため、磁気結合はせず、Ig1とIg2はそれぞれのCiesから放電電流として流れる。
【0019】
次に、Q1とQ2のターンオフタイミングがアンバランスとなった時、例えばQ1が先にターンオフした時、すなわち、Ig1がIg2よりも先に流れ出した時、Φ1≠Φ2となるため、磁気回路には|Φ1−Φ2|の磁束が発生し、磁気結合する。この時、それぞれのゲート線にはインダクタンス分L1とL2が発生し、これらは|Φ1−Φ2|に比例する特性がある。すなわち、Ig1とIg2のアンバランス分が大きい程、L1とL2も大きくなる。また、L1,L2が増加する程、ゲート線のインピーダンスが増加するため、Ig1とIg2が流れにくくなる。この動作により、図5のようにIg1とIg2のアンバランス分に応じて自動的にゲート線のインピーダンスが変化し、Ig1は減少する方向、Ig2と増加する方向に作用して、Ig1とIg2が一致するように動作する。
【0020】
上述の如く、磁気回路MC1によりQ1とQ2のターンオフタイミングのばらつきを遅れなく抑制することが可能となる。これはターンオンタイミングのばらつき抑制に対しても同様に有効に動作する。
【0021】
図1の回路構成における第2の特徴として、GDU1a〜GDU4aそれぞれに備えるタイミング検出回路とタイミング調整回路の動作について、図6に示すQ1とQ2のターンオフ時の動作波形を参照しつつ、以下に説明する。
【0022】
例えば、図6のようにQ1をターンオフさせる入力信号とQ2をターンオフさせる入力信号との間に常時Tdなる時間差があるときには、磁気回路MC1の巻線それぞれの両端に互いに逆極性で同レベルの電圧が発生する。このときの電圧として、GDU1a側の端子T−G間の電圧Vm(Q1)は負極性となり、また、GDU2a側の端子T−G間の電圧Vm(Q2)は正極性となる。
【0023】
図2に示したタイミング検出回路とタイミング調整回路を有しない通常のオン・オフ駆動回路の場合には、Vm(Q1),Vm(Q2)は図6に示す破線の波形となり、同様に、Q1のゲート−エミッタ間電圧Vg(Q1),Q2のゲート−エミッタ間電圧Vg(Q2)も図6に示す破線の波形となり、従って、Q1とQ2のターオフタイミングのばらつきを、先述の如く抑制しているが、このときには磁気回路MC1を形成するコアは前記Tdなる期間、図示の如く繰り返して励磁され、その結果、通常のオン・オフ駆動回路のみの場合には前記コアが磁気的な飽和を起こさないようにするために、より大型のものを選定する必要がある。
【0024】
すなわち、図2に示したタイミング検出回路とタイミング調整回路は磁気回路MC1を形成するコアをより小型化するために設けられ、例えばGDU2a側のタイミング検出回路では、図6に示すようにQ2の入力信号がオン指令を継続しているにも関わらずVm(Q2)に正極性の電圧が発生したことを図示の僅かな時間遅れσで検知し、時間幅Taなるオフ指令をタイミング調整回路へ出力するが、この時間幅Taは前記時間差Tdの最大値より若干大きい値に設定する。
【0025】
従って、前記時間幅Taなるオフ指令を受信したGDU2a側のタイミング調整回路ではQ2の入力信号のオン指令を、ほぼ前記Tdの期間短縮した新たな入力信号を生成し、この新たな入力信号をインターフェース回路へ出力することにより、Vm(Q1),Vm(Q2),Vg(Q1),Vg(Q2)は図6に示す実線の波形となり、このときには磁気回路MC1を形成するコアは、図示の如く前記σ(σ<<Td)なる期間の繰返し励磁となり、その結果、前記コアをより小型化でき、Q1とQ2のターオフタイミングのばらつきを抑制することができる。なお、図6の動作波形図では図示していないが、Q1とQ2のターンオフ時におけるタイミング検出回路の上述の論理動作として、Q1,Q2それぞれの入力信号がオフ指令からオン指令に変化したときの誤検出を防止するために、このオン指令になったときから僅かな期間、前記論理動作をマスクする必要がある。
【0026】
上述の如く、Q1〜Q4のターンオフ時にGDU1a〜GDU4aそれぞれに備えるタイミング検出回路とタイミング調整回路とにより、磁気回路MC1,MC2それぞれを形成するコアをより小型にしつつ、ターンオフタイミングのばらつきを遅れなく抑制することが可能となる。これはQ1〜Q4のターンオン時に対しても、GDU1a〜GDU4aそれぞれに備えるタイミング検出回路とタイミング調整回路に上述と同様の機能を別個に持たせることにより、磁気回路MC1,MC2それぞれを形成するコアをより小型にしつつ、ターンオンタイミングのばらつきを遅れなく抑制することが可能となる。
【0027】
図11は第2の実施例を示し、この発明の半導体スイッチ回路を用いた回路構成図であり、この回路は図9と同様に2レベルインバータの1相分である。
【0028】
すなわち、図11に示した回路構成が図9に示した回路構成に対してスナバ回路が省略され、また、図1の実施例回路と同様に磁気回路MC1、MC2が追加され、さらに、磁気回路MC1,MC2のそれぞれの巻線に発生する電圧を光信号に変換する電気−光変換器E/OがQ1〜Q4そそれぞれに対して1組ずつ追加され、これらの電気−光変換器E/Oからの光信号は光ケーブルを介して制御回路へ伝達されている。
【0029】
図12は図11に示したゲート駆動回路(GDU1〜GDU4)及び制御回路の1素子分の詳細回路構成例であり、図示の如く、従来のGDU1〜GDU4それぞれに対して、光−電気変換器O/Eと後述のタイミング検出回路とタイミング調整回路が追加されている。
【0030】
図11の回路構成における第1の特徴は、上アームのゲート線は磁気回路MC1により磁気結合しており、同様に、下アームのゲート線は磁気回路MC2により磁気結合している点であり、この磁気回路MC1,MC2の動作は、上述の図1の回路構成における磁気回路MC1,MC2と同様なので、ここではその説明を省略する。
【0031】
図11の回路構成における第2の特徴として、MC1,MC2のそれぞれの巻線からの電気−光変換器および光−電気変換器とタイミング検出回路とタイミング調整回路の動作について、図13に示すQ1とQ2のターンオフ時の動作波形を参照しつつ、以下に説明する。
【0032】
例えば、図13のようにQ1をターンオフさせる入力信号とQ2をターンオフさせる入力信号との間に常時Tdなる時間差があるときには、磁気回路MC1の巻線それぞれの両端に互いに逆極性で同レベルの電圧が発生する。このときの電圧として、GDU1側の巻線間の電圧Vm(Q1)は負極性となり、また、GDU2側の巻線間の電圧Vm(Q2)は正極性となる。
【0033】
図11,図12に示した電気−光変換器および光−電気変換器とタイミング検出回路とタイミング調整回路を介しない通常のオン・オフ駆動回路の場合には、Vm(Q1),Vm(Q2)は図13に示す破線の波形となり、同様に、Q1のゲート−エミッタ間電圧Vg(Q1),Q2のゲート−エミッタ間電圧Vg(Q2)も図13に示す破線の波形となり、従って、Q1とQ2のターオフタイミングのばらつきを、先述の如く抑制しているが、このときには磁気回路MC1を形成するコアは前記Tdなる期間、図示の如く繰り返して励磁され、その結果、通常のオン・オフ駆動回路のみの場合には前記コアが磁気的な飽和を起こさないようにするために、より大型のものを選定する必要がある。
【0034】
すなわち、図11,図12に示した電気−光変換器および光−電気変換器とタイミング検出回路とタイミング調整回路は磁気回路MC1を形成するコアをより小型化するために設けられ、例えばGDU2側のタイミング検出回路では、図13に示すようにQ2の入力信号がオン指令を継続しているにも関わらずVm(Q2)に正極性の電圧が発生したことを電気−光変換器と光ケーブルと光−電気変換器とを介して図示の僅かな時間遅れσで検知し、時間幅Taなるオフ指令をタイミング調整回路へ出力するが、この時間幅Taは前記時間差Tdの最大値より若干大きい値に設定する。
【0035】
従って、前記時間幅Taなるオフ指令を受信したGDU2側のタイミング調整回路ではQ2の入力信号のオン指令を、ほぼ前記Tdの期間短縮した新たな入力信号を生成し、この新たな入力信号をインターフェース回路へ出力することにより、Vm(Q1),Vm(Q2),Vg(Q1),Vg(Q2)は図13に示す実線の波形となり、このときには磁気回路MC1を形成するコアは、図示の如く前記σ(σ<<Td)なる期間の繰返し励磁となり、その結果、前記コアをより小型化でき、Q1とQ2のターオフタイミングのばらつきを抑制することができる。なお、図13の動作波形図では図示していないが、Q1とQ2のターンオフ時におけるタイミング検出回路の上述の論理動作として、Q1,Q2それぞれの入力信号がオフ指令からオン指令に変化したときの誤検出を防止するために、このオン指令になったときから僅かな期間、前記論理動作をマスクする必要がある。
【0036】
上述の如く、Q1〜Q4のターンオフ時に磁気回路MC1,MC2それぞれの巻線に付加される電気−光変換器と光ケーブルと光−電気変換器とタイミング検出回路とタイミング調整回路とにより、磁気回路MC1,MC2それぞれを形成するコアをより小型にしつつ、ターンオフタイミングのばらつきを遅れなく抑制することが可能となり、さらに、光信号を採用することにより電気的ノイズによる誤動作も回避できる。これはQ1〜Q4のターンオン時に対しても、磁気回路MC1,MC2それぞれを形成するコアをより小型にしつつ、ターンオンタイミングのばらつきを遅れなく抑制することが可能となる。
【0037】
図14は第3の実施例を示し、この発明の半導体スイッチ回路を用いた回路構成図であり、この回路はIGBTをn個直列接続したときの構成を示している。図から明らかなように、Q1とQ2のゲート線を磁気結合してゲート電流を一致させ、これらの電流を基準としてQ3のゲート電流を一致させるためにQ2とQ3の磁気結合する、というようにゲート線を従属的に磁気結合することで、瞬時に全てのIGBTのスイッチングタイミングのアンバランスを抑制することが可能であり、さらに、磁気回路それぞれの巻線と前記タイミング検出回路との間の信号伝達および制御回路とそれぞれのゲート駆動回路との間の信号伝達には光ケーブルを採用したことにより、低圧側(制御回路側)と高圧側(GDU,IGBT側)とが電気的に絶縁されると共に、電気的ノイズに対する誤動作を抑制することが可能である。
【0038】
【発明の効果】
この発明によれば、電圧駆動型半導体素子を多数直列接続するとき、各アーム毎にゲート線を磁気結合させ、ゲート電流のアンバランス量に応じてゲート線のインピーダンスを瞬時に変化させることにより、遅れ時間無くスイッチングタイミングのばらつきを抑制し、また、スイッチングタイミングのアンバランスの低減策として、タイミング検出回路とタイミング調整回路を設けることで、より小型,低損失の回路構成で、前記素子それぞれの過電圧印加に伴う素子破壊を防止することができる。
【図面の簡単な説明】
【図1】この発明の第1の実施例を示す回路構成図
【図2】図1の部分詳細回路
【図3】図1の動作を説明する模式的構成図
【図4】図1の動作を説明する部分回路図
【図5】図1の動作を説明する部分等価回路図
【図6】図1の動作を説明する波形図
【図7】素子の2個直列接続の回路構成図
【図8】図7の動作を説明する波形図
【図9】従来例を示す回路構成図
【図10】図9の動作を説明する波形図
【図11】この発明の第2の実施例を示す回路構成図
【図12】図11の部分詳細回路
【図13】図11の動作を説明する波形図
【図14】この発明の第3の実施例を示す回路構成図
【符号の説明】
Q1〜Q4…IGBT、GDU1〜GDU4,GDU1a〜GDU4a,GDU1b〜GDUnb…ゲート駆動回路、MC1,MC2…磁気回路、E/O…電気−光変換器、O/E…光−電気変換器。
Claims (3)
- 直列接続された複数個の電圧駆動型半導体素子と、これらの電圧駆動型半導体素子をオン・オフするために当該電圧駆動型半導体素子のゲート端子にゲート信号を供給するゲート駆動回路とからなる半導体スイッチ回路において、ゲート駆動回路と電圧駆動型半導体素子のゲート端子を接続するゲート線を互いに磁気結合させると共に、この磁気結合に基づいて発生する電圧と前記ゲート駆動回路への入力信号とにより前記ゲート信号のタイミングのばらつきを検出することを特徴とする直列接続された電圧駆動型半導体素子の制御装置。
- 直列接続された複数個の電圧駆動型半導体素子と、これらの電圧駆動型半導体素子をオン・オフするために当該電圧駆動型半導体素子のゲート端子にゲート信号を供給するゲート駆動回路とからなる半導体スイッチ回路において、ゲート駆動回路と電圧駆動型半導体素子のゲート端子を接続するゲート線を互いに磁気結合させると共に、この磁気結合に基づいて発生する電圧を光信号に変換し、該光信号と前記ゲート駆動回路への入力信号とにより前記ゲート信号のタイミングのばらつきを検出することを特徴とする直列接続された電圧駆動型半導体素子の制御装置。
- 請求項1又は請求項2に記載の直列接続された電圧駆動型半導体素子の制御装置において、
前記ゲート信号のタイミングのばらつきが検出されたときに、このばらつきに応じて前記入力信号のタイミングを調整し、この調整された信号を新たな入力信号とすることを特徴とする直列接続された電圧駆動型半導体素子の制御装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002194568A JP4026054B2 (ja) | 2002-01-31 | 2002-07-03 | 直列接続された電圧駆動型半導体素子の制御装置 |
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002023669 | 2002-01-31 | ||
JP2002-23669 | 2002-01-31 | ||
JP2002194568A JP4026054B2 (ja) | 2002-01-31 | 2002-07-03 | 直列接続された電圧駆動型半導体素子の制御装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2003299343A JP2003299343A (ja) | 2003-10-17 |
JP4026054B2 true JP4026054B2 (ja) | 2007-12-26 |
Family
ID=29404785
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2002194568A Expired - Lifetime JP4026054B2 (ja) | 2002-01-31 | 2002-07-03 | 直列接続された電圧駆動型半導体素子の制御装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4026054B2 (ja) |
Families Citing this family (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4639687B2 (ja) * | 2004-07-28 | 2011-02-23 | 富士電機ホールディングス株式会社 | 電圧駆動型半導体素子の電圧ばらつき抑制方式 |
JP2006109640A (ja) * | 2004-10-07 | 2006-04-20 | Fuji Electric Holdings Co Ltd | 電圧駆動型半導体素子の故障検出回路 |
JP4715346B2 (ja) * | 2005-07-12 | 2011-07-06 | 富士電機株式会社 | 直列接続された電圧駆動型半導体素子の駆動装置 |
JP2008043003A (ja) * | 2006-08-03 | 2008-02-21 | Fuji Electric Systems Co Ltd | 電圧駆動型半導体素子のゲート駆動装置 |
-
2002
- 2002-07-03 JP JP2002194568A patent/JP4026054B2/ja not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JP2003299343A (ja) | 2003-10-17 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20041115 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20070824 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20070913 |
|
A61 | First payment of annual fees (during grant procedure) |
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|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101019 Year of fee payment: 3 |
|
R150 | Certificate of patent or registration of utility model |
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