JP3696833B2 - 電力用半導体装置 - Google Patents
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Description
本発明は、電力用半導体スイッチング素子とこのスイッチング素子を駆動する駆動回路とを一体化してモジュール化した装置を複数電気的に並列接続して構成した電力用半導体装置に関するものである。
背景技術
従来、たとえば、特開昭59−100560号公報、特開平2−32560号公報、特開平10−14215号公報および特開平10−173126号公報に開示されているように、半導体スイッチング素子の駆動回路および保護回路を内蔵しない半導体モジュールは、半導体スイッチング素子を構成する例えばトランジスタあるいはIGBT(Insulated Gate Bipolar Transistor)等を駆動するための制御信号および制御電圧を外部から入力する外部端子であるゲート端子およびエミッタ補助端子等を必然的に有する。
この半導体モジュールに対し、半導体スイッチング素子、このスイッチング素子の駆動回路および保護回路を内蔵したIPM(Intelligent Power Module)は、例えば、高耐圧・大容量パワーデバイスの技術動向(三菱電機技報・VoL73・No.7・1999の7頁〜11頁)に示されてし、るように、駆動信号(入力信号)がIPM内部のIGBT駆動回路(ゲートドライブ回路)に入カインターフェースおよび制御ロジックを介して入力される。そして、IGBTのゲートおよびエミッタ間には、ゲートドライブ回路により駆動電圧(ゲート電圧)が印加されることでスイッチング動作をする。
従来のIPMの制御保護回路のブロック図(三菱電機技報・Vo1.73・No.7・1999の9頁)を図5に示す。
図5に示すように、従来のIPMは、フリーホイールダイオードをコレクタとエミッタ間に逆方向接続し、エミッタに出力電流制御用の電流センサを接続し、ベース(ゲート)にゲートドラィブを接続したIGBTおよびIGBTの周囲温度を検出する温度センサを内蔵した主回路部と、電流センサの検出信号に基づいて生成されたIGBTの出力電流制御信号、電流立ち上がり(di/dt)制御信号に基づきIGBTに出力するゲート信号を制御するゲートドライブと、温度センサあるいは電源故障検出部からの検出信号によりIGBTの保護用にゲート信号を制御する保護ロジックおよび外部から入力インタフェースを介して入力した入力信号に基づきゲートドライブに出力するゲートドライブ信号を制御する制御ロジックを内蔵した専用ICより構成されている。
上記構成のIPMにおけるIGBTは、主回路配線接続用にコレクタとエミッタはモジュールの外部端子に接続されるが、ゲート電流・エミッタ電流を直接取り出すための補助端子は設けられていない。そのためIGBTのゲート・エミッタに直接電圧を印加することができない。
これは、IPMがIGBTの駆動回路を内蔵しているためにIGBTの駆動制御用にゲート端子およびエミッタ端子を外部に設ける必要が無いというIPMの機能によるものである。
次に、従来のIPMを並列接続して使用する際の問題点を以下に説明する。
IPMの並列接続時には、グランドライン間に接続したコモンモードチョークコイルによってコモンモードノイズを除去し、並列接続されたIPMに同時に駆動信号が入力される。
しかし、各IPM間におけるIGBTの駆動回路の動作時間差、IGBTのターンオンおよびターンオフに要する時間(以下スイッチング時間と称する)差、およびIGBTが導通状態にある時のコレクタ−エミッタ間飽和電圧の差によっては各IPMの動作特性に差が生じる。
IPMの並列接続時には、各IPM間の駆動回路の動作時間差とIGBTのスイッチング時間差を足し合わせたものがIPMのスイッチングの時間差となる。
従って、IPMの並列接続状態においては、IGBTのターンオフおよびターンオンのスイッチング動作時に、このターンオン時間差とオン電圧の差が、並列接続された各IPMに流れる電流のばらつきの原因となる。
図6は、たとえば特開平10−14215号公報に記載されている従来の半導体モジュールの並列方式を示す図である。図6に示されている2つのIGBTが別々のIGBTモジュールであった場合、IGBT2Aのゲート抵抗3AとIGBT2Bのゲート抵抗3B間のゲート接続線がある程度の長さとなりインダクタンスが大きくなる。
このため、ゲート接続線、コレクタ主回路配線CCおよびIGBT2A,2Bそれぞれのゲートーコレクタ容量による共振ループLP1、ゲート接続線、エミッタ主回路配線ECおよびIGBT2A,2Bそれぞれのゲート−エミッタ容量による共振ループLP2において、共振が生じてしまう。
IGBTモジュールであればコレクタ−エミッタ間飽和電圧のみの特性をそろえて並列接続するIGBTモジュールを選定すれば良い。しかし、上記のような従来のIPM並列方式においては、並列接続されたIPMに均等に電流を流すためには、コレクタ−エミッタ間飽和電圧およびターンオン時間あるいはターンオフ時間などの複数のスイッチング特性をそろえる必要があり、IPMの並列使用時には大きな制約となっているという問題点があった。
また、並列接続された各IPM間でIGBTのゲート−エミッタ間に同じ電圧を印加する際に、ゲート補助端子接続線の配線ループを通して共振が生じるという問題があった。
この発明は、上記のような問題点を解消するためになされたもので、IPMの並列接続時に必要であったスイッチング特性のそろったIPMの選別を行なうこと無しに、IPMを並列接続して電力用半導体装置を構成することを目的とする。
発明の開示
1.この発明は、半導体スイッチング素子より構成される第1の半導体スイッチ/ング回路と第2の半導体スイッチング回路とを並列接続する際に、前記各半導体スイッチング素子の主電流入力側の第1の主電極同士および主電流出力側の第2の主電極同士を接続すると共に、前記各第2の主電極に同抵抗値の抵抗を接続し、この抵抗より補助端子を通して第1の配線導体により前記各第2の主電極を接続し、且つ、前記各半導体スイッチング素子の制御電極を、所定周波数で高インピーダンスとなるインピーダンス素子を介して第2の配線導体により接続する。
2.この発明による各半導体スイッチング回路は、半導体スイッチング素子、このスイッチング素子の駆動部および保護回路を一体的にモジュール化したインテリジェントパワーモジュールである。
3.この発明は、第1の配線導体と第2の配線導体は相互に密に接して敷設する
4.この発明は、第1の配線導体と第2の配線導体は平イテ平板導体で構成した。
5.この発明は、第1の配線導体と第2の配線導体は複数のリード線を撚り合わせたツイストペア線で構成した。
6.この発明は、第1の配線導体と第2の配線導体は複数のリード線をシールド部材に内包したシールド線で構成した。
発明を実施するための最良の形態
実施の形態1.
以下、この発明の実施の形態1を添付図面について説明する。
図1は本実施の形態1に係る電力用半導体装置の回路構成を示す図である。本実施の形態1に係る電力用半導体装置は、図1に示すように例えば自己消弧形スイッチング素子であるIGBT2、IGBT2をON−OFF駆動するゲート信号を発するゲート素子6等を有する駆動回路および図示しないIGBTの保護回路等を一体化してモジュール化したIPM1A,1Bを例えば基板上で2つ配置し、この基板上で2つのIPM1A,1Bを後述する回路導体にて電気的に並列接続する。
また、基板上には駆動回路のグランドライン12に伝わるコモンモードノイズを除去するためのコモンモードチョークコイル13の一次巻線がIPM1Aにおけるグランドライン12とIPM1Bにおけるグランドライン12間に挿入されている。
コモンモードチョークコイル13の二次巻線の一端が駆動回路を構成するゲート素子6Aの入力端子に、二次巻線の他端が駆動回路を構成するゲート素子6Bの入力端子に接続されている。
また、コモンモードチョークコイル13の一次巻線と二次巻線の各一端間に各駆動回路にローレベルを0VまたはハイレベルをDC15Vとする駆動制御信号11を入力する駆動制御信号源20が接続されている。
次に、IPM1A.1Bの構成について説明する。
尚、IPM1A.1Bの構成は同等であり、IPM1A,1Bを区別するために各符号にAまたはa,Bまたはbを付する。
各IPM1A.1BにおけるIGBT2A,2Bのコレクタはプラスのコレクタ側主回路配線ccに共通接続机また、エミッタはマイナスのエミッタ側主回路配線ECに共通接続されている。
各IGBT2A,2Bはそれぞれゲート抵抗3A,3Bを通してオンーオフ駆動信号を駆動回路より入力する。
駆動回路を構成するゲート素子6Aは、その入力端子に駆動制御信号源20より+15VのDC電圧を入力すると+24Vの駆動信号を、そして+0Vの電圧を入力すると0Vの駆動信号をそれぞれの出力端子P3Aより出力する。そして、15Vの駆動信号によりオフし、0Vの駆動信号によりオンする例えばFETより構成されるスイッチング素子4aのドレインは第1電源7Aの+端子に接続され、15Vの駆動信号によりオンし、0Vの駆動信号によりオフする同じくFETより構成されるスイッチング素子5aのドレインは第2電源8の一端子に接続されている。
各スイッチング素子4a,5aのソースはそれぞれゲート抵抗4A,5Aを通して接続点PA4で接続されている。接続点PA4はIGBT2Aのゲート抵抗3Aを通してIGBT2Aのゲートに接続されている。
各スイッチング素子4a,5aのゲートはゲート素子6Aの出力端子PA3よりオン/オフ駆動信号を入力する。
第1電源7Aの一端子と第2電源8Aの+ 詣子は接続点PA1において接続され、接続点PA1は回路パターンを通してIGBT2Aのエミッタにおける接続点PA7に接続される。
尚、IPM1Bのおいても同様に接続されている。
以上のように回路構成されたIPM1A,IPM1Bにおいて、IGBT2A,2Bの各コレクタは外部端子9,9によりコレクタ主回路配線CCに接続され、また、IGBT2A,2Bの各エミッタは外部端子10,10によりエミッタ主回路配線ECにより接続されることで各IGBT2A,2Bは並列接続される。
また、IPM1Aにおける接続点PA4とゲート抵抗3Aとを接続する回路パターンと、IPM1Bにおける接続点PB4とゲート抵抗3Bとを接続する回路パターンは、それぞれIPM1A,1Bの外部端子となるゲート補助端子14A、14Bに上記各回路パターン中の接続点PA5、PB5より回路パターンにて接続される。
更に、IPM1A,IPM1Bにおいて、IPM1Aにおける第2電源8Aの+端子側の接続点PA1とIGBT2Aのエミッタ側の接続点PA7とを接続する回路パターンと、IPM1Bにおける第2電源8Bの+端子側の接続点PB1とIGBT2Bのエミッタ側の接続点PB7とを接続する回路パターンは、それぞれIPM1A,1Bの外部端子となるエミッタ補助端子15A、15Bに抵抗16A、16Bを介して接続される。
ゲート補助端子14Aは回路パターンによりゲート抵抗3Aの電流入力側の接続点PA5に接続されている。ゲート抵抗3Bの電流入力側に回路パターンで接続されたゲート補助端子14Bは、フェライトビーズコア19を介してゲート補助端子接続配線17に接続されている。
各エミッタ補助端子15A,15Bはゲート補助端子接続配線17とペアになるエミッタ補助端子接続配線18により接続される。
尚、ゲート補助端子接続配線17とエミッタ補助端子接続配線18とは平行平板導線、ツイストペア線またはシールド線により密接させて敷設させる。
ここで、ゲート抵抗4A,4BはIGBT2A,2Bのターンオン時のみに使用されるゲート抵抗、ゲート抵抗5A,5BはIGBT2A,2Bのターンオフ時のみに使用されるゲート抵抗である。
直流電源7A,7BはIGBT2A,2Bのターンオン時にゲート−エミッタ間に正電位を印加するための直流電源、直流電源8A,8BはIGBT2A,2Bのターンオン時にゲート−エミッタ間に負電位を印加するための直流電源である。
各ゲート補助端子14A,14B同士および各エミッタ補助端子15A、15B同士をそれぞれゲート補助端子接続配線17、エミッタ補助端子接続配線18で接続することにより、並列接続された各IGBT2A,2B間のゲート電位およびエミッタ電位をそれぞれ等電位に保つ。
次に、各IGBTのターンオフ動作を例に本実施の形態1の動作について説明する。各IGBT2A,2Bはそれぞれのエミッタ補助端子15Aと15B、ゲート補助端子14Aと14Bを接続しているため、ターンオフ直前のゲート・エミッタ電位は等電位に保たれている。
ターンオフ指令により+15Vの駆動信号11が駆動制御信号源20よりIPM1Aのゲート素子6AとIPM1Bのゲート素子6Bに同時に入力されると、ゲート素子6A,6Bの出力端子PA3,PB3に+24の電位が発生する。
この結果、通常はスイッチング素子4a,4bがオフとなり、スイッチング素子5a,5bがオンとなる。しかし、IPM1A,1B内部の駆動回路は各ゲート素子6A.6B、スイッチング素子4a,5a,4b,5bを含めて動作時間差が存在するために、図2に示すように駆動回路の動作速度が遅い方の例えばIPM1Aのスイッチング素子4aはオンのままとなる。
駆動回路の動作速度が早い方の例えばIPM1Bのスイッチング素子4bをオフとなり、スイッチング素子5bをオンにする。
このようにIPM1Aがターンオン指令状態となりスイッチグ素子4aがオン、スイッチング素子5aがオフ、また、IPM1Bがターンオフ指令状態となりスイッチング素子4bがオフ、スイッチング素子5bがオンとなると、ターンオン側の第1電源7Aとターンオフ側の第2電源8Bとの直列回路に、ターンオン側の抵抗4Aと同抵抗値のターンオフ側の抵抗5Bが直列接続された回路構成となる。この結果、第1電源7Aと第2電源8Bとの直列合成電圧は抵抗4Aと5Bとにより等しく分圧され、各分圧電圧は各抵抗4A,5Bとの接続点PA5、PB5よりIGBT2A,2Bの各ゲートに等しく印加される。よって、各IPM1A,1Bに内蔵の駆動回路の動作速度が異なっても並列接続された各IGBT2A,2Bのゲートは同電位に保たれるため、IGBT2A,12Bの動作時間に不平衡が生じることはない。
また、各IGBT2A,2Bの入出力共通線にはそれぞれ1〜2Ωの低抵抗値の抵抗16A116Bを介してエミッタ補助端子15A,15Bが接続されている。あるいは各IPM1A,1BにおけるIGBT2A,2Bのエミッタ同士はエミッタ主回路配線ECにより接続されているため、エミッタは常にほぼ同電位に保たれている。
その後、動作速度が遅いIPM1A側の駆動回路が動作し、IGBT2Aのゲートに一電位が印加された時点で並列接続された各IPM1A,1Bにおける各IGBT2A,2Bのゲート電位が共に一電位となりターンオフ動作が同時に開始される。
ターンオン時もこれと逆の動作となり並列接続されたIPMの駆動回路の動作速度のばらつきに関係なく同時にターンオンする。このようにして駆動回路の動作速度のばらつきが打ち消され、ターンオン動作あるいはターンオフ動作の過渡状態では、IPMに内蔵され趣動回路の動作速度のばらつきに関係なく並列接続された各IPMにおけるIGBTのゲートおよびエミッタ電位を等しく保つことができるため、並列モジュールに均等に電流を流すことができる。
ただし、ゲート補助端子14A,14Bを接続することにより、図3に示すようにゲート補助端子接続線17とコレクタ側主回路配線CCは、ゲート−コレクタ容量20を介してループが形成され、このループにコレクタ側主回路配線CC、ゲート補助端子接続線17の各インダクタンス22、24が加わって共振ループが形成される。
あるいはゲート補助端子接続線17とエミッタ側の主回路配線ECは、ゲート−エミッタ容量21を介してループが形成され、このループにゲート補助端子接続線17とエミッタ側主回路配線ECの各インダクタンス23、24が加わって共振ループが形成される。この結果、これら共振ループにより共振が発生する問題が生じる。
本実施の形態では、この共振を抑えるためには、ゲート補助端子接続配線17のインダクタンス24を低減することが有効な対処法となるインダクタンスを低減するためには、各IPM1A,1B間のゲート補助端子14A、14Bを接続するゲート補助端子接続線17と各IPM1A,1B間のエミッタ補助端子15A、15Bを接続するゲート補助端子接続線18とを一対の導線にて接続する。
このような接続方法として以下の3つの方法がある。
(1)並行平板導体で接続する。
(2)ツイストペアケーブルで接続する。
(3)同軸ケーブルで接続する。
これら3種類の接続方法はいずれも配線のインダクタンスの低減を図ることが可能であり、装置の構成に応じてコストや組み立で性等の面から最良の接続方法を選択する事ができる。
更に、共振の発生を抑制するためのさらなるヌ寸策として、共振周波数帯域(数MHz以上)で高インピーダンス特性を持つフェライトビーズコア19を介して各ゲート補助端子14A,14Bをゲート補助端子接続配線17で接続する。
以上に説明したように、ゲート補助端子接続配線17とエミッタ補助端子接続配線18にインダクタンス低減配線を使用し、ゲート補助端子接続配線17にフェライトビーズコア19の挿入を行なうことにより、ゲート補助端子接続線17を介した形成された共振ループによる共振を完全に抑制する事ができる。
また、エミッタ補助端子接続線18とエミッタ側主回路間にエミッタループが形成されと、このエミッタループには、スイッチング時の鎖交磁束あるいは並列されたIPM1A,1Bに流れる電流のアンバランスによって不平衡電流が流れる。この不平衡電流によって駆動回路に誤動作が生じる可能性がある。
よって、このエミッタループの電流は極力減少させる必要がある特開平10−14215号公報では各エミッタ補助端子間にインダクタンス(図6を参照)を挿入して電流の抑制を図っている。しかし、本実施の形態1ではゲート補助端子接続線間のインダクタンス減少のためにエミッタ補助端子接続線を利用しており、インダクタンスを挿入することは適当でない。
そこで、本実施の形態1においては、エミッタループに抵抗16A,16Bを挿入し電流を減少させる。ただし、抵抗16A,16Bの抵抗値が大きい場合、流れる電流値によっては並列接続されたIGBT2A,2Bのエミッタ電位に大きく差が現れることになるので、抵抗値は1〜2Ω程度とする。
以上の説明から明らかなように、本実施の形態によれば、IPM1A,1Bの並列接続において駆動回路および保護回路を内蔵しない半導体モジュールと同等の並列接続の容易性が実現できる。また、IPM1A,1Bの並列接続時の素子選別作業が大幅に軽減されることにより、IPMの保護機能などのメ1クットのみを生かしたIPMを並列接続した装置を提供できる。
実施の形態2.
図4はこの発明の実施の形態2に係る電力用半導体装置の構成図である。
尚、図中、図1と同一符号は同一または相当部分を示す。
上記実施の形態1は、第1電源7A(7B)および第2電源8A(8B)の直列接続点とIGBT2A(2B)のエミッタとを接続する入出力共通線に形成した接続点PA6(PB6)と土ミッタ補助立岩子15A(15B)との間に抵抗16A(16B)を接続し、この抵抗16A(16B)を通してIGBT2A(2B)のエミッタとエミッタ補莇端子接続線18とを接続した。
しかし、本実施の形態2では接続点PA6(PB6)とエミッタ補助端子15A(15B)との間を回路パターンで接続し、入出力共通線内に直列に抵抗25A(B)を挿入し、この抵抗25A(B)を介してIGBT2A(2B)のエミッタと第1電源7A(7B)および第2電源8A(8B)の直列接続点とを接続する。
この結果、実施の形態1と同様にエミッタループの電流を極力減少させることができる。
産業上の利用の可能性
本発明は、インテリジェントパワーモジュールの並列接続を行なう際に、インテリジェントパワーモジュールを構成するスイッチング素子のスイッチング特性によるスイッチング素子の選別基準を緩和し、且つ、並列接続された各インテリジェントパワーモジュールに均等に電流を流す。
Claims (6)
- 半導体スイッチング素子より構成される第1の半導体スイッチング回路と第2の半導体スイッチング回路とを並列接続する際に、前記各半導体スイッチング素子の主電流入力側の第1の主電極同士および主電流出力側の第2の主電極同士を接続すると共に、前記各第2の主電極に同抵抗値の抵抗を接続し、この抵抗より補助端子を通して第1の配線導体により前記各第2の主電極を接続し、且つ、前記各半導体スイッチング素子の制御電極を、所定周波数で高インピーダンスとなるインピーダンス素子を介して第2の配線導体により接続することを特徴とする電力用半導体装置。
- 前記各半導体スイッチング回路は、半導体スイッチング素子、このスイッチング素子の駆動部および保護回路を一体的にモジュール化したインテリジェントパワーモジュールであることを特徴とする請求項1に記載の電力用半導体装置。
- 前記第1の配線導体と第2の配線導体は相互に密に接して敷設することを特徴とする請求項1に記載の電力用半導体装置。
- 前記第1の配線導体と第2の配線導体は平行平板導体で構成したことを特徴とする請求項3に記載の電力用半導体装置。
- 前記第1の配線導体と第2の配線導体は複数のリード線を撚り合わせたツイストペア線で構成したことを特徴とする請求項3に記載の電力用半導体装置。
- 前記第1の配線導体と第2の配線導体は複数のリード線をシールド部材に内包したシールド線で構成したことを特徴とする請求項3に記載の電力用半導体装置。
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US7741935B2 (en) * | 2008-02-15 | 2010-06-22 | Avago Technologies Ecbu Ip (Singapore) Pte. Ltd. | High voltage isolation semiconductor capacitor digital communication device and corresponding package |
US8188814B2 (en) * | 2008-02-15 | 2012-05-29 | Avago Technologies Ecbu Ip (Singapore) Pte. Ltd. | High voltage isolation dual capacitor communication system |
US7741896B2 (en) * | 2008-02-15 | 2010-06-22 | Avago Technologies Ecbu Ip (Singapore) Pte. Ltd. | High voltage drive circuit employing capacitive signal coupling and associated devices and methods |
US9793889B2 (en) * | 2011-03-15 | 2017-10-17 | Infineon Technologies Ag | Semiconductor device including a circuit to compensate for parasitic inductance |
WO2013032906A1 (en) * | 2011-08-29 | 2013-03-07 | Efficient Power Conversion Corporation | Parallel connection methods for high performance transistors |
JP6286899B2 (ja) | 2013-07-03 | 2018-03-07 | 富士電機株式会社 | 絶縁ゲート型半導体素子の駆動装置および電力変換装置 |
DE102016001742A1 (de) | 2015-08-06 | 2017-02-09 | DEHN + SÖHNE GmbH + Co. KG. | Schaltungsanordnung zum Schutz einer aus einem Versorgungsnetz zu betreibenden Einheit gegen Überspannungen |
DE102016207381A1 (de) * | 2016-04-29 | 2017-11-02 | Robert Bosch Gmbh | Schaltelement mit einer Temperaturüberwachung und Verfahren zur Temperaturüberwachung |
DE112017004776B4 (de) * | 2016-09-23 | 2022-10-13 | Mitsubishi Electric Corporation | Leistungshalbleitermodul und leistungshalbleiteranordnung |
EP3652857B1 (en) * | 2017-07-13 | 2021-06-30 | ABB Schweiz AG | Power semiconductor module gate driver with input common mode choke |
Citations (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH07221619A (ja) * | 1994-01-22 | 1995-08-18 | Abb Manag Ag | 並列接続された電力用半導体モジュールの負荷をバランスする方法及び装置 |
JPH07297358A (ja) * | 1994-04-28 | 1995-11-10 | Mitsubishi Electric Corp | 半導体パワーモジュールおよび電力変換装置 |
JPH08191239A (ja) * | 1995-01-11 | 1996-07-23 | Hitachi Ltd | パワー半導体モジュール |
JPH08213890A (ja) * | 1995-02-01 | 1996-08-20 | Toshiba Corp | 電圧駆動形トランジスタの駆動回路 |
JPH104673A (ja) * | 1996-06-13 | 1998-01-06 | Mitsubishi Electric Corp | 電力変換装置 |
JPH1014215A (ja) * | 1996-06-17 | 1998-01-16 | Toshiba Corp | ゲート駆動方法 |
JPH1023744A (ja) * | 1996-07-02 | 1998-01-23 | Toshiba Corp | 電力変換器及びその制御装置 |
JPH1042548A (ja) * | 1996-07-17 | 1998-02-13 | Fuji Electric Co Ltd | 半導体電力変換装置 |
JP2000092820A (ja) * | 1998-09-11 | 2000-03-31 | Mitsubishi Electric Corp | 駆動制御装置、モジュール、および、複合モジュール |
Family Cites Families (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2855816B2 (ja) * | 1990-07-25 | 1999-02-10 | 三菱電機株式会社 | 半導体制御装置 |
US5508652A (en) * | 1994-07-13 | 1996-04-16 | Westinghouse Elec. Corp. | Transistor switching circuit |
DE19628131C2 (de) * | 1996-07-12 | 2003-07-17 | Semikron Elektronik Gmbh | Gatespannungsbegrenzung für eine Schaltungsanordnung |
JP3432425B2 (ja) * | 1998-08-05 | 2003-08-04 | 株式会社東芝 | ゲート回路 |
-
2000
- 2000-05-18 EP EP00929791A patent/EP1292027B1/en not_active Expired - Lifetime
- 2000-05-18 US US10/019,679 patent/US6583976B1/en not_active Expired - Lifetime
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Patent Citations (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH07221619A (ja) * | 1994-01-22 | 1995-08-18 | Abb Manag Ag | 並列接続された電力用半導体モジュールの負荷をバランスする方法及び装置 |
JPH07297358A (ja) * | 1994-04-28 | 1995-11-10 | Mitsubishi Electric Corp | 半導体パワーモジュールおよび電力変換装置 |
JPH08191239A (ja) * | 1995-01-11 | 1996-07-23 | Hitachi Ltd | パワー半導体モジュール |
JPH08213890A (ja) * | 1995-02-01 | 1996-08-20 | Toshiba Corp | 電圧駆動形トランジスタの駆動回路 |
JPH104673A (ja) * | 1996-06-13 | 1998-01-06 | Mitsubishi Electric Corp | 電力変換装置 |
JPH1014215A (ja) * | 1996-06-17 | 1998-01-16 | Toshiba Corp | ゲート駆動方法 |
JPH1023744A (ja) * | 1996-07-02 | 1998-01-23 | Toshiba Corp | 電力変換器及びその制御装置 |
JPH1042548A (ja) * | 1996-07-17 | 1998-02-13 | Fuji Electric Co Ltd | 半導体電力変換装置 |
JP2000092820A (ja) * | 1998-09-11 | 2000-03-31 | Mitsubishi Electric Corp | 駆動制御装置、モジュール、および、複合モジュール |
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